JP2000269358A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2000269358A5 JP2000269358A5 JP1999071404A JP7140499A JP2000269358A5 JP 2000269358 A5 JP2000269358 A5 JP 2000269358A5 JP 1999071404 A JP1999071404 A JP 1999071404A JP 7140499 A JP7140499 A JP 7140499A JP 2000269358 A5 JP2000269358 A5 JP 2000269358A5
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- semiconductor device
- node
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims 10
- 239000012535 impurity Substances 0.000 claims 9
- 150000004767 nitrides Chemical class 0.000 claims 8
- 229910052710 silicon Inorganic materials 0.000 claims 5
- 239000010703 silicon Substances 0.000 claims 5
- 239000000758 substrate Substances 0.000 claims 5
- 239000003990 capacitor Substances 0.000 claims 4
- 230000005684 electric field Effects 0.000 claims 3
- 239000010410 layer Substances 0.000 claims 3
- 239000011229 interlayer Substances 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
- 239000011159 matrix material Substances 0.000 claims 1
Description
【発明の名称】半導体装置
Claims (28)
- 情報に対応する情報電圧をそのゲートに保持するMOSトランジスタ、上記情報電圧を与えるための書き込みトランジスタ、上記ゲートの電圧を制御するキャパシタを備えたメモリセルを有する半導体装置。
- 上記書き込みトランジスタの第1および第2の端子はそれぞれ上記ゲートと書き込みデータを与えるデータ線に接続され、第3の端子はワード線に接続され、さらに上記キャパシタの一端の電極は上記ゲートに接続され、他端の電極の電圧は上記メモリセルの読み出し時に制御されることを特徴とした請求項1記載の半導体装置。
- 上記キャパシタの他端の電極は上記ワード線に接続したことを特徴とした請求項2記載の半導体装置。
- 上記MOSトランジスタと書き込みトランジスタの電流経路は互いに垂直であることを特徴とした請求項1乃至3のうちのいずれかに記載の半導体装置。
- 上記キャパシタは上記書き込み用トランジスタのゲート絶縁膜と連続した膜で形成されていることを特徴とした請求項1乃至4のうちのいずれかに記載の半導体装置。
- 上記書き込み用トランジスタのチャンネル部の最大空乏層幅が、書き込み用トランジスタのゲート間隔より大きいことを特徴とした請求項1乃至5のうちのいずれかに記載の半導体装置。
- 上記メモリセルをマトリックス状に配置したことを特徴とした請求項1乃至7のうちのいずれかに記載の半導体装置。
- 読み出しトランジスタが、非選択時にOFF、読み出し時記憶情報がHighのときON、LowのときOFFとなるように閾値および結合容量の値を設定したことを特徴とした請求項1乃至8のうちのいずれかに記載の半導体装置。
- 上記書き込み用トランジスタのチャンネル部にトンネル膜が配置されていることを特徴とした請求項1乃至9のうちのいずれかに記載の半導体装置。
- 上記トンネル膜は上記書き込み用トランジスタのソース・ドレインとチャンネルとの境界に配置されていることを特徴とした請求項10記載の半導体装置。
- 上記トンネル膜はチャンネルの中央周辺に配置されていることを特徴とした請求項10記載の半導体装置。
- 上記トンネル膜はチャンネル内部に2層以上配置されていることを特徴とした請求項10に記載の半導体装置。
- 請求項目1乃至13のうちいずれかに記載の半導体装置を形成する製造装置であって、半導体膜とトンネル膜を外気に出さずに連続的に安定に形成する製造装置。
- 基板上に形成され、与える電界を制御することにより電荷の通過を制御可能な半導体装置であって、
上記電荷の経路となる第1のノードおよび第2のノードと、
上記第1および第2のノードの間にあり、上記電荷の経路となるチャンネル領域と、
上記チャンネル領域に上記電界を与えるために配置されたゲート電極と、
上記第1のノードと上記チャンネル領域の間にある第1のトンネル障壁と、
上記第2のノードと上記チャンネル領域の間にある第2のトンネル障壁とを有し、
上記第1のノード、チャンネル領域、第2のノードは珪素を主成分として形成されており、第1のノードおよび第2のノードの不純物濃度はチャンネル領域の不純物濃度よりも高く、
上記トンネル障壁の少なくとも一部は窒化膜または酸化膜で形成されており、
上記第1のノード、チャンネル領域、第2のノードは、上記基板の主面に垂直な方向に積層配置されていることを特徴とする半導体装置。 - 上記第1のノードおよび第2のノードの不純物濃度は1020cm-3以上であることを特徴とする請求項15記載の半導体装置。
- 上記チャンネル領域の不純物濃度は1017cm-3以下であることを特徴とする請求項15記載の半導体装置。
- 上記トンネル障壁の少なくとも一部は、直接窒化膜で形成されていることを特徴とする請求項15記載の半導体装置。
- 上記第1のノード、チャンネル領域、第2のノードは、上記基板の主面に垂直な方向に積層配置されて柱状構造を構成しており、
上記ゲート電極は上記柱状構造の側面に沿って形成されており、上記基板の主面に垂直な方向の断面形状において、第1のゲート電極領域と第2のゲート電極領域が上記柱状構造を挟むように形成され、
上記チャンネル領域における、上記第1のゲート電極領域と上記第2のゲート電極領域の間隔の最大値DLが最大空乏層幅Xdよりも小さいことを特徴とする請求項15記載の半導体装置。
ただし、Xd=5√(2kTε/(e・eNc))
k:ボルツマン定数、T:半導体装置の動作環境における絶対温度、ε:珪素の誘電率、e:電子電荷の絶対値、Nc:チャンネル領域の不純物濃度 - 上記チャンネル領域の長さLとゲート間隔の最大値DLの関係が、L>DLであることを特徴とする請求項19記載の半導体装置。
- 上記チャンネル領域がp型シリコンであることを特徴とする請求項15記載の半導体装置。
- 上記ゲート電極が、上記チャネル領域より高濃度のp型シリコンであることを特徴とする請求項21記載の半導体装置。
- 上記第1のノード、チャンネル領域、第2のノードの不純物濃度は、上記第1および第2のトンネル障壁を境界にして、非連続的に変化していることを特徴とする請求項15記載の半導体装置。
- 上記第1および第2のトンネル障壁の間に、第3のトンネル障壁を有することを特徴とする請求項15記載の半導体装置。
- ソース領域およびドレイン領域と、
上記ソース領域とドレイン領域の間にあるチャンネル領域と、
上記チャンネル領域に電界を与えるために配置されたゲート電極と、
上記ソース領域と上記チャンネル領域の間にある第1の窒化膜と、
上記ドレイン領域上記チャンネル領域の間にある第2の窒化膜とを有し、
上記ソース領域、チャンネル領域、ドレイン領域は半導体を主成分として形成されており、ソース領域およびドレイン領域の不純物濃度はチャンネル領域の不純物濃度よりも高く、
かつ、上記ソース領域、チャンネル領域、ドレイン領域の不純物濃度は上記第1の窒化膜および第2の窒化膜を境界として、不連続なプロフィールを示すことを特徴とするトランジスタ。 - 上記第1の窒化膜および第2の窒化膜は、トンネル障壁として作用することを特徴とする請求項25記載のトランジスタ。
- 基板上に順次積層して形成された第1の電極、チャンネル領域、第2の電極と、 上記チャンネル領域に絶縁膜を介して配置されたゲート電極と、
上記第1の電極と上記チャンネル領域の間にある第1のトンネル障壁となる第1の中間膜と、
上記第2の電極と上記チャンネル領域の間にある第2のトンネル障壁となる第2の中間膜とを有し、
上記チャンネル領域の長さLとチャンネル領域の幅の最大値Wの関係が、L>Wであることを特徴とするトランジスタ。 - 上記チャンネル領域の長さLは、上記第1と第2の中間膜の間隔であり、
上記第1の電極、チャンネル領域、第2の電極の積層方向に垂直な断面において、上記ゲート電極が上記チャンネル領域の両側に分かれて配置され、上記チャンネル領域の幅の最大値Wは、上記分かれて配置されたゲート電極の間隔の最大値であることを特徴とする請求項27記載のトランジスタ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11071404A JP2000269358A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
TW089102544A TW466763B (en) | 1999-03-17 | 2000-02-15 | Semiconductor device and method of manufacture thereof |
PCT/JP2000/001094 WO2000055906A1 (fr) | 1999-03-17 | 2000-02-25 | Dispositif semi-conducteur et procede de fabrication correspondant |
AU26925/00A AU2692500A (en) | 1999-03-17 | 2000-02-25 | Semiconductor device and method of manufacture thereof |
US09/516,773 US6465834B1 (en) | 1999-03-17 | 2000-03-01 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11071404A JP2000269358A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269358A JP2000269358A (ja) | 2000-09-29 |
JP2000269358A5 true JP2000269358A5 (ja) | 2005-03-03 |
Family
ID=13459555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11071404A Withdrawn JP2000269358A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6465834B1 (ja) |
JP (1) | JP2000269358A (ja) |
AU (1) | AU2692500A (ja) |
TW (1) | TW466763B (ja) |
WO (1) | WO2000055906A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000070683A1 (fr) * | 1999-05-13 | 2000-11-23 | Hitachi, Ltd. | Mémoire à semi-conducteurs |
JP2002198499A (ja) * | 2000-12-26 | 2002-07-12 | Toshiba Corp | 半導体記憶装置 |
JP2002245777A (ja) | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置 |
JP2003017591A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体記憶装置 |
EP1668716A4 (en) * | 2003-08-29 | 2008-05-14 | Univ California | VERTICAL ORGANIC FIELD EFFECT TRANSISTOR |
JP4419699B2 (ja) * | 2004-06-16 | 2010-02-24 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその動作方法 |
KR100536043B1 (ko) * | 2004-06-25 | 2005-12-12 | 삼성전자주식회사 | 적층형 반도체 장치 및 그 제조 방법 |
KR100582421B1 (ko) * | 2004-11-24 | 2006-05-22 | 에스티마이크로일렉트로닉스 엔.브이. | 낸드 플래쉬 메모리소자의 제조방법 |
KR20060080446A (ko) * | 2005-01-05 | 2006-07-10 | 삼성전자주식회사 | 수직형 유기 박막 트랜지스터 및 유기 발광 트랜지스터 |
JP2010157567A (ja) * | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
JP2010157568A (ja) | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
JP2010157569A (ja) | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
CN102714208B (zh) * | 2010-01-15 | 2015-05-20 | 株式会社半导体能源研究所 | 半导体装置 |
CN103003934B (zh) * | 2010-07-16 | 2015-07-01 | 株式会社半导体能源研究所 | 半导体器件 |
WO2012060202A1 (en) * | 2010-11-05 | 2012-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR20140100307A (ko) * | 2013-02-06 | 2014-08-14 | 삼성디스플레이 주식회사 | 유기 발광 트랜지스터 |
DE202017104154U1 (de) | 2017-07-12 | 2017-11-03 | Orange Hardware Company | Cuttermesser |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4435785A (en) * | 1981-06-02 | 1984-03-06 | Texas Instruments Incorporated | Unipolar voltage non-volatile JRAM cell |
KR100198662B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 디램 셀, 디램 및 그의 제조 방법 |
JP4162280B2 (ja) * | 1996-11-15 | 2008-10-08 | 株式会社日立製作所 | メモリデバイスおよびメモリアレイ回路 |
JP2000113683A (ja) * | 1998-10-02 | 2000-04-21 | Hitachi Ltd | 半導体装置 |
-
1999
- 1999-03-17 JP JP11071404A patent/JP2000269358A/ja not_active Withdrawn
-
2000
- 2000-02-15 TW TW089102544A patent/TW466763B/zh active
- 2000-02-25 WO PCT/JP2000/001094 patent/WO2000055906A1/ja active Application Filing
- 2000-02-25 AU AU26925/00A patent/AU2692500A/en not_active Abandoned
- 2000-03-01 US US09/516,773 patent/US6465834B1/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000269358A5 (ja) | ||
KR101050034B1 (ko) | 상이한 도전성 타입 영역들에 유리한 게이트들을 포함하는플로팅 바디 메모리 셀 | |
US6376316B2 (en) | Method for manufacturing semiconductor integrated circuit device having deposited layer for gate insulation | |
EP2113943B1 (en) | Thin film memory, array, and operation method and manufacture method therefor | |
US9257432B2 (en) | Semiconductor memory device and method of manufacturing semiconductor memory device | |
JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
CN100557820C (zh) | 单栅电极对应一对沟道区的半导体器件和随机存取存储器 | |
US20090014780A1 (en) | Discrete trap non-volatile multi-functional memory device | |
JP2008521249A (ja) | スケーラブル集積論理および不揮発性メモリ | |
JP2001028443A (ja) | 半導体装置およびその製造方法 | |
TW201234535A (en) | Semiconductor memory device | |
JP2001028443A5 (ja) | ||
KR20090023496A (ko) | 캐패시터없는 단일 트랜지스터 플로팅 바디 dram 셀 및그 형성 방법 | |
US8143656B2 (en) | High performance one-transistor DRAM cell device and manufacturing method thereof | |
JP2000269358A (ja) | 半導体装置およびその製造方法 | |
JP2002026312A (ja) | 半導体装置 | |
JP4027656B2 (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
TWI255017B (en) | Flash memory and fabricating method thereof | |
JP2007110125A (ja) | マイクロ電子デバイス及びその製造方法 | |
JPH09116036A (ja) | 不揮発性メモリセルトランジスタ | |
JP3203709B2 (ja) | フローティングゲートを有する半導体装置及びその製造方法 | |
JPH1056177A (ja) | Mott遷移分子電界効果トランジスタ | |
JP2001068633A (ja) | 強誘電体不揮発性メモリ | |
JP3756422B2 (ja) | 半導体装置 | |
JPH04320036A (ja) | 半導体装置およびその製造方法 |