KR100582421B1 - 낸드 플래쉬 메모리소자의 제조방법 - Google Patents

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에스티마이크로일렉트로닉스 엔.브이.
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Abstract

본 발명은 낸드 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 셀렉트 트랜지스터의 게이트 전극 길이별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되고, 메모리 셀 문턱전압 이온주입 도즈량별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되는, 메모리셀 및 셀렉트 트랜지스터가 구비되는 낸드 플래쉬 메모리소자의 제조방법에 있어서, 현재 셀렉트 트랜지스터 게이트 길이에 해당되는 셀렉트 트랜지스터의 누설전류를 찾고, 상기 누설전류에 해당되는 메모리 셀 문턱전압 이온주입 도즈량을 찾는 단계, 상기 메모리 셀 문턱전압 이온주입 도즈량이, 요구되는 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류를 찾아서 상기 셀렉트 트랜지스터의 누설전류에 해당되는 상기 셀렉트 트랜지스터의 게이트 길이를 찾아 증가시키는 단계를 포함한다.
셀렉트 트랜지스터

Description

낸드 플래쉬 메모리소자의 제조방법{Method of manufacturing in NAND flash memory device}
도 1은 본 발명에 따른 셀렉트 트랜지스터 문턱전압 이온주입 공정을 하지 않아도 셀렉트 트랜지스터의 누설전류 수위가 제어되는 셀렉트 트랜지스터의 게이트 길이로 증가시키는 방법을 나타낸 순서도를 도시하고 있고,
도 2는 본 발명에 따른 셀렉트 트랜지스터의 게이트 전극 길이에 따른 셀렉트 트랜지스터의 누설전류를 도시한 그래프이고,
도 3은 본 발명에 따른 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류를 도시한 그래프이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 낸드 플래쉬 메모리소자의 제조방법에 관한 것이다.
일반적으로 낸드 플래쉬 메모리 소자에서 셀 어레이 양쪽 끝에 있는 셀렉트(select) 트랜지스터는 프로그램, 이레이즈, 리드동작시 어레이의 온/오프를 콘트롤하는 역할을 하는 트랜지스터이다.
따라서 셀 리드시에 셀렉트되지 않은 블록에서의 셀 상태 판독 오류로 인한 페일(fail)을 방지하고자 셀렉트 트랜지스터의 누설전류 수위를 제어해야 한다.
이와 같이 셀렉트 트랜지스터의 누설전류 수위를 제어하기 위해 셀 지역의 문턱전압 이온주입 공정이외에 셀렉트 트랜지스터 영역만 오픈하여 셀렉트 트랜지스터의 문턱전압을 제어하기 위한 이온주입공정을 진행한다.
이때, 셀렉트 트랜지스터 영역만 오픈하기 때문에 셀렉트 트랜지스터의 문턱전압 이온주입을 위한 마스크 형성 후 셀렉트 트랜지스터 영역의 오픈되는 면적이 작아져서, 셀렉트 트랜지스터의 문턱전압 이온 주입시 쉐도잉(shadowing)효과가 발생하여 상기 셀렉트 트랜지스터의 문턱전압 이온주입영역이 균일하게 형성되지 못하기 때문에 이는 셀렉트 트랜지스터의 특성 확보 측면에서 문제가 된다.
따라서 낸드 플래쉬 메모리 소자의 제조 방법에 있어서, 셀렉트 트랜지스터의 누설전류 수위를 조절할 수 있는 방법들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀렉트 트랜지스터의 누설전류 수위를 조절할 수 있도록 하는 낸드 플래쉬 메모리 소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀렉트 트랜지스터의 게이트 전극 길이별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되고, 메모리 셀 문턱전압 이온주입 도즈량별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되는, 메모리셀 및 셀렉트 트랜지스터가 구비되는 낸드 플래쉬 메모리소자의 제조방법에 있어서, 현재 사용되고 있는 셀렉트 트랜지스터의 게이트 길이에 해당되는 상기 셀렉트 트랜지스터의 누설전류를, 상기 제시된 셀렉트 트랜지스터의 게이트 전극 길이별 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제1 단계, 상기 제1 단계에서 찾은 상기 셀렉트 트랜지스터의 누설전류에 해당되는 메모리 셀 문턱전압 이온주입 도즈량을, 상기 제시된 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제2 단계, 상기 제2 단계에서 찾은 상기 메모리 셀 문턱전압 이온주입 도즈량이 요구되는 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류를, 상기 제시된 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제3 단계, 상기 제3 단계에서 찾은 요구되는 상기 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류에 해당되는 상기 셀렉트 트랜지스터의 게이트 길이를, 상기 제시된 셀렉트 트랜지스터의 게이트 전극 길이별 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제4 단계 및 상기 제4 단계에서 찾은 셀렉트 트랜지스터의 게이트 길이로 증가시키는 제 5 단계를 포함한다.
상기 제5 단계에서 상기 셀렉트 트랜지스터의 게이트 길이를 증가시킬 때, 상기 셀렉트 트랜지스터 에지부분에 위치한 상기 메모리 셀과의 스페이스를 줄이는 방향으로만 증가시키는 것이 바람직하다.
셀렉트 트랜지스터의 게이트 전극 길이별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되고, 메모리 셀 문턱전압 이온주입 도즈량별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되는, 메모리셀 및 셀렉트 트랜지스터가 구비되는 낸드 플래쉬 메모리소자의 제조방법에 있어서, 현재 셀렉트 트랜지스터 게이트 길이에 해당되는 셀렉트 트랜지스터의 누설전류를 찾고, 상기 누설전류에 해당되는 메모리 셀 문턱전압 이온주입 도즈량을 찾는 단계, 상기 메모리 셀 문턱전압 이온주입 도즈량이, 요구되는 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류를 찾아서 상기 셀렉트 트랜지스터의 누설전류에 해당되는 상기 셀렉트 트랜지스터의 게이트 길이를 찾아 증가시키는 단계를 포함한다.
상기 셀렉트 트랜지스터의 게이트 길이를 증가시킬 때, 상기 셀렉트 트랜지스터 에지부분에 위치한 상기 메모리 셀과의 스페이스를 줄이는 방향으로만 증가시키는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
본 발명은 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정을 스킵(skip)하고 메모리 셀의 문턱전압을 형성하기 위한 이온주입 공정만으로도 셀렉트 트랜지스터의 누설전류 수위가 조절되는 셀렉트 트랜지스터의 게이트 길이로 증가시키는 방법을 제공하고 있다.
도 1은 본 발명에 따른 셀렉트 트랜지스터의 문턱전압 이온주입하지 않아도 셀렉트 트랜지스터의 누설전류 수위가 제어되는 셀렉트 트랜지스터의 게이트 길이로 증가시키는 방법을 나타낸 순서도를 도시하고 있다.
도 2는 본 발명에 따른 셀렉트 트랜지스터의 게이트 전극 길이에 따른 셀렉트 트랜지스터의 누설전류를 도시한 그래프이고, 도 3은 본 발명에 따른 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류를 도시한 그래프이다.
도 1, 도 2 및 도 3을 참조하면, 셀렉트 트랜지스터 문턱전압 이온주입공정 생략을 위해 셀렉트 트랜지스터의 게이트 길이 증가가 가능한지에 대해 검토하는 제1 단계(S1)를 진행한다.
이어서, 상기 셀렉트 트랜지스터의 게이트 길이별 셀렉트 트랜지스터의 누설전류를 도 2를 통해 체크하는 제2 단계(S2)를 진행한다. 이 단계는 현재 셀렉트 트랜지스터의 게이트 전극 사이즈에 해당되는 셀렉트 트랜지스터의 누설전류를, 게이트 길이별 누설전류 특성이 도시된 그래프인 도 2를 통해 체크하게 되는 데, 본 발명의 일 실시 예에 따른 현재 셀렉트 트랜지스터의 게이트 전극 사이즈는 0.22㎛이고, 이에 해당되는 셀렉트 트랜지스터의 누설전류는 1.8E11이다.
이어서, 상기 셀렉트 트랜지스터의 게이트 길이별 셀렉트 트랜지스터의 누설전류를 체크한 후, 상기 셀렉트 트랜지스터의 누설전류에 대한 메모리 셀 문턱전압 이온주입 도즈량을 도 3을 통해 체크하는 제3 단계(S3)를 진행한다. 이 단계는 현재 상기 셀렉트 트랜지스터의 누설전류에 해당되는 메모리 셀 문턱전압 형성을 위한 이온주입 도즈량을, 문턱전압 도즈별 누설전류 특성이 도시된 그래프인 도 3을 통해 체크하는 제3 단계(S3)를 진행하게 된다. 본 발명의 일실시예에 따른 현재 상기 도 2를 통해 체크된 셀렉트 트랜지스터의 누설전류는 1.8E11이고, 이에 해당되는 메모리 셀 문턱전압 형성을 위한 이온주입 도즈량은 1.06E13이다.
이어서, 메모리 셀 문턱전압 형성을 위한 이온주입 도즈량을 체크한 후, 상기 셀렉트 트랜지스터의 누설전류 측면에서 메모리 셀 문턱전압 이온주입 도즈량 차이와 동일한 유의차를 갖는 셀렉트 트랜지스터의 게이트 길이를 도 3을 통해 추출하는 제4 단계(S4)를 진행한다.
이 단계는 도 3을 통해 현재 상기 셀 문턱전압 이온주입 도즈량이 1.06E13인 데, 요구되는 셀 문턱전압 이온주입 도즈량이 1.84E13이 되기 위해서는 셀렉트 트랜지스터의 누설전류가 1.8E12가 되어야 하는 데, 셀렉트 트랜지스터의 누설전류가 1.8E12가 되는 게이트 전극의 길이를 도 2에서 찾도록 한다.
종래 기술에서는 상기 1.06E13을 가지는 셀 문턱전압 이온주입 도즈량이 요구되는 1.84E13의 셀 문턱전압 이온주입 도즈량을 갖기 위해서는 7.8E12정도의 도즈량을 갖도록, 셀렉트 트랜지스터의 문턱전압 형성을 위한 이온주입공정으로 수행하였으나, 본 발명에서는 종래 기술에서의 셀렉트 트랜지스터의 문턱전압 형성을 위한 이온주입공정은 스킵하고, 1.84E13의 메모리 셀 문턱전압 이온주입 도즈량을 갖는 셀렉트 트랜지스터의 누설전류를 체크하여, 다음의 제5 단게에서 상기 셀렉트 트랜지스터의 누설전류에 해당되는 셀렉트 트랜지스터의 게이트 길이로 증가시키도록 한다.
이어서, 상기 셀렉트 트랜지스터의 누설전류가 1.8E12가 되는 게이트 길이를 도 2에서 찾은 후, 상기 셀렉트 트랜지스터의 게이트 길이를 증가시키는 제5 단계(S5)를 진행한다.
이 단계는 도 2를 통해 셀렉트 트랜지스터의 누설전류가 1.8E12가 되는 게이트 전극의 길이가 0.265㎛인 것을 찾은 후, 0.265㎛까지 셀렉트 트랜지스터의 게이트 길이가 확장되도록 한다.
상기 셀렉트 트랜지스터의 게이트 길이를 증가시킬 때, 드레인 콘택 플러그와 소스 콘택 플러그 방향으로는 하지 않고 셀렉트 트랜지스터 에지부분에 위치한 메모리 셀과의 스페이스를 줄이는 방향으로만 하였다.
또한, 셀렉트 트랜지스터의 게이트 길이를 증가시키는 것만으로 누설 전류 수위 조절에 대해 완전하지 못할 경우, 메모리 셀의 문턱전압을 형성하기 위한 이온주입 도즈량을 더 증가시킬 수도 있다.
본 발명에 의하면, 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정을 스킵(skip)하고 메모리 셀의 문턱전압을 형성하기 위한 이온주입 공정만으로도 셀렉트 트랜지스터의 누설전류 수위가 조절되는 셀렉트 트랜지스터의 게이트 길이로 증가시킴으로써, 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정을 스킵했음에도 종래기술과 같은 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정의 수행시 셀렉트 트랜지스터의 누설전류 수위가 조절되는 효과를 가질 수 있게 된다.
따라서 본 발명에 의하면, 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입 공정을 스킵함으로써, 종래기술에서의 불균일한 이온주입영역을 형성하는 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입 공정이 생략되어 셀렉트 트랜지스터의 소자특성을 확보할 수 있고, 공정 단계가 축소되는 효과가 있고, 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정을 스킵했음에도 종래 기술에서의 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정의 수행시 셀렉트 트랜지스터의 누설전류 수위가 조절되는 효과를 가질 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 셀렉트 트랜지스터의 문턱전 압을 형성하기 위한 이온주입 공정을 스킵함으로써, 불균일한 이온주입영역을 형성하는 셀렉트 트랜지스터의 이온주입 공정이 생략되어 셀렉트 트랜지스터의 소자특성을 확보할 수 있고, 공정 단계가 축소되는 효과가 있고, 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정을 스킵했음에도 종래기술에서의 셀렉트 트랜지스터의 문턱전압을 형성하기 위한 이온주입공정의 수행시 셀렉트 트랜지스터의 누설전류 수위가 조절되는 효과를 가질 수 있게 된다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (4)

  1. 셀렉트 트랜지스터의 게이트 전극 길이별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되고, 메모리 셀 문턱전압 이온주입 도즈량별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되는, 메모리셀 및 셀렉트 트랜지스터가 구비되는 낸드 플래쉬 메모리소자의 제조방법에 있어서,
    현재 사용되고 있는 셀렉트 트랜지스터의 게이트 길이에 해당되는 상기 셀렉트 트랜지스터의 누설전류를, 상기 제시된 셀렉트 트랜지스터의 게이트 전극 길이별 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제1 단계;
    상기 제1 단계에서 찾은 상기 셀렉트 트랜지스터의 누설전류에 해당되는 메모리 셀 문턱전압 이온주입 도즈량을, 상기 제시된 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제2 단계;
    상기 제2 단계에서 찾은 상기 메모리 셀 문턱전압 이온주입 도즈량이 요구되는 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류를, 상기 제시된 메모리 셀 문턱전압 이온주입 도즈량에 따른 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제3 단계;
    상기 제3 단계에서 찾은 요구되는 상기 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류에 해당되는 상기 셀렉트 트랜지스터의 게이트 길이를, 상기 제시된 셀렉트 트랜지스터의 게이트 전극 길이별 셀렉트 트랜지스터의 누설전류가 기재된 그래프에서 찾는 제4 단계; 및
    상기 제4 단계에서 찾은 셀렉트 트랜지스터의 게이트 길이로 증가시키는 제 5 단계를 포함하는 낸드 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 제5 단계에서 상기 셀렉트 트랜지스터의 게이트 길이를 증가시킬 때, 상기 셀렉트 트랜지스터 에지부분에 위치한 상기 메모리 셀과의 스페이스를 줄이는 방향으로만 증가시키는 것을 특징으로 하는 낸드 플래쉬 메모리소자의 제조방법.
  3. 셀렉트 트랜지스터의 게이트 전극 길이별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되고, 메모리 셀 문턱전압 이온주입 도즈량별 상기 셀렉트 트랜지스터의 누설전류가 기재된 그래프가 제시되는, 메모리셀 및 셀렉트 트랜지스터가 구비되는 낸드 플래쉬 메모리소자의 제조방법에 있어서,
    현재 셀렉트 트랜지스터 게이트 길이에 해당되는 셀렉트 트랜지스터의 누설전류를 찾고, 상기 누설전류에 해당되는 메모리 셀 문턱전압 이온주입 도즈량을 찾는 단계; 및
    상기 메모리 셀 문턱전압 이온주입 도즈량이, 요구되는 메모리 셀 문턱전압 이온주입 도즈량이 되도록 하는 셀렉트 트랜지스터의 누설전류를 찾아서 상기 셀렉트 트랜지스터의 누설전류에 해당되는 상기 셀렉트 트랜지스터의 게이트 길이를 찾 아 증가시키는 단계를 포함하는 낸드 플래쉬 메모리소자의 제조방법.
  4. 제3 항에 있어서,
    상기 셀렉트 트랜지스터의 게이트 길이를 증가시킬 때, 상기 셀렉트 트랜지스터 에지부분에 위치한 상기 메모리 셀과의 스페이스를 줄이는 방향으로만 증가시키는 것을 특징으로 하는 낸드 플래쉬 메모리소자의 제조방법.
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