KR20090023496A - 캐패시터없는 단일 트랜지스터 플로팅 바디 ｄｒａｍ 셀 및그 형성 방법 - Google Patents

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Abstract

본 발명은 반도전성 재료 내에 수용되는 한 쌍의 이격된 소스/드레인 영역들을 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀을 포함한다. 전기적으로 플로팅인 바디 영역은 반도전성 재료 내의 소스/드레인 영역들 사이에 배치된다. 제1 게이트는 소스/드레인 영역들 사이의 바디 영역과 분리되어 용량성으로 결합된다. 한쌍의 대향하는 도전성으로 상호접속된 제2 게이트는 제1 게이트와 분리되어 제1 게이트의 외측으로 수용된다. 제2 게이트들은 제1 게이트의 외부 및 소스/드레인 영역들의 쌍 사이의 바디 영역과 분리되어 용량성으로 결합된다. 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인들을 형성하는 방법들이 개시된다.
캐패시터없는 단일 트랜지스터 DRAM 셀, 집적 회로, 워드 라인

Description

캐패시터없는 단일 트랜지스터 플로팅 바디 ＤＲＡＭ 셀 및 그 형성 방법{CAPACITORLESS ONE-TRANSISTOR FLOATING-BODY DRAM CELL AND METHOD OF FORMING THE SAME}
본 발명은 캐패시터없는 단일 트랜지스터 DRAM 셀, 캐패시터없는 단일 트랜지스터 DRAM 셀의 어레이를 포함하는 집적 회로, 및 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 방법에 관한 것이다.
DRAM(dynamic random access memory)들과 같은 반도체 메모리들은 컴퓨터 시스템들에서의 데이터 저장에 광범위하게 사용된다. DRAM 셀은 일반적으로 액세스 전계 효과 트랜지스터(field effect transistor)(FET) 및 저장 캐패시터(capacitor)를 포함한다. 액세스 FET는 판독 및 기입 동작 중에 저장 캐패시터로 데이터 전하를 이동시키거나 저장 캐패시터로부터 데이터 전하를 이동시킨다. 저장 캐패시터의 데이터 전하는 리프레시(refresh) 동작 중에 주기적으로 리프레시된다.
캐패시터없는 단일 트랜지스터 DRAM 셀이 또한 개발되어 왔다. 그러한 셀의 하나의 유형은, 예를 들어 미국특허번호 제6,969,662호에 개시된 바와 같이, SOI(semiconductor-on-insulator) 트랜지스터의 플로팅 바디 효과(floating body effect)를 이용한다. 그러한 메모리 셀은 바디와 인접하여 배치되고 그것으로부터 게이트 유전체에 의해 분리되는 채널을 갖는 부분적으로 공핍되거나 또는 완전히 공핍된 SOI 트랜지스터(또는 벌크 기판 재료에 형성된 트랜지스터)를 포함할 수 있다. 트랜지스터의 바디 영역은 바디 영역 아래에 배치된 절연 또는 비도전 영역의 관점에서 전기적으로 플로팅 상태이다. 메모리 셀의 상태는 SOI 트랜지스터의 바디 영역 내의 전하의 농도에 의해 결정된다.
본 발명은 상기한 점을 감안하여 이루어졌으나, 그에 한정되지 않는다. 본 발명은, 본 명세서에 대한 해석적이거나 또는 그외의 한정적인 참조 없이 등가물들의 이론에 따라, 기재된 대로 첨부된 청구범위에 의해서만 한정된다.
이하, 본 발명의 바람직한 실시예들은 첨부된 도면들을 참조하여 기술된다.
도 1은 본 발명의 양태에 따른 프로세스에서 반도체 기판의 도식형 평면도이다.
도 2는 도 1의 라인 2-2를 통해 취해진 도식형 단면도이다.
도 3은 도 1에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 1의 기판의 도면이다.
도 4는 도 3의 라인 4-4을 통해 취해진 도식형 단면도이다.
도 5는 도 4에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 기판의 도면이다.
도 6는 도 5에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 5의 기판의 도면이다.
도 7는 도 6에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 6의 기판의 도면이다.
도 8는 도 7에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 7의 기판의 도면이다.
도 9는 도 8의 기판의 도식형 투시도이다.
도 10은 도 8 및 도 9의 기판의 도식형 평면도이고, 도 8은 도 10의 라인 8-8을 통해 취해진다.
도 11은 도 8에 의해 도시된 처리 단계에 후속하는 처리 단계에서의 도 8의 기판의 도면이다.
도 12는 도 11의 실시예에 대한 대안적인 실시예의 기판의 도식형 단면도이다.
캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 예시적인 방법들을 먼저 기술한다. 본 발명의 양태들은 또한 제조 방법과 관계없이, 캐패시터없는 단일 트랜지스터 DRAM 셀, 및 캐패시터없는 단일 트랜지스터 DRAM 셀의 어레이를 포함하는 집적 회로를 포함한다.
도 1 및 도 2를 참조하면, 기판(바람직하게는 반도체 기판)은 일반적으로 참조 번호 10으로 표시된다. 본 명세서의 전후관계(context)에 있어서, 용어 "반도체 기판" 또는 "반도전성 기판"은 반도전성 웨이퍼(그 위에 그외의 재료들을 단독 으로 또는 집합적으로 포함함), 반도전성 재료의 층들(그외의 재료들을 단독으로 또는 집합적으로 포함함) 등의 벌크 반도전성 재료들을 포함하지만 이에 한정되지 않는 반도전성 재료를 포함하는 모든 구성을 의미하도록 정의된다. 용어 "기판"은 전술된 반도전성 기판들을 포함하지만 이에 한정되지 않는 모든 지지 구조물을 지칭한다. 기판(10)은 베이스(base) 기판(12), 예를 들어 벌크 단결정(monocrystalline) 실리콘을 포함한다. 그러나, 기판(10)은 현존하거나 또는 조만간 개발될 다른 기판을 포함하며, 예를 들어 SOI 기판을 포함할 수 있다.
기판(10)은 예시적인 반도전성 재료(18)의 이격된 아일랜드(spaced island)들(20)의 라인들(14, 16)을 포함하도록 형성된다. 라인들(14, 16)은 본질적으로 직선형으로서 도시되지만, 곡선형(curved), 지그재그형(jagged), 경사형(angled) 또는 그외의 형태의 라인들도 물론 가능하다. 예시적인 바람직한 반도전성 재료(18)은 단결정 실리콘으로, 예를 들어 예시적인 벌크 반도체 기판 재료(12)로 제조된다. 단지 예시의 목적으로, 도시된 아일랜드들(20)을 형성하는 예시적인 방법은, 아일랜드들(20)의 측면으로 절연성 재료(22)를 형성하는 현존하거나 또는 조만간 개발될 트렌치 및 리필 기술들이다. 예시적인 바람직한 재료는 실리콘 이산화물 및/또는 실리콘 질화물 중 하나 또는 그 조합을 포함한다. 상승적으로 아일랜드(20)들 아래에 있는 절연성 재료(22)는, 예를 들어, 아일랜드(20)들 바로 아래의 최대 주입 깊이까지 벌크 기판 재료(12)에 산소 원자를 이온 주입하여, 그로부터 실리콘 이산화물을 형성함으로써, 제조될 수 있다. 대안적으로 덜 권장하지만 예시의 목적으로만, 절연성 재료(22)를 성막하고, 그곳에 아일랜드 개구부(opening) 들(20)을 에칭하고 난 후, 이어서 그곳을 반도전성 재료, 예를 들어 단결정 및/또는 다결정 실리콘으로 채운다. 또한, 대안적으로, 측면으로 대향하는 트렌치들을 반도체 기판(12)에 형성한 후에, 아일랜드들(20) 아래를 측면 언더컷(undercut) 에칭하고, 이어서 그 언더컷 부분을 하나 이상의 절연성 재료들로 채우는 하나 이상의 기술들을 물론 사용할 수 있다. 여하튼, 하나의 예시적인 구현예에서 절연성 재료(22)는 각각의 아일랜드들(20)의 측면과 아래에 수용되어 그 아일랜드들의 반도전성 재료(18)와 접촉하는 것으로 간주될 수 있다. 기재의 편의상, 반도전성 재료(18)의 이격된 아일랜드들(20)의 라인(14)에 대하여 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 방법에 관한 설명을 계속한다.
도 3 및 도 4를 참조하면, 이격된 아일랜드들(20)의 라인(14)에 대해 공통적이고 그 라인에 걸쳐 연장되는 워드 라인(24)이 형성된다. 각각의 이격된 아일랜드(20)들의 플로팅 바디 영역(26)에 걸쳐 워드 라인(24)이 형성된다. 워드 라인(24)은, 예를 들어 예시적으로 도시한 유전체 층(28)에 의해 바디 영역(26)과 분리되고 그 유전체 층을 통해 바디 영역과 용량성으로 결합된다. 그것은 임의의 적절한 유전체를 포함할 수 있고, 단지 일례로서, 바람직한 실리콘 반도전성 재료(18)로부터 열적으로 성장된 실리콘 이산화물일 수 있다. 재료(들)(28)에 대한 예시적인 바람직한 두께의 범위는 12 옹스트롬(Angstrom) 내지 100 옹스트롬이다. 또한 예시의 목적으로만, 재료(18)에 대한 예시적인 바람직한 깊이는 500 옹스트롬 내지 1,000 옹스트롬이다. 워드 라인(24)은 바람직하게는 내화성(refractory) 금속들, 내화성 금속 실리사이드(silicide)들, 및/또는 다결정 실리콘과 같은 도전성 으로 도핑된 반도전성 재료들 중 임의의 하나 또는 그 조합을 포함한다. 워드 라인(24) 위에는 절연성 캡(cap)(30)이 수용되며, 그 재료의 예로는 실리콘 질화물 및/또는 실리콘 이산화물이 있다. 계속해서 설명하자면, 예시적인 도 3의 도시에서 워드 라인(24)은 단부(32)를 포함하는 것으로 간주될 수 있다. 계속해서 설명하자면, 플로팅 바디 영역(26)은 베이스(34)를 갖는 것으로 간주될 수 있고, 그것에 대해 절연성 재료(22)가 수용된다. 단지 하나의 구현예에서 베이스(34) 아래의 절연성 재료(22)에 대한 예시적인 바람직한 두께의 범위는 500 옹스트롬 내지 3,000 옹스트롬이다.
도 5를 참조하면, 워드 라인들/게이트들(24)의 측벽들 위에는 절연성 재료(36)가 형성된다. 그것은 단일 재료, 또는 예를 들어 도시된 각각의 영역들(36)이 두개 이상의 상이한 절연성 재료들의 층들을 포함하는 등 하나 이상의 재료들로 구성될 수 있다. 예시적인 바람직한 재료들은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물(oxynitride), 하프늄(hafnium) 이산화물, 및/또는 알루미늄 산화물을 포함한다. 재료(36)에 대한 예시적인 바람직한 두께 범위는 50 옹스트롬 내지 150 옹스트롬이다. 일례로서, 그것은 워드 라인(24)의 재료의 측벽들에 대한 열적 성장 또는 성막에 의해 형성될 수 있다. 대안적으로 예시의 목적으로만, 그것은 성막 및 후속하는 마스크없는 이방성 스페이서 에칭(maskless anisotropic spacer etch)에 의해 형성될 수 있다.
워드 라인(24) 위에는 그것으로부터 이격되어 도전층(38)이 형성되는데, 예를 들어 절연성/유전체 재료들(30 및 36)에 의해 이격된다. 층(38)에 대한 예시적 인 바람직한 재료들은 티타늄 질화물, 폴리실리콘(p-형 또는 n-형), 알루미늄, 및 코발트 실리사이드를 포함하고, 층(38)에 대한 예시적인 바람직한 두께의 범위는 50 옹스트롬 내지 500 옹스트롬이다.
도 6을 참조하면, 도전층(38) 및 워드 라인(24) 위에는 마스킹 블록(40)이 형성된다. 예시의 목적으로만, 마스킹 블록(40)에 대한 바람직한 재료는 포토레지스트(photoresist)를 포함한다. 계속해서 설명하자면, 마스킹 블록(40)은 적어도 블록(40)이 도전층(38)에 대해 수용되는 부근에 이격된 대향하는 측면 에지들(42)을 갖는 것으로 간주될 수 있다.
도 7을 참조하면, 도전층(38) 위에서 대향하는 측면 에지들(42)을 서로 외측면으로 더 멀리 이동시키도록 마스킹 블록(40)을 가열한다. 그것을 행하기 위한 예시적인 기술은 패터닝된 포토레지스트 마스킹 블록(40)을 150℃에서 1분 내지 3분 동안 가열하는 단계를 포함한다. 예시적인 바람직한 실시예에 있어서, 대향하는 측면 에지들(42)은 워드 라인(24)의 측면 부분의 외측으로의 재료(38)의 측면 두께와 실질적으로 동일한 거리만큼 외측면으로 이동되는데, 여기서 마스킹 블록(40)은 초기에는 워드 라인(24) 및 그 위의 절연성 캡 재료(30)가 패터닝되는 패턴의 것과 실질적으로 일치하도록 패터닝되어 있다.
도 8 내지 도 10을 참조하면, 마스킹 블록(40)(도시되지 않음)을 마스크로 사용하여 도전층(38)을 에칭하여, 워드 라인(24)의 대향하는 측면들을 따라 측면으로 인접하게 이격된 아일랜드들(20)의 라인(14)에 대해 공통적이고 그 라인에 걸쳐 연장되는 한 쌍의 상호접속된 게이트 라인들(44, 46)을 형성하며, 게이트 라인 들(44, 46)의 쌍은 각각의 이격된 아일랜드들(20)의 각각의 플로팅 바디 영역들(26) 위에 수용된다. 그것은 도전층(38)을 워드 라인의 대향하는 측면들을 따라 측면으로 인접하게 이격된 아일랜드들의 라인에 대해 공통적이고 그 라인에 걸쳐 연장되는 한 쌍의 게이트 라인들로 패터닝하는 단지 하나의 예시적인 바람직한 방법을 제공한다. 계속해서 설명하자면, 게이트 라인들(44, 46)의 쌍은 워드 라인 단부(32)에 인접한 각각의 단부들(48, 50)을 포함하는 것으로 간주될 수 있다. 하나의 예시적인 구현예에 있어서, 층(38)을 패터닝한 결과, 예를 들어 도시된 바와 같이, 워드 라인 단부(32)가 게이트 라인 단부들(48, 50) 중 어느 한쪽과도 세로로 함께 배치되지 않게 된다. 하나의 바람직한 구현예에 있어서, 도전층(38)을 패터닝한 결과, 예를 들어 도시된 바와 같이, 워드 라인(24)이 게이트 라인들(44, 46)의 쌍의 각각의 단부들(48, 50)을 넘어 세로로 연장되게 된다. 여하튼, 하나의 바람직한 구현예에 있어서, 그러한 패터닝은 워드 라인(24)의 길이보다 길이가 더 짧은 게이트 라인들(44, 46)의 쌍을 형성한다.
도 9 및 도 10을 참조하면, 제1 도전성 컨택트(52)는 워드 라인(24)에 형성되고, 제2 도전성 컨택트(54)는 게이트 라인들(44, 46)의 쌍에 형성된다. 따라서, 당업자에 의해 인식되고, 예를 들어 후술되는 바와 같이, 별도로 제어될 수 있도록, 가장 바람직한 실시예에 있어서는 상이한 제1 및 제2 도전성 컨택트들이 각각의 게이트 라인들(44, 46) 및 워드 라인(24)과 결합한다. 후속하여 성막되는 유전체 재료(명확성을 위해 도면들에 도시되지 않음)를 통해 예시적인 도시된 위치들에 형성되는 바와 같이, 컨택트들(52 및 54)은 도 9 및 도 10의 점선으로 된 원들로 단지 도식적으로 표시된다. 하나의 예시적인 바람직한 구현예에 있어서, 제1 도전성 컨택트(52)는, 예를 들어 도시된 바와 같이, 게이트 라인들(44, 46)의 쌍의 각각의 단부들(48, 50)을 넘어 세로로 연장되는 워드 라인(24)의 일부분에 형성된다.
도 11을 참조하면, 이격된 소스/드레인 영역들(60, 62)의 각각의 쌍들은 게이트 라인들(44, 46)의 상호접속된 쌍의 외측면의 아일랜드들(20)의 반도전성 재료(18) 내에 형성된다. 따라서, 일반적으로 바람직하게는, 그러한 소스/드레인 영역들은 도전층(38)의 패터닝 후에 형성된다. 여하튼, 도 11은 캐패시터없는 단일 트랜지스터 DRAM 셀(75)로 제조된 예를 도시한다.
일 양태에 있어서, 본 발명은, 제조 방법과 관계없고 복수의 그러한 DRAM 셀들이 제조되는 지의 여부와 관계없이 캐패시터없는 단일 트랜지스터 DRAM 셀을 나타내지만, 복수의 그러한 DRAM 셀들을 제조하는 것이 선호되고 일반적이다. 그러한 DRAM 셀은 반도전성 재료 내에 수용되는 한 쌍의 이격된 소스/드레인 영역들을 포함한다. 반도전성 재료(18)의 예시적인 아일랜드들(20) 내에 형성된 전술된 영역들(60, 62)은 단지 예시적인 구성들이다. 전기적으로 플로팅 상태인 바디 영역은 반도전성 재료 내의 소스/드레인 영역들 사이에 배치된다. 또한 예시의 목적으로만, 예시적인 셀은 완전히 공핍되지 않은 것으로 도시되고, 소스/드레인 영역들(60, 62) 바로 아래의 반도전성 재료는 또한 전기적으로 플로팅 상태인 바디 영역/재료를 포함한다.
제1 게이트는 소스/드레인 영역들 사이의 바디 영역과 분리되어 용량성으로 결합된다. 개별 아일랜드(20) 위에 수용되는 워드 라인(24)의 그 부분은 단지 그 러한 제1 게이트의 하나의 예시이다. 한 쌍의 대향하는 도전성으로 상호접속된 제2 게이트들은 제1 게이트와 분리되어 제1 게이트의 외측면으로 수용된다. 제2 게이트들은 제1 게이트의 외측면 및 소스/드레인 영역들의 쌍 사이의 바디 영역과 분리되어 용량성으로 결합된다. 예시의 목적으로만, 제2 게이트들(44, 46)은 그러한 제2 게이트들의 예시적인 쌍을 구성한다. 하나의 도시된 바람직한 구현예에 있어서, 제2 게이트들(44, 46)은 제2 게이트들(44, 46)의 쌍 사이의 제1 게이트(24) 위에 상승적으로 연장되는 도전성 재료(즉, 도전성 재료 영역(70))에 의해 서로 도전성으로 상호접속된다. 제2 게이트들(44, 46)의 쌍은 다른 방법, 예를 들어 예시의 목적으로만, 초기에 분리된 제2 게이트들(44, 46) 위에 형성된 개별 도전층에 의해 도전성으로 상호접속될 수 있다. 그러한 예시에 있어서, 그 도전층은 게이트들(44, 46)이 만들어지는 재료 또는 재료들의 것과는 동일하거나 또는 다를 수 있다. 또한 게이트들(44 및 46)은 동일한 조성일 필요는 물론 없지만, 바람직하게는 동일한 조성이다.
하나의 바람직한 구현예에 있어서, 캐패시터없는 단일 트랜지스터 DRAM 셀은 반도전성 재료의 아일랜드를 포함하는 기판을 포함한다. 절연성 재료는 아일랜드의 측면과 아래에 수용되어 아일랜드의 반도전성 재료와 접촉한다. 한 쌍의 이격된 소스/드레인 영역들은 아일랜드의 반도전성 재료 내에 수용된다. 전기적으로 플로팅 상태인 바디 영역은 아일랜드의 반도전성 재료 내의 소스/드레인 영역들 사이에 배치된다. 제1 게이트는 아일랜드의 소스/드레인 영역들 사이의 아일랜드의 바디 영역과 분리되어 용량성으로 결합된다. 한 쌍의 도전성 제2 게이트들은 제1 게이트들과 분리되어 제1 게이트들의 외측면에 수용되고, 제2 게이트들은 제1 게이트의 외측면 및 소스/드레인 영역들의 쌍 사이의 바디 영역과 분리되어 용량성으로 결합된다. 그것은 임의의 전술된 방법들 및 구조물들에 포함될 수 있다.
도 12는 예시적인 추가의 구현예 및 도 11의 실시예에 대응하는 대안적인 실시예를 도시한다. 기술된 제1 실시예로부터의 유사한 참조번호들은 적절한 곳에 사용되었고, 차이점들은 접미사 "a" 또는 상이한 번호들로 표시된다. 도 12에서, 절연성 재료(22a)는 바람직하게는 각각의 아일랜드들의 측면과 아래에 수용되어 그 아일랜드들의 반도전성 재료(18)와 접촉한다. 도전성으로 도핑된 반도전성 재료(80)는 절연성 재료(22a)의 외측으로 각각의 아일랜드들(20)의 측면과 아래에 수용된다. 예시적인 바람직한 재료(80)는 도전성으로 도핑된 p-형 또는 n-형 다결정 실리콘이다. 바람직하게는, 절연성 재료(22a)는 아일랜드(20) 아래, 및 아일랜드(20)의 측면 측벽들과 도전성으로 도핑된 반도전성 재료(80) 사이에서 200 옹스트롬 이하의 두께를 갖는다. 재료(22a)에 대한 더 바람직한 그 두께의 범위는 50 옹스트롬 내지 150 옹스트롬이다. 도 12의 구성은, 물론, 현존하거나 또는 조만간 개발될 방법들에 의해 제조될 수 있다.
당업자는, 상기 도시된 예시적인 DRAM 셀 내에서 및 그 DRAM 셀들의 어레이를 포함하는 집적 회로에서 데이터를 기입하고, 판독하고, 리프레시하고, 및/또는 유지하기 위한 다양한 동작 전압들을 이해하고 개발할 것이다. 예시의 목적으로만, 이하의 표는, Vi가 제1 게이트 전압이고, VCS(도전성 스페이서들)가 제2 게이트 들의 쌍에 대한 전압들이고, Vt가 임계 전압이고, VS가 소스 전압이고, VD가 드레인 전압인, 예시적인 동작 전압들을 도시한다. 또한 도 12의 실시예에서 반도전성 재료(80) 주위가 도전성인 것은 예시의 목적으로만 사용되고, 그것은 바람직하게는 -3V 내지 -10V의 어떤 적절한 예시적인 고정된 전압에서 일정하게 유지된다. 도전성으로 도핑된 반도전성 재료(80) 주위를 사용하는 바람직한, 비제한적인 이유는 유전체 용량에 의해 전하가 구조물의 벽들에 수집되도록 트랜지스터의 바람직한 폴리의 양 측면들을 동일한 전위로 설정하고 유지하는 것이다.
Figure 112009003063207-PCT00001
캐패시터없는 단일 트랜지스터 DRAM 셀의 동작에 대한 예시적인 기술들 및 구성은, 예로써, 미국특허번호 제6,969,662호; 미국특허출원공개번호 제2005/0017240호 및 제2005/0063224호; Kuo 등의, "A Capacitorless Double-Gate DRAM Gate Cell Design For High Density Applications", IEDM, IEEE 2002, pp. 843-846 및 Yoshida 등의, "A Capacitorless 1 T-DRAM Technology Using Gate-Induced Drain-Leakage(GIDL) Current For Low-Power And High-Speed Embedded Memory", IEEE Transactions on Electron Devices, Vol. 53, No. 4, April 2006, pp. 692-697에 개시된다. 미국특허번호 제5,714,786호; 제6,005,273호; 제6,090,693호 및 제7,005,710호는 본 명세서에 참조로서 포함된다.

Claims (39)

  1. 캐패시터없는 단일 트랜지스터 DRAM 셀로서,
    반도전성 재료 내에 수용되는 한 쌍의 이격된 소스/드레인 영역들;
    상기 반도전성 재료 내의 상기 소스/드레인 영역들 사이에 배치되는 전기적으로 플로팅 상태인 바디 영역;
    상기 소스/드레인 영역들 사이의 상기 바디 영역과 분리되어 용량성으로 결합된 제1 게이트; 및
    상기 제1 게이트와 분리되어 상기 제1 게이트의 외측면으로 수용되는 한 쌍의 대향하는 도전성으로 상호접속된 제2 게이트들 - 상기 제2 게이트들은 상기 제1 게이트의 외측면 및 상기 한 쌍의 소스/드레인 영역들 사이의 상기 바디 영역과 분리되어 용량성으로 결합됨 -
    을 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  2. 제1항에 있어서,
    상기 한 쌍의 제2 게이트들은 상기 한 쌍의 제2 게이트들 사이의 상기 제1 게이트 위에서 상승적으로 연장되는 도전성 재료에 의해 도전성으로 상호접속되는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  3. 제1항에 있어서,
    상기 제1 게이트는 적어도 두개의 절연성 재료들에 의해 상기 제2 게이트들과 분리되는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  4. 제1항에 있어서,
    상기 플로팅 상태인 바디 영역은 베이스(base)를 갖고, 상기 베이스에 대해서는 절연층이 수용되며, 상기 절연층은 500 옹스트롬 내지 3,000 옹스트롬의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  5. 제1항에 있어서,
    상기 플로팅 상태인 바디 영역은 베이스를 갖고, 상기 베이스에 대해서는 절연층이 수용되며,
    상기 베이스 아래의 상기 절연층에 대해서는 도전성으로 도핑된 반도전성 재료가 수용되는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  6. 제5항에 있어서,
    상기 절연층은 상기 베이스와 상기 도전성으로 도핑된 반도전성 재료 사이에서 200 옹스트롬 이하의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  7. 캐패시터없는 단일 트랜지스터 DRAM 셀로서,
    반도전성 재료의 아일랜드(island)를 포함하는 기판;
    상기 아일랜드의 측면과 아래에 수용되어 상기 아일랜드의 반도전성 재료와 접촉하는 절연성 재료;
    상기 아일랜드의 반도전성 재료 내에 수용되는 한 쌍의 이격된 소스/드레인 영역들;
    상기 아일랜드의 반도전성 재료 내의 상기 소스/드레인 영역들 사이에 배치된 전기적으로 플로팅 상태인 바디 영역;
    상기 아일랜드의 소스/드레인 영역들 사이의 상기 아일랜드의 바디 영역과 분리되어 용량성으로 결합된 제1 게이트; 및
    상기 제1 게이트와 분리되어 상기 제1 게이트의 외측면으로 수용되는 한 쌍의 도전성 제2 게이트들 - 상기 제2 게이트들은 상기 제1 게이트의 외측면 및 상기 한 쌍의 소스/드레인 영역들 사이의 상기 바디 영역과 분리되어 용량성으로 결합됨 -
    을 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  8. 제7항에 있어서,
    상기 절연성 재료의 외측으로 상기 아일랜드의 측면과 아래에 수용되는 도전성으로 도핑된 반도전성 재료를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  9. 제8항에 있어서,
    상기 절연성 재료는 상기 아일랜드 아래에서 200 옹스트롬 이하의 두께를 갖 는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  10. 제8항에 있어서,
    상기 절연성 재료는 상기 아일랜드의 측면 측벽들과 상기 도전성으로 도핑된 반도전성 재료 사이에서 200 옹스트롬 이하의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  11. 제8항에 있어서,
    상기 절연성 재료는 상기 아일랜드 아래, 및 상기 아일랜드의 측면 측벽들과 상기 도전성으로 도핑된 반도전성 재료 사이에서 200 옹스트롬 이하의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  12. 제8항에 있어서,
    상기 절연성 재료는 상기 아일랜드 아래에서 50 옹스트롬 내지 150 옹스트롬의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  13. 제8항에 있어서,
    상기 절연성 재료는 상기 아일랜드의 측면 측벽들과 상기 도전성으로 도핑된 반도전성 재료 사이에서 50 옹스트롬 내지 150 옹스트롬의 두께를 갖는 캐패시터없는 단일 트랜지스터 DRAM 셀.
  14. 캐패시터없는 단일 트랜지스터 DRAM 셀의 어레이를 포함하는 집적 회로로서,
    기판 내에 수용되는 반도전성 재료의 이격된 아일랜드들의 라인; 및
    상기 이격된 아일랜드들 각각에 대해 수용되는 각각의 캐패시터없는 단일 트랜지스터 DRAM 셀들
    을 포함하고,
    상기 각각의 셀들은,
    상기 각각의 아일랜드의 상기 반도전성 재료 내에 수용되는 한 쌍의 소스/드레인 영역들;
    상기 각각의 아일랜드의 상기 반도전성 재료 내의 상기 소스/드레인 영역들 사이에 배치되는 전기적으로 플로팅 상태인 바디 영역;
    상기 각각의 쌍들의 소스/드레인 영역들 사이의 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 연장되는 워드 라인으로 구성된 제1 게이트 - 상기 워드 라인은 상기 각각의 쌍들의 소스/드레인 영역들 사이의 상기 각각의 아일랜드들의 상기 각각의 바디 영역들과 분리되어 용량성으로 결합됨 - ; 및
    제1 게이트와 분리되어 상기 제1 게이트의 외측면으로 수용되는 한 쌍의 대향하는 도전성으로 상호접속된 제2 게이트들 - 상기 제2 게이트들은 상기 각각의 제1 게이트들의 외측면 및 상기 각각의 아일랜드들의 상기 각각의 쌍들의 소스/드레인 영역들 사이의 상기 각각의 바디 영역들과 분리되어 용량성으로 결합되고, 상기 대향하는 상호접속된 제2 게이트들의 쌍들은 상기 이격된 아일랜드들의 라인에 공통적이고 상기 워드 라인을 따라 그 위에 측면으로 상승적으로 수용되는 도전성 라인을 포함함 -
    을 포함하는 집적 회로.
  15. 제14항에 있어서,
    상기 워드 라인에 접속된 제1 도전성 컨택트 및 상기 도전성 라인에 접속된 상이한 제2 도전성 컨택트를 포함하는 집적 회로.
  16. 제14항에 있어서,
    상기 워드 라인은 상기 도전성 라인보다 길이가 더 긴 집적 회로.
  17. 제14항에 있어서,
    상기 도전성 라인은 단부(end)를 갖고, 상기 워드 라인은 상기 도전성 라인의 단부에 인접한 단부를 가지며, 상기 워드 라인의 단부와 상기 도전성 라인의 단부는 세로로 함께 배치되지 않는 집적 회로.
  18. 제17항에 있어서,
    상기 워드 라인은 상기 도전성 라인보다 길이가 더 긴 집적 회로.
  19. 제17항에 있어서,
    상기 워드 라인의 단부는 상기 도전성 라인의 단부의 외측에 세로로 수용되는 집적 회로.
  20. 제19항에 있어서,
    상기 워드 라인은 상기 도전성 라인보다 길이가 더 긴 집적 회로.
  21. 제14항에 있어서,
    상기 각각의 아일랜드들의 측면과 아래에 수용되어 상기 각각의 아일랜드들의 반도전성 재료와 접촉하는 절연성 재료를 포함하는 집적 회로.
  22. 제21항에 있어서,
    상기 절연성 재료는 상기 각각의 아일랜드들 아래, 및 상기 각각의 아일랜드들의 측면 측벽들과 상기 도전성으로 도핑된 반도전성 재료 사이에서 200 옹스트롬 이하의 두께를 갖는 집적 회로.
  23. 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 방법으로서,
    기판에 대하여 반도전성 재료의 이격된 아일랜드들의 라인을 형성하는 단계;
    상기 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 연장되는 워드 라인을 형성하는 단계 - 상기 워드 라인은 상기 각각의 이격된 아일랜드들의 전기적으로 플로팅 상태인 바디 영역 위에 형성됨 - ;
    상기 워드 라인 위에 상기 워드 라인으로부터 이격된 도전층을 형성하는 단계;
    상기 도전층을, 상기 워드 라인의 대향하는 측면들을 따라 측면으로 인접하게 상기 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 연장되는 한 쌍의 게이트 라인들로 패터닝하는 단계 - 상기 한 쌍의 게이트 라인들은 상기 각각의 이격된 아일랜드들의 각각의 플로팅 상태인 바디 영역들 위에 수용되고, 상기 패터닝은 상기 워드 라인의 길이보다 길이가 더 짧은 상기 한 쌍의 게이트 라인들을 형성함 - ; 및
    상기 각각의 아일랜드들의 반도전성 재료 내에 각각의 쌍들의 이격된 소스/드레인 영역들을 형성하는 단계 - 상기 이격된 소스/드레인 영역들의 쌍들은 상기 게이트 라인들의 쌍의 외측면으로 수용됨 -
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  24. 제23항에 있어서,
    상기 소스/드레인 영역들은 상기 패터닝 후에 형성되는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  25. 제23항에 있어서,
    상기 워드 라인에 대한 제1 도전성 컨택트와, 상기 게이트 라인들의 쌍에 대한 제2 도전성 컨택트를 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  26. 제23항에 있어서,
    상기 워드 라인은 단부를 갖도록 형성되고, 상기 패터닝은 상기 워드 라인의 단부에 인접한 상기 게이트 라인들의 쌍의 각각의 단부를 형성하고, 상기 패터닝은 상기 워드 라인의 단부가 상기 게이트 라인의 단부들의 어느 쪽과도 세로로 함께 배치되지 않게 하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  27. 제23항에 있어서,
    상기 패터닝 단계는,
    상기 도전층 및 상기 워드 라인 위에 마스킹 블록을 형성하는 단계 - 상기 마스킹 블록은 이격된 대향하는 측면 에지들을 가짐 - ;
    상기 마스킹 블록을 형성한 후에, 상기 도전층 위에서 상기 대향하는 측면 에지들을 서로 더 멀리 외측면으로 이동시키도록 상기 마스킹 블록을 가열하는 단계; 및
    상기 가열 후에, 상기 게이트 라인들의 쌍을 형성하기 위해 상기 마스킹 블록을 마스크로 사용하여 상기 도전층을 에칭하는 단계
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  28. 제27항에 있어서,
    상기 워드 라인은 단부를 갖도록 형성되고, 상기 패터닝은 상기 워드 라인의 단부에 인접한 상기 게이트 라인들의 쌍의 각각의 단부를 형성하고, 상기 패터닝은 상기 워드 라인의 단부가 상기 게이트 라인의 단부들 중 어느 쪽과도 세로로 함께 배치되지 않게 하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  29. 제23항에 있어서,
    상기 각각의 아일랜드들의 측면과 아래에 절연성 재료를 제공하여 상기 각각의 아일랜드들의 반도전성 재료와 접촉시키는 단계; 및
    상기 절연성 재료의 외측으로 상기 아일랜드의 측면과 아래의 도전성으로 도핑된 반도전성 재료를 제공하는 단계
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  30. 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 방법으로서,
    기판에 대해 반도전성 재료의 이격된 아일랜드들의 라인을 형성하는 단계;
    상기 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 워드 라인을 형성하는 단계 - 상기 워드 라인은 상기 각각의 이격된 아일랜드들의 전기적으로 플로팅 상태인 바디 영역 위에 형성되고, 단부를 포함함 - ;
    상기 워드 라인 위에 상기 워드 라인으로부터 이격된 도전층을 형성하는 단계;
    상기 도전층을, 상기 워드 라인의 대향하는 측면들을 따라 측면으로 인접하 게 상기 이격된 아일랜드들의 라인에 대해 공통적이고 그 라인에 걸쳐 연장되는 한 쌍의 게이트 라인들로 패터닝하는 단계 - 상기 한 쌍의 게이트 라인들은 상기 각각의 이격된 아일랜드들의 각각의 플로팅 상태인 바디 영역들 위에 수용되고, 상기 패터닝은 상기 워드 라인의 단부에 인접한 상기 게이트 라인들의 쌍의 각각의 단부들을 형성하고, 상기 패터닝은 상기 워드 라인이 상기 게이트 라인들의 쌍의 각각의 단부들을 넘어 세로로 연장되게 함 - ; 및
    상기 각각의 아일랜드들의 반도전성 재료 내에 각각의 쌍들의 이격된 소스/드레인 영역들을 형성하는 단계 - 상기 이격된 소스/드레인 영역들의 쌍들은 상기 게이트 라인들의 쌍의 외측면으로 수용됨 -
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  31. 제30항에 있어서,
    상기 패터닝 단계는,
    상기 도전층 및 상기 워드 라인 위에 마스킹 블록을 형성하는 단계 - 상기 마스킹 블록은 이격된 대향하는 측면 에지들을 가짐 - ;
    상기 마스킹 블록을 형성한 후에, 상기 도전층 위에서 상기 대향하는 측면 에지들을 서로 더 멀리 외측면으로 이동시키도록 상기 마스킹 블록을 가열하는 단계; 및
    상기 가열 후에, 상기 게이트 라인들의 쌍을 형성하기 위해 상기 마스킹 블록을 마스크로 사용하여 상기 도전층을 에칭하는 단계
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  32. 제30항에 있어서,
    상기 워드 라인에 대한 제1 도전성 컨택트와, 상기 게이트 라인들의 쌍에 대한 제2 도전성 컨택트를 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  33. 제32항에 있어서,
    상기 게이트 라인들의 쌍의 각각의 단부들을 넘어 세로로 연장되는 상기 워드 라인의 일부분에 대해 상기 제1 도전성 컨택트를 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  34. 제30항에 있어서,
    상기 각각의 아일랜드들의 측면과 아래에 절연성 재료를 제공하여 상기 각각의 아일랜드들의 반도전성 재료와 접촉시키는 단계; 및
    상기 절연성 재료의 외측으로 상기 아일랜드의 측면과 아래에 도전성으로 도핑된 반도전성 재료를 제공하는 단계
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  35. 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인을 형성하는 방법으로서,
    기판에 대해 반도전성 재료의 이격된 아일랜드들의 라인을 형성하는 단계;
    상기 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 연장되는 워드 라인을 형성하는 단계 - 상기 워드 라인은 상기 각각의 이격된 아일랜드들의 전기적으로 플로팅 상태인 바디 영역 위에 형성됨 - ;
    상기 워드 라인 위에 상기 워드 라인으로부터 이격된 도전층을 형성하는 단계;
    상기 도전층 및 상기 워드 라인 위에 마스킹 블록을 형성하는 단계 - 상기 마스킹 블록은 이격된 대향하는 측면 에지들을 가짐 - ;
    상기 마스킹 블록을 형성한 후에, 상기 도전층 위에서 상기 대향하는 측면 에지들을 서로 더 멀리 외측면으로 이동시키도록 상기 마스킹 블록을 가열하는 단계;
    상기 가열 후에, 상기 워드 라인의 대향하는 측면들을 따라 측면으로 인접하게 상기 이격된 아일랜드들의 라인에 공통적이고 그 라인에 걸쳐 연장되는 한 쌍의 상호접속된 게이트 라인들을 형성하기 위해, 상기 마스킹 블록을 마스크로 사용하여 상기 도전층을 에칭하는 단계 - 상기 한 쌍의 게이트 라인들은 상기 각각의 이격된 아일랜드들의 각각의 플로팅 상태인 바디 영역들 위에 수용됨 - ; 및
    상기 각각의 아일랜드들의 반도전성 재료 내에 각각의 쌍들의 이격된 소스/드레인 영역들을 형성하는 단계 - 상기 이격된 소스/드레인 영역들의 쌍들은 상기 상호접속된 게이트 라인들의 쌍의 외측면으로 수용됨 -
    를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  36. 제35항에 있어서,
    포토레지스트를 포함하는 상기 마스킹 블록을 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  37. 제35항에 있어서,
    상기 소스/드레인 영역들은 상기 패터닝 후에 형성되는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  38. 제35항에 있어서,
    상기 워드 라인에 대한 제1 도전성 컨택트와, 상기 게이트 라인들의 쌍에 대한 제2 도전성 컨택트를 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
  39. 제38항에 있어서,
    상기 게이트 라인들의 쌍의 각각의 단부들을 넘어 세로로 연장되는 상기 워드 라인의 일부분에 대해 상기 제1 도전성 컨택트를 형성하는 단계를 포함하는 캐패시터없는 단일 트랜지스터 DRAM 셀의 라인 형성 방법.
KR20097001017A 2006-07-17 2007-06-25 캐패시터없는 단일 트랜지스터 플로팅 바디 ｄｒａｍ 셀 및그 형성 방법 KR101149666B1 (ko)

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