JP3159190B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に低消費電力、高集積化が可能な半導体不揮発性記憶
装置に関するものである。

【０００２】

【従来の技術】本発明に関連した従来技術として、フラ
ッシュメモリがある。その例として、Nikkei Electroni
cs No.444 pp.151-157, 1988 年に記載の構造を挙げ
る。本フラッシュメモリは、ＭＯＳトランジスタの酸化
膜層と制御ゲートの間に電気的に絶縁されたフローティ
ングゲートを設けて、このフローティングゲートに電子
を蓄積することによって情報を保持する不揮発性記憶素
子の一種である。電子をフローティングゲートに注入す
るには、ＭＯＳトランジスタのソース／ドレイン間に高
電圧を加える。

【０００３】この際、ドレイン端に生じるホットエレク
トロンの一部が、酸化膜の電位障壁を乗り越えて、フロ
ーティングゲートに注入される。注入される電子の数は
数千個であり、電子の注入には多大なエネルギー消費を
伴う。消去するには、ソースに対して制御ゲートに負の
電圧を加えて、酸化膜を通してのファウラー・ノウトハ
イム・トンネル機構（ＦＮトンネル機構）により電子を
追い出す。一旦蓄積された電子は、電界を加えない限り
その場所にとどまっていて、履歴効果がある。また、フ
ローティングゲート上の電子の有無によって、電界効果
トランジスタのしきい値電圧が変化する。このしきい値
電圧の変化により、記憶内容を読み取ることができる。

【０００４】従来例２として、Journal of Applied Phy
sics Vol.75, pp.5123-5134, 1994年に記載の単一電子
メモリを挙げる。本構造では、高濃度にドープしたガリ
ウム砒素細線中に生じた多重トンネル障壁を、電子の蓄
積のための電位障壁として利用している。フローティン
グゲートとグランドを多重トンネル障壁で接続し、フロ
ーティングゲートの近傍に制御ゲートが設けられてい
る。

【０００５】この制御ゲートに電圧を加えると、グラン
ドから多重トンネル障壁を介して電子がフローティング
ゲートに出入りする。このとき、多重トンネル障壁内に
形成されたアイランド中でのクーロンブロッケード効果
のために、制御ゲート電圧に対してフローティングゲー
ト中に蓄積される電子数に履歴効果が発生する。履歴効
果について、数式を用いて簡単に説明する。まず、１個
の電子が２つ以上のトンネル障壁、すなわち多重トンネ
ル障壁列を介してフローティングゲートに出入りする過
程を考える。

【０００６】図６はグランドとフローティングゲート１
３との間に５個のトンネル障壁１２ａ〜１２ｅがある場
合を示しており、フローティングゲート１３には制御ゲ
ート電極１４がキャパシタを介して接続されている。初
期状態として、フローティングゲート１３にはｎ個の電
子が、トンネル障壁列によって分離されたアイランド１
１ａ〜１１ｄ上の電荷は中性であるとする。

【０００７】グランドから１個の電子が移動して、ｉ番
目のアイランドにきたときの全静電エネルギーＥは、

【０００８】

【数１】 で与えられる。上式の多重トンネル障壁の全静電容量Ｃ
とｘi は、各トンネル障壁の静電容量をＣi とすると、

【０００９】

【数２】

【００１０】

【数３】 と表される。

【００１１】尚、ｅは電子の素電荷、Ｎはトンネル障壁
数、Ｖg は制御ゲート電圧、Ｃg は制御ゲートとフロー
ティングゲート間の静電容量、Ｃtotal はフローティン
グゲートの全静電容量である。式（１）の第１項は、フ
ローティングゲート上の電子による静電エネルギーを表
している。第２項は多重トンネル障壁列中に形成されて
いるアイランド中の電子による静電エネルギーである。

【００１２】約ｘi ＝１／２でエネルギーが最大となっ
ていることから、電子が多重障壁列の真中にいるほど静
電エネルギーが大きく、フローティングゲートとグラン
ドとの電子のやりとりにおいてエネルギー障壁が形成さ
れることがわかる。障壁の高さはほぼｅ² ／（８Ｃ）で
ある。このような単一電子の静電エネルギーのために障
壁が形成され、電子のトンネルが抑制される効果はクー
ロンブロッケードと呼ばれている。

【００１３】多重トンネル障壁列を介してフローティン
グゲートに電子を注入するには、制御ゲートにＶg ＝ｅ
／（８Ｃ）以上の電圧を加えなければならない。逆に、
フローティングゲートに蓄積されている電子を取り出す
ためには、Ｖg ＝−ｅ／（８Ｃ）以下の電圧を加える必
要がある。電子を一旦、Ｖt ＝ｅ／（８Ｃ）以上の電圧
を加えて注入すると、電圧を０に戻しても電子は蓄積さ
れたままである。このことから、加える電圧Ｖg に対し
て、蓄積される電子数は履歴を持つに至る。

【００１４】従来例２では、シリコンをプレーナードー
プしたガリウム砒素細線中に多重トンネル障壁が生じて
いる。細線の線幅は５００ｎｍ、長さ２００ｎｍで、サ
イドゲートによって空乏層の広がりを制御できるような
構造である。ガリウム砒素細線中には帯電したドナーが
多数個存在し、このドナーによってポテンシャル揺らぎ
が形成され、その結果、ポテンシャルの高い部分がトン
ネル障壁となり低い部分には電子が溜るアイランドが形
成される。

【００１５】式（１）の計算は、トンネル障壁列の各静
電容量が等しい場合であるが、実際の細線中にできる多
重トンネル障壁列のおのおのの容量は異なると考えられ
る。しかし、従来例２では障壁の容量がおのおの異なっ
ていても、障壁の容量が等しい場合と同様履歴効果が発
現することが示されている。

【００１６】従来例３にIEEE International Electron
Devices Meeting pp.41-544, 1993年を挙げる。本従来
例には、従来例２で示した帯電したドナーを含むガリウ
ム砒素細線の例以外にも、極薄ポリシリコン細線中にも
アイランドやトンネル障壁が形成されることが示されて
いる。ポリシリコン細線上に酸化膜を挟んで制御ゲート
を配置し、制御ゲートに正の電圧を印加して電子を細線
中に誘起する。ポリシリコンの膜厚は結晶粒の大小によ
って揺らいでおり、膜厚が比較的厚い部分ではポテンシ
ャルは低く、その周りの相対的に薄い部分は高い。

【００１７】本従来例は、ポテンシャルが低くなった部
分を記憶ノードとして用いた記憶素子である。制御ゲー
トに正の電圧を加えると、電界効果によってポテンシャ
ルが低くなり、電子が記憶アイランドにトンネルして蓄
積される。このとき、蓄積された１番目の電子の帯電効
果によって、２番目の電子のトンネルが禁止される。こ
れにより、単一電子を結晶粒に蓄積することが可能とな
り書き込み動作が完了する。制御ゲートの電圧を０に戻
した場合、障壁のために電子は記憶媒体である結晶粒か
ら抜け出ることはできない。制御ゲートに負の電圧を加
えることによって、この電子を取り出すことができ、消
去動作となる。電子の有無の読み出しには、極薄ポリシ
リコン細線に微小電流を流して検出する。

【００１８】

【発明が解決しようとする課題】従来例１のフラッシュ
メモリでは、フローティングゲートに注入される電子
は、ＭＯＳトランジスタを流れる電子のほんの数％であ
る。そのため書き込みのための消費電力が非常に大きく
なる。さらに、書き込み時または消去時に高電界が絶縁
膜に加えられるため、絶縁膜の寿命が短かくなり、信頼
性が低下する問題があった。

【００１９】従来例２では、トンネル障壁列によってソ
ースとフローティングゲートとの間を結んでいて、トン
ネル障壁列を介して電子をやりとりさせることによって
書き込み、消去が行われる。この例では、書き込みに要
する電力が有効に使われ、第１の従来例のようにＭＯＳ
トランジスタ中の電子の数％しか書き込まれないのとは
対照的である。しかしながら、記憶素子として用いるに
はいくつかの克服すべき問題がある。記憶素子として用
いるには素子を集積化しなければならない。従来例２で
は、１つの記憶セルあたりに最低６本の配線が必要とな
る。集積化された記憶素子の表面積の大半を配線が占め
ていること考えると、行アドレス線、列アドレス線、共
通線の３本で動作する記憶素子が必須である。また、材
料としてガリウム砒素を用いているが、従来素子との整
合性からシリコンを用いることが必要である。

【００２０】従来例３において、記憶の内容を読み取る
際に用いる極薄ポリシリコン細線は、記憶媒体と同じ位
置のポテンシャルが最も低くなっている場所に形成され
る。細線が形成される制御ゲート電圧はばらついてい
て、読み出しゲート電圧の設定がそれぞれの記憶セルに
ついて異なっている。このばらつきは、記憶セルを集積
化する場合には問題となる。

【００２１】本発明の目的は、低消費電力でかつ絶縁膜
の絶縁耐性を劣化させずに電荷のフローティングゲート
への書き込み、消去を行うことを目的とし、しかも微細
化および大規模集積化が可能な半導体記憶回路を提供す
るものである。

【００２２】

【課題を解決するための手段】本発明によれば、ドレイ
ン及びソース間に挟まれたチャネル上部に設けられた制
御ゲートを有するトランジスタと、前記制御ゲートと前
記チャネルとの間に配置されたフローティングゲート
と、前記フローティングゲートと前記ドレインとを接続
する２つ以上のトンネル障壁とを含むことを特徴とする
半導体記憶装置が得られる。

【００２３】そして、前記２つ以上のトンネル障壁は、
前記フローティングゲートと前記ドレインとの間に設け
られた導電性半導体膜の一部に形成された狭窄部である
ことを特徴とし、また前記トランジスタは単一電子トラ
ンジスタであることを特徴とする。

【００２４】本発明によれば、第１の導電型の半導体基
板と、前記半導体基板中に形成されトランジスタのチャ
ネルとなる領域の両端に配置された２つの第２の導電型
の半導体領域と、前記チャネル領域と前記第２の導電型
の半導体領域とを被覆するように配置された第１の絶縁
膜と、この第１の絶縁膜上にあって前記チャネル領域の
一部を覆うように配置されたフローティングゲートと、
このフローティングゲートと前記第２の導電型の半導体
領域とを接続し２つ以上のトンネル障壁が形成される狭
窄部を有する導電性半導体膜と、前記フローティングゲ
ートと前記第１の絶縁膜とを被覆するように配置された
第２の絶縁膜と、この第２の絶縁膜上にあって前記第２
の導電性の半導体領域の一部と重なって前記フローティ
ングゲートを被覆するように配置された制御ゲート電極
と含むことを特徴とする半導体記憶装置が得られる。

【００２５】本発明によれば、第１の半導体基板と、こ
の半導体基板を被覆するように配置された絶縁層と、こ
の絶縁層上に設けられた単一電子トランジスタと、この
単一電子トランジスタを被覆するように配置された第１
の絶縁膜と、この第１の絶縁膜上にあって前記単一電子
トランジスタの一部を覆うように配置されたフローティ
ングゲートと、このフローティングゲートと前記単一電
子トランジスタのドレインとを接続し２つ以上のトンネ
ル障壁が形成される狭窄部を有する導電性半導体膜と、
前記フローティングゲートと前記第１の絶縁膜とを被覆
するように配置された第２の絶縁膜と、この第２の絶縁
膜上にあって前記フローティングゲートを被覆するよう
に配置された制御ゲートとを含むことを特徴とする半導
体記憶装置が得られる。

【００２６】そして、前記狭窄部は、前記導電性半導体
膜の一部において他の部分よりも幅の狭い部分からなる
ことを特徴とし、また、前記狭窄部は、前記導電性半導
体膜の一部において他の部分よりも膜厚が薄い部分から
なることを特徴とする。また、前記第１の絶縁膜はシリ
コン酸化物、シリコン窒化物、もしくはシリコン窒化酸
化物であり、３ｎｍから１０ｎｍ程度であり、前記第２
の絶縁膜は、シリコン酸化物、シリコン窒化物、もしく
はシリコン窒化酸化物であり、１０ｎｍから５０ｎｍ程
度であることを特徴とする。

【００２７】本発明によれば、上記いずれかの半導体記
憶装置を単位記憶セルとして使用した記憶セル群と、複
数の行アドレス線と、複数の列アドレス線と、１つの共
通線とを含み、前記複数の行アドレス線の１つと前記複
数の列アドレス線の１つとの組合せによって前記記憶セ
ル群のうちの異なる１つが決められ、前記記憶セル群の
各セル前記トランジスタのソースが前記共通線に接続さ
れ、ドレインが前記複数の列アドレス線の１つと接続さ
れ、前記制御ゲートが前記複数の行アドレス線の１つと
接続されていることを特徴とする電気的に書き込み及び
消去自在な半導体記憶装置が得られる。

【００２８】そして、前記トランジスタの制御ゲートに
前記ドレインの電圧よりも高い電圧を印加することによ
って発生する前記フローティングゲートと前記ドレイン
との間の電位差により、電子が前記２つ以上のトンネル
障壁をトンネルして前記フローティングゲートに移動
し、前記制御ゲートに前記ドレインの電圧よりも低い電
圧を印加することによって発生する前記フローティング
ゲートと前記ドレインとの間の電位差により、電子が前
記２つ以上のトンネル障壁をトンネルして前記フローテ
ィングゲートから取り出されることを特徴とする。ま
た、電圧を印加しない状態においては、前記２つ以上の
トンネル障壁によって形成される電位障壁によって電子
の移動が抑制されることを特徴とする。

【００２９】本発明の作用を述べる。フローティングゲ
ートを２つ以上のトンネル障壁、すなわち多重トンネル
障壁列を介してドレインと接続することによって、低電
圧でかつ無駄なく電子をフローティングゲートに注入ま
たは引き抜きぬくことができ、かつ配線数を減らすこと
によって集積化が容易とするものである。

【００３０】すなわち、記憶装置において書き込み、読
み出し、消去の動作を１つの記憶セルあたりに３本の配
線を用いて行うことが理想である。本発明では、１）フ
ローティングゲートを多重トンネル障壁を介して列アド
レス線に接続する、２）トンネル障壁を微細加工するこ
とで、従来例２にあるような半導体細線の線幅を制御す
るサイドゲートを取り除く、３）各記憶セルのソースを
共通線に接続することで配線数を減らすことを第１の特
徴としている。この配線数の削減により大規模集積化が
可能となる。

【００３１】また、第２の特徴として、ドープした半導
体細線、特にドープしたシリコンを用いることで、従来
例３および従来例２よりも優れた特徴を持つに至る。す
なわち従来例３にあるように、ポリシリコン細線におい
て、制御ゲートに正の電圧を加えることによって電荷を
誘起する必要はなく、また、従来例２にあるガリウム砒
素細線のような化合物半導体を用いず、既存プロセスと
の整合性をもたせることができる。

【００３２】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態を説明する。図１は本発明による実施の形態
の記憶セルの回路図である。フローティングゲート２３
が制御ゲート２４とドレイン２５及びソース２６との間
に配置され、ドレイン２５に多重トンネル障壁列２１を
介して接続されている。多重トンネル障壁列２１、フロ
ーティングゲート２３は高濃度にドープされた半導体、
例えばドープされたポリシリコンを用いる。

【００３３】多重トンネル障壁列としては、ドープされ
たポリシリコン膜に狭窄部を設けることで形成され、こ
の狭窄部には、線幅の揺らぎまたは不純物の不規則分布
などによって自己組織的に形成されたポテンシャル揺ら
ぎによって２つ以上のトンネル障壁列２１ａ〜２１ｚが
形成され、トンネル障壁によって電気的に分離されたア
イランドが１つ以上存在する。

【００３４】図２には、この図１に示した記憶セル２０
を使用した記憶回路を示している。記憶回路には、記憶
セル２０の配列３０が備えられている。記憶装置の周辺
回路としては、行アドレス復号回路３３、列アドレス復
号回路３１、複数の検出増幅器３４ａ〜３４ｚが含まれ
る。各々の記憶セル２０のドレイン２５、ソース２６、
および制御ゲート２４の接続は以下のとおりである。同
一の行アドレス線の中の記憶セル２０の制御ゲート２４
同士は接続される。

【００３５】行アドレス線３３ａには、最も右端列の記
憶セル２０の各々からの制御ゲートが接続される。複数
の３３ａから３３ｚまでは行アドレス復号回路に接続さ
れる。同一の列の中の記憶セル２０の各々のドレイン２
５同士は接続される。列アドレス線３１ａには、最も上
端の記憶素子２０の各々からのドレインが接続される。
複数の３１ａから３１ｚまでは列アドレス復号回路に接
続される。記憶素子２０の各々のソース２６は共通線３
２に接続される。

【００３６】ドープされたポリシリコン細線において多
重トンネル障壁が形成されることは以下の実験事実より
確認できる。線幅４０ｎｍ、長さ１ミクロンのポリシリ
コン細線の伝導度を観測すると、非周期的な振動が現れ
る。これらはクーロンブロッケード振動と呼ばれる振動
で、トンネル障壁で区切られた電気的に孤立したアイラ
ンド上に電子数が１つ変化する度に現れる。アイランド
が一つの場合は振動の周期は単一であるが、ここでは数
種類の振動が混ざりあっている。

【００３７】このことは、ドープされたポリシリコン細
線において、多数個の電気的に孤立したアイランドが形
成されたことを示しており、同時に、多数個のトンネル
障壁が形成されたことを示してている。トンネル接合が
形成される理由は、１）ポリシリコンの粒径が粒異な
り、細線の厚みまたは幅が揺らぐため、２）帯電したド
ナーのために静電ポテンシャルなどの可能性があるが、
以下の論述にはどちらの理由であっても構わない。

【００３８】本発明の記憶装置の書き込み、消去、読み
出し動作について説明する。記憶装置は、図２にあるよ
うにマトリックス状の複数の記憶セルからなる。ある記
憶セルを選択するには、列アドレス線と行アドレス線の
一組を選択することによって行うことができる。このと
き、選択したただ１つの記憶セルでは書き込み、消去、
読み出し動作を行い、他の選択していない記憶セルでは
動作を行わないことが必要である。そのためのバイアス
条件を図３に示す。

【００３９】消去動作は、選択した記憶セルの行アドレ
ス線に−３Ｖ0 、列アドレス線に＋Ｖ0 、共通線に−Ｖ
0 を加える。すなわち、制御ゲートに−３Ｖ0 、ドレイ
ンに＋Ｖ0 、ソースに−Ｖ0 を加える。ここで、Ｃを多
重トンネル障壁列の全静電容量として、Ｖ0 とはＶ0 ＝
ｅ／（３２Ｃ）である。このとき、多重トンネル障壁列
には−４Ｖ0 の電圧が加わり、フローティングゲートに
蓄えられていた電子がドレイン側に流れ出る。選択して
いない行アドレス線と列アドレス線にもそれぞれ０およ
び−Ｖ0 の電圧を印加する。

【００４０】このとき、選択した行アドレス線と選択し
ていない列アドレス線に接続された記憶セルに係わる多
重トンネル障壁列には−２Ｖ0 、選択していない行アド
レス線と選択した列アドレス線に接続された記憶セルに
係わる多重トンネル障壁列には−Ｖ0 、選択していない
行アドレス線と選択していない列アドレス線に接続され
た記憶セルに係わる多重トンネル障壁列には＋Ｖ0 が加
わることになるが、いずれの記憶セルにおいても、加え
られた電圧が多重トンネル障壁列によって形成される電
位障壁よりも小さいために、電子の移動は抑制される。

【００４１】尚、共通線に−Ｖ0 を印加するのは、選択
されていないセルのソース／ドレイン間に電流を流さな
いようにするためである。

【００４２】書き込み動作は、選択した記憶セルの行ア
ドレス線に３Ｖ0 、列アドレス線に−Ｖ0 、共通線に＋
Ｖ0 を加える、すなわち、制御ゲートに＋３V0、ドレイ
ンに＋Ｖ0 、ソースに＋Ｖ0 を加える。このとき、多重
トンネル障壁列には＋４Ｖ0の電圧が加わり、フローテ
ィングゲートに蓄えられていた電子がドレイン側に流れ
出る。選択していない行アドレス線と列アドレス線にも
それぞれ、０および＋Ｖ0 の電圧を印加する。

【００４３】このとき、選択した行アドレス線と選択し
ていない列アドレス線に接続された記憶セルに係わる多
重トンネル障壁列には＋２Ｖ0 、選択していない行アド
レス線と選択した列アドレス線に接続された記憶セルに
係わる多重トンネル障壁列には＋Ｖ0 、選択していない
行アドレス線と選択していない列アドレス線に接続され
た記憶セルに係わる多重トンネル障壁列には−Ｖ0 が加
わることになが、いずれの記憶セルにおいても、加えら
れた電圧が多重トンネル障壁列によって形成される電位
障壁よりも小さいために、電子の移動は抑制される。

【００４４】尚、共通線にＶ0 を印加するのは、選択さ
れていないセルのソース／ドレイン間に電流を流さない
ようにするためである。

【００４５】読み出し動作は、選択した記憶セルの行ア
ドレス線にｖ1 、列アドレス線にｖ2 、共通線に０にす
る。すなわち、制御ゲートにｖ1 、ドレインにｖ2 、ソ
ースに０を加える。読み出し動作の詳細は実施例にて個
別に論述する。

【００４６】

【実施例】図４は図１に示した記憶セルの構造の一例を
示している。本記憶装置はシリコンのような半導体基板
からなる。半導体基板は１つの実施例として５オーム・
ｃｍから５０オーム・ｃｍまでの範囲の典型的な不純物
濃度のシリコン基板でよい。尚、記憶セルの製造方法に
ついては後程詳しく論述するものとする。この基板１内
には、チャネル領域４０ｃを間に有するソース領域４０
ｂとドレイン領域４０ａとが設定されている。ソース領
域４０ｂとドレイン領域４０ａとチャネル領域４０ｃを
覆って、３ｎｍから１０ｎｍ程度の膜厚で絶縁材料の第
１の層４６を配置する。第１の層４６は、シリコン酸化
膜、窒化シリコンまたは酸窒化シリコンから作られる絶
縁材料で良い。

【００４７】第１層４６の一部を覆いフローティングゲ
ート４１ａを配置する。フローティングゲート４１ａは
ドープされたポリシリコンである。フローティングゲー
ト４１ａはドープされたポリシリコン細線４１ｂ（この
細線４１ｂの部分を狭窄部と称し、幅が狭いこと、また
は膜厚が小であることを含むものとする）に接続され、
ポリシリコン細線４１ｂは比較的線幅が大きなポリシリ
コン線４１ｃを介してポリシリコン電極４１ｄにおいて
ドレイン領域４０ａと接続されている。ポリシリコン細
線４１ｂの膜厚は、３０ｎｍ程度以下であり、線幅は１
０〜４０ｎｍ程度、ポリシリコン線４１ｃの線幅は１０
０ｎｍ以上であればよい。

【００４８】第２の絶縁層４５には、フローティングゲ
ート４１ａとソース領域４０ｂおよびドレイン領域４０
ａ上を覆って配置される。絶縁材料は１０ｎｍから５０
ｎｍ程度のシリコン酸化膜、窒化シリコン、または酸窒
化シリコンでよい。制御ゲート４２は、ソース領域４０
ｂとドレイン領域４０ａの一部と重なるようにフローテ
ィングゲート４１ａ上に配置される。

【００４９】次に本実施例における動作について述べ
る。消去動作は、選択した記憶セルの行アドレス線に−
３Ｖ0 、列アドレス線に＋Ｖ0 、共通線に−Ｖ0 を加え
る。すなわち、制御ゲートに−３Ｖ0 、ドレインに＋Ｖ
0 、ソースに−Ｖ0 を加える。ここで、Ｃをトンネル障
壁列の全静電容量として、Ｖ0 とはＶ0 ＝ｅ／（３２
Ｃ）である。アイランドのサイズを５ｎｍ、アイランド
の数を10個とすると、Ｖ0＝０．２５Ｖ程度でよい。

【００５０】このバイアス条件で、多重トンネル障壁列
には−４Ｖ0 の電圧が加わり、フローティングゲートに
蓄えられていた電子がドレイン側に流れ出る。選択して
いない行アドレス線と列アドレス線にもそれぞれ、０お
よび−Ｖ0 の電圧を印加する。このとき、選択した行ア
ドレス線と選択していない列アドレス線に接続された記
憶セルに係わる多重トンネル障壁列には−２Ｖ0 、選択
していない行アドレス線と選択した列アドレス線に接続
された記憶セルに係わる多重トンネル障壁列には−Ｖ0
、選択していない行アドレス線と選択していない列ア
ドレス線に接続された記憶セルに係わる多重トンネル障
壁列には＋Ｖ0 が加わることになるが、いずれの記憶セ
ルにおいても、加えられた電圧が多重トンネル障壁列に
よって形成される電位障壁よりも小さいために、電子の
移動は抑制される。

【００５１】書き込み動作は、選択した記憶セルの行ア
ドレス線に３Ｖ0 、列アドレス線に−Ｖ0 、共通線に＋
Ｖ0 を加える、すなわち、制御ゲートに＋３Ｖ0 、ドレ
インに＋Ｖ0 、ソースに＋Ｖ0 を加える。このとき、多
重トンネル障壁列には＋４Ｖ0 の電圧が加わり、フロー
ティングゲートに蓄えられていた電子がドレイン側に流
れ出る。選択していない行アドレス線と列アドレス線に
もそれぞれ、０および＋Ｖ0 の電圧を印加する。

【００５２】このとき、選択した行アドレス線と選択し
ていない列アドレス線に接続された記憶セルに係わる多
重トンネル障壁列には＋２Ｖ0 、選択していない行アド
レス線と選択した列アドレス線に接続された記憶セルに
係わる多重トンネル障壁列には＋Ｖ0 、選択していない
行アドレス線と選択していない列アドレス線に接続され
た記憶セルに係わる多重トンネル障壁列には−Ｖ0 が加
わることになが、いずれの記憶セルにおいても、加えら
れた電圧が多重トンネル障壁列によって形成される電位
障壁よりも小さいために、電子の移動は抑制される。

【００５３】読み出し動作は、選択した記憶セルの行ア
ドレス線にｖ1 、列アドレス線にｖ2 、共通線に０にす
る。すなわち、制御ゲートにｖ1 、ドレインにｖ2 、ソ
ースに０を加える。フローティングゲート上の電荷量に
よって、ＭＯＳトランジスタの閾値が変化することか
ら、読み出しを行うことができる。

【００５４】次に、製造方法について述べる。１０¹⁸ｃ
ｍ^-3程度のボロンを含んだシリコン基板上に、１００ｎ
ｍのシリコン酸化膜を気相成長（ＣＶＤ）法により成長
する。フォトリソグラフィー技術及びウェットエッチン
グ技術により、素子形成領域のみ前記酸化膜を除去す
る。次にフォトリソグラフィー技術及びイオン注入技術
により、砒素を50keV のエネルギーで１０¹⁶ｃｍ^-2程度
基板内に選択的に注入し、ドレイン領域およびドレイン
領域を形成する。しかる後に熱酸化により、素子形成領
域に厚さ約３ｎｍのシリコン酸化膜を成長する。引き続
きＣＶＤ法によりポリシリコンを２０ｎｍ成長し、該ポ
リシリコンに９００℃でリン拡散を行う。

【００５５】次に、電子線リソグラフィー技術及び反応
性化学エッチング（ＲＩＥ）により、ポリシリコンの加
工を行い、細線幅１０ｎｍ、細線長２ミクロンのポリシ
リコン細線と、フローティング制御ゲートを作製する。
１０ｎｍのレジストパターンは従来の微細加工技術であ
る藤田らの方法(Applied Physics Letter, 68 巻,pp.12
97,1996 年) を用いれば可能であり、反応性イオンエッ
チングに関しても、従来の技術である時間変調型反応性
イオンエッチング技術を用いれば可能である。ＣＶＤ法
により２０ｎｍの膜厚のシリコン酸化膜を堆積した後、
窒素雰囲気中で９００℃のアニールを行い、イオン注入
領域の活性化を行う。

【００５６】次にフォトリソグラフィー技術及びウェッ
トエッチング技術により、ソース、ドレイン、制御ゲー
ト上の一部の絶縁膜を除去し、コンタクト孔を開口す
る。最後にアルミを約５００ｎｍスパッタし、フォトリ
ソグラフィー技術及びＲＩＥにより、ドレイン電極４
３、ソース電極４４、制御ゲート電極４２の形成を行
う。

【００５７】図５は図１に示した記憶セルの構造の他の
例を示している。尚、記憶セルの製造方法については後
程詳しく論述するものとする。半導体基板は１つの実施
例として厚さが数ｎｍから数１００ｎｍ、不純物濃度が
１０¹⁴から１０¹⁸ｃｍ^-3、面方位（１００）の上部シリ
コン層および膜厚が２００ｎｍ程度のシリコン酸化膜５
７を有するＳＯＩ（Silicon on Insulator）基板を用い
る。ソース領域５０ｅ、ドレイン領域５０ａおよび２つ
のくびれ５０ｂ、５０ｄによって形成されたアイランド
５０ｃを有する細線領域５０ｆとが設定されている。

【００５８】ソース領域５０ｅとドレイン領域５０ａと
くびれ５０ｂ、５０ｄを有する細線領域５０ｆを覆っ
て、３ｎｍから１０ｎｍ程度の膜厚で絶縁材料の第１の
層５６を配置する。第１の層５６は、シリコン酸化膜、
窒化シリコン、または酸窒化シリコンから作られる絶縁
材料で良い。第１層５６の一部を覆ってフローティング
ゲート５１ａを配置する。フローティングゲート５１ａ
はドープされたポリシリコンである。

【００５９】フローティングゲート５１ａはドープされ
たポリシリコン細線５１ｂ（狭窄部）に接続され、ポリ
シリコン細線５１ｂは比較的線幅が大きなポリシリコン
線５１ｃを介してドレイン領域５０ａと接続されてい
る。ポリシリコン細線５１ｂの膜厚は、２０ｎｍ程度以
下であり、線幅は１０〜４０ｎｍ程度、ポリシリコン線
５１ｃの線幅は１００ｎｍ以上であればよい。第２の絶
縁層５５には、フローティングゲート５１ａとソース領
域５０ｅおよびドレイン領域５０ａ上を覆って配置され
る。絶縁材料は１０ｎｍから５０ｎｍ程度のシリコン酸
化膜、窒化シリコン、または酸窒化シリコンでよい。ソ
ース領域とドレイン領域の中間にあるくびれ部分はトン
ネル障壁として働き、制御ゲートともに単一電子トラン
ジスタを形成する。

【００６０】次に本実施例における動作について述べ
る。消去動作は、選択した記憶セルの行アドレス線に−
３Ｖ0 、列アドレス線に＋Ｖ0 、共通線に−Ｖ0 を加え
る。すなわち、制御ゲートに−３Ｖ0 、ドレインに＋Ｖ
0 、ソースに−Ｖ0 を加える。ここで、Ｃをトンネル障
壁列の全静電容量として、Ｖ0 とはＶ0=ｅ／（３２Ｃ)
である。

【００６１】アイランドのサイズを５ｎｍ、アイランド
の数を１０個とすると、Ｖ0 ＝０．２５Ｖ程度でよい。
このバイアス条件で、多重トンネル障壁列には−４Ｖ0
の電圧が加わり、フローティングゲートに蓄えられてい
た電子がドレイン側に流れ出る。選択していない行アド
レス線と列アドレス線にもそれぞれ、０および−Ｖ0の
電圧を印加する。

【００６２】このとき、選択した行アドレス線と選択し
ていない列アドレス線に接続された記憶セルに係わる多
重トンネル障壁列には−２Ｖ0 、選択していない行アド
レス線と選択した列アドレス線に接続された記憶セルに
係わる多重トンネル障壁列には−Ｖ0 、選択していない
行アドレス線と選択していない列アドレス線に接続され
た記憶セルに係わる多重トンネル障壁列には＋Ｖ0 が加
わることになるが、いずれの記憶セルにおいても、加え
られた電圧が多重トンネル障壁列によって形成される電
位障壁よりも小さいために、電子の移動は抑制される。

【００６３】書き込み動作は、選択した記憶セルの行ア
ドレス線に３Ｖ0 、列アドレス線に−Ｖ0 、共通線に＋
Ｖ0 を加える、すなわち、制御ゲートに＋３Ｖ0 、ドレ
インに＋Ｖ0 、ソースに＋Ｖ0 を加える。このとき、多
重トンネル障壁列には＋４Ｖ0 の電圧が加わり、フロー
ティングゲートに蓄えられていた電子がドレイン側に流
れ出る。選択していない行アドレス線と列アドレス線に
もそれぞれ、０および＋Ｖ0 の電圧を印加する。

【００６４】このとき、選択した行アドレス線と選択し
ていない列アドレス線に接続された記憶セルに係わる多
重トンネル障壁列には＋２Ｖ0 、選択していない行アド
レス線と選択した列アドレス線に接続された記憶セルに
係わる多重トンネル障壁列には＋Ｖ0 、選択していない
行アドレス線と選択していない列アドレス線に接続され
た記憶セルに係わる多重トンネル障壁列には−Ｖ0 が加
わることになが、いずれの記憶セルにおいても、加えら
れた電圧が多重トンネル障壁列によって形成される電位
障壁よりも小さいために、電子の移動は抑制される。

【００６５】読み出し動作は、選択した記憶セルの行ア
ドレス線にｖ1 、列アドレス線にｖ2 、共通線に０にす
る。すなわち、制御ゲートにｖ1 、ドレインにｖ2 、ソ
ースに０を加える。フローティングゲート上の電荷量に
よって、単一電子トランジスタの出力電流が変化するこ
とから、読み出しを行うことができる。

【００６６】次に、製造方法について述べる。厚さが数
ｎｍから数１００ｎｍ、不純物濃度が１０¹⁴から１０¹⁸
ｃｍ^-3、面方位（１００）の上部シリコン層をもつＳＯ
Ｉ（Silicon on Insulator）基板を用いる。上部シリコ
ン層上に電子線用ネガ型レジストを塗布する。電子線照
射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数ミクロンのレジストパターンを形成する。この
とき用いる電子線用レジストは、カリックスアレーンや
ポリスチレンをモノクロロベンゼンに代表される有機溶
媒に溶かし込んだ溶液を用いる。

【００６７】次に、このレジストパターンをマスクとし
て、反応性イオンエッチングにより上部シリコン層の加
工を行い、細線中央部には隣接した２個所の細線幅の狭
い領域を持ったシリコン細線を形成する。細線幅の狭い
領域がトンネル障壁となり、この領域に囲まれた領域が
アイランドとなり、単一電子トランジスタを構成する。
同時に、ソース領域、ドレイン領域も形成する。細線幅
は、幅１０から２０ｎｍ、長さ１００ｎｍであって、細
線幅が狭い領域の最小線幅は５から１０ｎｍ程度であ
る。また、アイランド領域３３ａの長さは約１０ｎｍ程
度である。

【００６８】次にフォトリソグラフィー技術及びウェッ
トエッチング技術により、ソース、ドレイン、ゲート上
の一部の絶縁膜を除去し、コンタクト孔を開口する。最
後にアルミを約５００ｎｍスパッタし、フォトリソグラ
フィー技術及びＲＩＥにより、ドレイン電極５３、ソー
ス電極５４、制御ゲート電極５２の形成を行う。

【００６９】本実施例により作製された半導体不揮発性
記憶素子は、素子面積が５０×５０ｎｍであり、微細化
できることが確認できた。また、作製された単一電子ト
ランジスタは、温度１００Ｋにおいて明瞭なクーロンブ
ロッケイド振動が観測され、高温動作可能であることが
確認できた。

【００７０】

【発明の効果】以上述べた様に、本発明によれば、低消
費電力でかつ絶縁膜の絶縁耐性を劣化させずに電荷のフ
ローティングゲートへの書き込み及び消去を行うことが
でき、しかも微細化および大規模集積化が可能な半導体
記憶回路を提供できるという効果がある。

【図面の簡単な説明】

【図１】本発明による記憶セルの等価回路図である。

【図２】本発明の記憶セルを用いた記憶回路のブロック
図である。

【図３】本発明の記憶セルの消去、書込み、読出し時の
バイアス条件を示す図である。

【図４】（ａ）は本発明の一実施例の記憶セルの上面
図、（ｂ）はそのＡ−Ａ´における断面図である。

【図５】（ａ）は本発明の他の実施例の記憶セルの上面
図、（ｂ）はそのＡ−Ａ´における断面図である。

【図６】 従来技術を説明する図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/06 H01L 29/66 H01L 29/788 H01L 29/792

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 ドレイン及びソース間に挟まれたチャネ
   ル上部に設けられた制御ゲートを有するトランジスタ
   と、前記制御ゲートと前記チャネルとの間に配置された
   フローティングゲートと、前記フローティングゲートと
   前記ドレインとを接続する２つ以上のトンネル障壁とを
   含むことを特徴とする半導体記憶装置。
2. 【請求項２】 前記２つ以上のトンネル障壁は、前記フ
   ローティングゲートと前記ドレインとの間に設けられた
   導電性半導体膜の一部に形成された狭窄部であることを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記トランジスタは単一電子トランジス
   タであることを特徴とする請求項１または２記載の半導
   体記憶装置。
4. 【請求項４】 第１の導電型の半導体基板と、 前記半導体基板中に形成されトランジスタのチャネルと
   なる領域の両端に配置された２つの第２の導電型の半導
   体領域と、 前記チャネル領域と前記第２の導電型の半導体領域とを
   被覆するように配置された第１の絶縁膜と、 この第１の絶縁膜上にあって前記チャネル領域の一部を
   覆うように配置されたフローティングゲートと、 このフローティングゲートと前記第２の導電型の半導体
   領域とを接続し２つ以上のトンネル障壁が形成される狭
   窄部を有する導電性半導体膜と、 前記フローティングゲートと前記第１の絶縁膜とを被覆
   するように配置された第２の絶縁膜と、 この第２の絶縁膜上にあって前記第２の導電性の半導体
   領域の一部と重なって前記フローティングゲートを被覆
   するように配置された制御ゲート電極と、を含むことを
   特徴とする半導体記憶装置。
5. 【請求項５】 第１の半導体基板と、 この半導体基板を被覆するように配置された絶縁層と、 この絶縁層上に設けられた単一電子トランジスタと、 この単一電子トランジスタを被覆するように配置された
   第１の絶縁膜と、 この第１の絶縁膜上にあって前記単一電子トランジスタ
   の一部を覆うように配置されたフローティングゲート
   と、 このフローティングゲートと前記単一電子トランジスタ
   のドレインとを接続し２つ以上のトンネル障壁が形成さ
   れる狭窄部を有する導電性半導体膜と、 前記フローティングゲートと前記第１の絶縁膜とを被覆
   するように配置された第２の絶縁膜と、 この第２の絶縁膜上にあって前記フローティングゲート
   を被覆するように配置された制御ゲートと、を含むこと
   を特徴とする半導体記憶装置。
6. 【請求項６】 前記狭窄部は、前記導電性半導体膜の一
   部において他の部分よりも幅の狭い部分からなることを
   特徴とする請求項２〜５いずれか記載の半導体記憶装
   置。
7. 【請求項７】 前記狭窄部は、前記導電性半導体膜の一
   部において他の部分よりも膜厚が薄い部分からなること
   を特徴とする請求項２〜５いずれか記載の半導体記憶装
   置。
8. 【請求項８】 前記第１の絶縁膜はシリコン酸化物、シ
   リコン窒化物、もしくはシリコン窒化酸化物であり、３
   ｎｍから１０ｎｍ程度であり、前記第２の絶縁膜は、シ
   リコン酸化物、シリコン窒化物、もしくはシリコン窒化
   酸化物であり、１０ｎｍから５０ｎｍ程度であることを
   特徴とする請求項４〜７いずれか記載の記載の半導体記
   憶装置。
9. 【請求項９】 請求項１〜８いずれか記載の半導体記憶
   装置を単位記憶セルとして使用した記憶セル群と、複数
   の行アドレス線と、複数の列アドレス線と、１つの共通
   線とを含み、 前記複数の行アドレス線の１つと前記複数の列アドレス
   線の１つとの組合せによって前記記憶セル群のうちの異
   なる１つが決められ、前記記憶セル群の各セル前記トラ
   ンジスタのソースが前記共通線に接続され、ドレインが
   前記複数の列アドレス線の１つと接続され、前記制御ゲ
   ートが前記複数の行アドレス線の１つと接続されている
   ことを特徴とする電気的に書き込み及び消去自在な半導
   体記憶装置。
10. 【請求項１０】 前記トランジスタの制御ゲートに前記
    ドレインの電圧よりも高い電圧を印加することによって
    発生する前記フローティングゲートと前記ドレインとの
    間の電位差により、電子が前記２つ以上のトンネル障壁
    をトンネルして前記フローティングゲートに移動し、前
    記制御ゲートに前記ドレインの電圧よりも低い電圧を印
    加することによって発生する前記フローティングゲート
    と前記ドレインとの間の電位差により、電子が前記２つ
    以上のトンネル障壁をトンネルして前記フローティング
    ゲートから取り出されることを特徴とする請求項１〜９
    いずれか記載の半導体記憶装置。
11. 【請求項１１】 電圧を印加しない状態においては、前
    記２つ以上のトンネル障壁によって形成される電位障壁
    によって電子の移動が抑制されることを特徴とする請求
    項１０記載の半導体記憶装置。