JPH08250609A - 半導体記憶装置及びその使用方法 - Google Patents
半導体記憶装置及びその使用方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】 ソース・ドレイン・ゲート・チャネルを有す
るＭＯＳトランジスタにおいて、チャネルとゲートとの
間に金属絶縁体転移部材が挿入されていることを特徴と
する。 【効果】 過消去をなくして信頼性を向上しつつ、チッ
プ面積を増大させず、消去時間を短縮させることが可能
な半導体記憶装置を提供できる。
るＭＯＳトランジスタにおいて、チャネルとゲートとの
間に金属絶縁体転移部材が挿入されていることを特徴と
する。 【効果】 過消去をなくして信頼性を向上しつつ、チッ
プ面積を増大させず、消去時間を短縮させることが可能
な半導体記憶装置を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
使用方法に関する。特に、データ消去時に過消去の問題
がおこりにくい不揮発性半導体記憶装置のセル構造、こ
のセルを用いた半導体記憶装置、及びその使用方法に関
する。
使用方法に関する。特に、データ消去時に過消去の問題
がおこりにくい不揮発性半導体記憶装置のセル構造、こ
のセルを用いた半導体記憶装置、及びその使用方法に関
する。
【０００２】
【従来の技術】近年、電気的な書き込み・消去可能な不
揮発性メモリ（フラッシュＥＥＰＲＯＭ）のメモリセル
として、フローティングゲートを有する積層ゲート型の
メモリセルが使用されおり、一般にＥＴＯＸ型セルと呼
ばれている。
揮発性メモリ（フラッシュＥＥＰＲＯＭ）のメモリセル
として、フローティングゲートを有する積層ゲート型の
メモリセルが使用されおり、一般にＥＴＯＸ型セルと呼
ばれている。
【０００３】このフローティングゲート型のセルを用い
たフラッシュメモリでは、多数のセルを含む大きなブロ
ック単位で一括して消去をする方法を用いる。このた
め、セルの加工形状（寸法）のばらつき、ゲート酸化膜
厚のばらつき、コントロールゲート・フローティングゲ
ート間絶縁膜厚のばらつき、消去電極（ＥＴＯＸ型セル
においてはソース）の不純物濃度のばらつき等により、
セルの消去後のしきい値に大きなばらつきが現れる。特
にＮＯＲ型フラッシュメモリの場合、過消去（over era
se）が大きな問題となる。過消去は、セルのしきい値が
０Ｖ以下となる現象で、過消去セルがビット線と接続さ
れていると、ビット線からソース線のリークが発生し、
誤動作の原因となる。このため、過消去が発生しないよ
うに消去セルのしきい値分布を狭めるため、しきい値の
自己収束現象（self-convergence）を用いた消去方法が
提案されている（S. Yamada et al., 1990 IEDM Tech.
Dig.参照）。ＮＡＮＤ型フラッシュメモリの場合にも過
消去の問題が発生する。この対策として、消去・検証
（Verify）を複数回繰り返す手法が提案されている（過
書き込みにつき、Momodimi, et al, 1989 IEEE Jounal
of Solid State Circuits, vol. 24 p1238、過消去にも
転用化）。以上のように、過消去対策を施すと、制御系
回路が非常に複雑となり、チップ面積の増大につながる
という問題があった。
たフラッシュメモリでは、多数のセルを含む大きなブロ
ック単位で一括して消去をする方法を用いる。このた
め、セルの加工形状（寸法）のばらつき、ゲート酸化膜
厚のばらつき、コントロールゲート・フローティングゲ
ート間絶縁膜厚のばらつき、消去電極（ＥＴＯＸ型セル
においてはソース）の不純物濃度のばらつき等により、
セルの消去後のしきい値に大きなばらつきが現れる。特
にＮＯＲ型フラッシュメモリの場合、過消去（over era
se）が大きな問題となる。過消去は、セルのしきい値が
０Ｖ以下となる現象で、過消去セルがビット線と接続さ
れていると、ビット線からソース線のリークが発生し、
誤動作の原因となる。このため、過消去が発生しないよ
うに消去セルのしきい値分布を狭めるため、しきい値の
自己収束現象（self-convergence）を用いた消去方法が
提案されている（S. Yamada et al., 1990 IEDM Tech.
Dig.参照）。ＮＡＮＤ型フラッシュメモリの場合にも過
消去の問題が発生する。この対策として、消去・検証
（Verify）を複数回繰り返す手法が提案されている（過
書き込みにつき、Momodimi, et al, 1989 IEEE Jounal
of Solid State Circuits, vol. 24 p1238、過消去にも
転用化）。以上のように、過消去対策を施すと、制御系
回路が非常に複雑となり、チップ面積の増大につながる
という問題があった。
【０００４】また、過消去は信頼性上好ましくない問題
を引き起こす。例えば、ＮＯＲ型のフラッシュメモリに
おいて、過消去セルの書き込み時には、通常以上の強い
電界がゲート酸化膜に印加される。この結果、ゲート酸
化膜の劣化がより早く起こり、上述の過消去対策を施し
たものと比較して、書き込み・消去の繰り返し回数に対
する寿命がかなり短くなる。
を引き起こす。例えば、ＮＯＲ型のフラッシュメモリに
おいて、過消去セルの書き込み時には、通常以上の強い
電界がゲート酸化膜に印加される。この結果、ゲート酸
化膜の劣化がより早く起こり、上述の過消去対策を施し
たものと比較して、書き込み・消去の繰り返し回数に対
する寿命がかなり短くなる。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来の不揮発性半導体記憶装置には、過消去という問題
があり、この結果、メモリセルの信頼性の低下をもたら
していた。これら過消去対策を施すには、制御系に複雑
な回路を持つ必要が生じ、チップ面積の増大につながっ
ていた。
従来の不揮発性半導体記憶装置には、過消去という問題
があり、この結果、メモリセルの信頼性の低下をもたら
していた。これら過消去対策を施すには、制御系に複雑
な回路を持つ必要が生じ、チップ面積の増大につながっ
ていた。
【０００６】本発明は上記欠点を除去し、過消去をなく
して信頼性を向上しつつ、チップ面積を増大させず、消
去時間を短縮させることが可能な半導体記憶装置を提供
することを目的とする。
して信頼性を向上しつつ、チップ面積を増大させず、消
去時間を短縮させることが可能な半導体記憶装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、半導体基板と、半導体基板表面
に間隔を空けて形成したソース・ドレイン領域と、ソー
ス・ドレイン間のチャネル領域上に形成した第１の絶縁
膜と、第１の絶縁膜上に形成した注入された電荷の量に
応じて金属と絶縁体との間を転移する部材からなる金属
絶縁体転移膜と、金属絶縁体転移膜上に形成した第２の
絶縁膜と、第２の絶縁膜上に形成した導電性部材からな
るゲート電極とから構成される半導体記憶装置を提供す
る。
に、本発明においては、半導体基板と、半導体基板表面
に間隔を空けて形成したソース・ドレイン領域と、ソー
ス・ドレイン間のチャネル領域上に形成した第１の絶縁
膜と、第１の絶縁膜上に形成した注入された電荷の量に
応じて金属と絶縁体との間を転移する部材からなる金属
絶縁体転移膜と、金属絶縁体転移膜上に形成した第２の
絶縁膜と、第２の絶縁膜上に形成した導電性部材からな
るゲート電極とから構成される半導体記憶装置を提供す
る。
【０００８】この半導体記憶装置ににおいて、金属絶縁
体転移膜は、ヒ素、リン、またはアンチモンが１０14〜
１０19ｃｍ-3の範囲でドーピングされたアモルファスシ
リコン膜により構成することが可能である。
体転移膜は、ヒ素、リン、またはアンチモンが１０14〜
１０19ｃｍ-3の範囲でドーピングされたアモルファスシ
リコン膜により構成することが可能である。
【０００９】また、金属絶縁体転移膜は、上記材料以外
にも、ヒ素、リン、またはアンチモンが１０14〜１０19
ｃｍ-3の範囲でドーピングされたアモルファスゲルマニ
ューム膜を用いることも可能である。
にも、ヒ素、リン、またはアンチモンが１０14〜１０19
ｃｍ-3の範囲でドーピングされたアモルファスゲルマニ
ューム膜を用いることも可能である。
【００１０】また、金属絶縁体転移膜は、上記材料以外
にも、さらに、ヒ素、リン、またはアンチモンが１０14
〜１０19ｃｍ-3の範囲でドーピングされたアモルファス
硫化カドミウム膜を用いることも可能である。
にも、さらに、ヒ素、リン、またはアンチモンが１０14
〜１０19ｃｍ-3の範囲でドーピングされたアモルファス
硫化カドミウム膜を用いることも可能である。
【００１１】また、金属絶縁体転移膜は、上記材料以外
にも、さらに、ヒ素、リン、またはアンチモンが１０14
〜１０19ｃｍ-3の範囲でドーピングされたヒ化ガリウム
膜を用いることが可能である。
にも、さらに、ヒ素、リン、またはアンチモンが１０14
〜１０19ｃｍ-3の範囲でドーピングされたヒ化ガリウム
膜を用いることが可能である。
【００１２】このように、本発明で提供する半導体記憶
装置は、ソース・ドレイン・ゲート・チャネルを有する
ＭＯＳトランジスタにおいて、チャネルとゲートとの間
に金属絶縁体転移部材が挿入されていることを特徴とす
る。
装置は、ソース・ドレイン・ゲート・チャネルを有する
ＭＯＳトランジスタにおいて、チャネルとゲートとの間
に金属絶縁体転移部材が挿入されていることを特徴とす
る。
【００１３】また、以上のメモリセルを用いたシステム
として、本発明ではさらに、ゲート絶縁膜に代えて、第
１の絶縁膜、金属絶縁体転移膜および第２の絶縁膜から
構成される複数のＭＯＳトランジスタを行列状に配置
し、同一の列に属するＭＯＳトランジスタを同一のビッ
ト線に接続し、同一の列に属するＭＯＳトランジスタの
ゲート電極を同一のワード線に接続して構成したメモリ
セルアレイと、複数のＭＯＳトランジスタを複数のグル
ープに区分し、各グループ内のＭＯＳトランジスタのソ
ースに所定電圧を印加する消去回路とから構成される半
導体記憶装置を提供する。
として、本発明ではさらに、ゲート絶縁膜に代えて、第
１の絶縁膜、金属絶縁体転移膜および第２の絶縁膜から
構成される複数のＭＯＳトランジスタを行列状に配置
し、同一の列に属するＭＯＳトランジスタを同一のビッ
ト線に接続し、同一の列に属するＭＯＳトランジスタの
ゲート電極を同一のワード線に接続して構成したメモリ
セルアレイと、複数のＭＯＳトランジスタを複数のグル
ープに区分し、各グループ内のＭＯＳトランジスタのソ
ースに所定電圧を印加する消去回路とから構成される半
導体記憶装置を提供する。
【００１４】この半導体記憶装置において、ＭＯＳトラ
ンジスタは複数個ずつ直列に接続され、ＮＡＮＤ型セル
構造を取ることも可能である。また、ＭＯＳトランジス
タは選択トランジスタを介してビット線に接続させるこ
とも可能である。
ンジスタは複数個ずつ直列に接続され、ＮＡＮＤ型セル
構造を取ることも可能である。また、ＭＯＳトランジス
タは選択トランジスタを介してビット線に接続させるこ
とも可能である。
【００１５】また、以上のメモリセルないしシステムに
対応した使用方法として、第１のステップにおいて、ゲ
ート電極及びドレイン領域にそれぞれ第１及び第２の所
定電圧を印加することにより転移膜を導電膜としトラン
ジスタのしきい値を第１の所定幅内にはいるよう設定
し、第２のステップにおいて、ソース電極またはチャネ
ル領域に第３の所定電圧を印加することにより転移膜を
絶縁膜としトランジスタのしきい値を第２の所定幅内に
はいるよう設定することにより、この第２ステップにお
いて第２の所定幅内でトランジスタのしきい値が収束さ
せる使用方法を提供する。
対応した使用方法として、第１のステップにおいて、ゲ
ート電極及びドレイン領域にそれぞれ第１及び第２の所
定電圧を印加することにより転移膜を導電膜としトラン
ジスタのしきい値を第１の所定幅内にはいるよう設定
し、第２のステップにおいて、ソース電極またはチャネ
ル領域に第３の所定電圧を印加することにより転移膜を
絶縁膜としトランジスタのしきい値を第２の所定幅内に
はいるよう設定することにより、この第２ステップにお
いて第２の所定幅内でトランジスタのしきい値が収束さ
せる使用方法を提供する。
【００１６】
【作用】本発明で提供する半導体記憶装置は、ＭＯＳト
ランジスタにおいて、チャネルとゲートとの間に金属絶
縁体転移部材が挿入されており、電荷注入時には、トン
ネル電流やホットエレクトロン注入等の方法により電荷
を金属絶縁体転移部材に注入すると、これが金属に転移
し、実質的に電荷を注入してしきい値の上昇したフロー
ティングゲート型ＭＯＳトランジスタと同様の動作を
し、電荷放出時には、トンネル電流を流す等の方法によ
り電荷を金属絶縁体転移部材から放出すると、これが絶
縁体に転移し、これ以上の電荷の放出が起こらないた
め、しきい値が一定電圧に収束する。この結果、消去に
おいて、過消去セルにおこるような、過消去の問題が生
じなくなり、書き込みにおいては過大な電界による書き
込みが生じなくなる。このため、信頼性を向上しつつ、
チップ面積を増大させず、消去時間を短縮し、安定した
書き込み動作をさせることが可能な半導体記憶装置を提
供できる。
ランジスタにおいて、チャネルとゲートとの間に金属絶
縁体転移部材が挿入されており、電荷注入時には、トン
ネル電流やホットエレクトロン注入等の方法により電荷
を金属絶縁体転移部材に注入すると、これが金属に転移
し、実質的に電荷を注入してしきい値の上昇したフロー
ティングゲート型ＭＯＳトランジスタと同様の動作を
し、電荷放出時には、トンネル電流を流す等の方法によ
り電荷を金属絶縁体転移部材から放出すると、これが絶
縁体に転移し、これ以上の電荷の放出が起こらないた
め、しきい値が一定電圧に収束する。この結果、消去に
おいて、過消去セルにおこるような、過消去の問題が生
じなくなり、書き込みにおいては過大な電界による書き
込みが生じなくなる。このため、信頼性を向上しつつ、
チップ面積を増大させず、消去時間を短縮し、安定した
書き込み動作をさせることが可能な半導体記憶装置を提
供できる。
【００１７】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。図１（ａ）は本発明の半導体記憶装置
の概略を示した断面図である。すなわち、Ｐ型単結晶シ
リコンから構成される半導体基板１、間隔を空けて配置
されたＮ型不純物領域であるソース領域３及びドレイン
領域２、第１のゲート酸化膜１０、金属絶縁体転移部材
１１、第２のゲート酸化膜１２、ポリシリコンから構成
されるゲート電極１３、ゲート電極等の周りを取り囲む
絶縁膜９から構成されている。
装置を説明する。図１（ａ）は本発明の半導体記憶装置
の概略を示した断面図である。すなわち、Ｐ型単結晶シ
リコンから構成される半導体基板１、間隔を空けて配置
されたＮ型不純物領域であるソース領域３及びドレイン
領域２、第１のゲート酸化膜１０、金属絶縁体転移部材
１１、第２のゲート酸化膜１２、ポリシリコンから構成
されるゲート電極１３、ゲート電極等の周りを取り囲む
絶縁膜９から構成されている。
【００１８】図１（ｂ）は図１（ａ）に示した半導体記
憶装置の回路記号を示した図である。以下、ここで示し
た記号を用いて説明を進める。金属絶縁体転移部材は、
電荷の注入により、金属−絶縁体の間で転移を起こす物
質から構成する。これら物質は、ヒ素、リン、またはア
ンチモンが１０14〜１０19ｃｍ-3の範囲でドーピングさ
れたアモルファスシリコン膜、ヒ素、リン、またはアン
チモンが１０14〜１０19ｃｍ-3の範囲でドーピングされ
たアモルファスゲルマニューム膜、ヒ素、リン、または
アンチモンが１０14〜１０19ｃｍ-3の範囲でドーピング
されたアモルファス硫化カドミウム膜、ヒ素、リン、ま
たはアンチモンが１０14〜１０19ｃｍ-3の範囲でドーピ
ングされたヒ化ガリウム膜等を用いることが可能であ
る。これらの部材は、電子の注入により、絶縁体から金
属に転移し、電子の放出により金属から絶縁体に転移す
る。
憶装置の回路記号を示した図である。以下、ここで示し
た記号を用いて説明を進める。金属絶縁体転移部材は、
電荷の注入により、金属−絶縁体の間で転移を起こす物
質から構成する。これら物質は、ヒ素、リン、またはア
ンチモンが１０14〜１０19ｃｍ-3の範囲でドーピングさ
れたアモルファスシリコン膜、ヒ素、リン、またはアン
チモンが１０14〜１０19ｃｍ-3の範囲でドーピングされ
たアモルファスゲルマニューム膜、ヒ素、リン、または
アンチモンが１０14〜１０19ｃｍ-3の範囲でドーピング
されたアモルファス硫化カドミウム膜、ヒ素、リン、ま
たはアンチモンが１０14〜１０19ｃｍ-3の範囲でドーピ
ングされたヒ化ガリウム膜等を用いることが可能であ
る。これらの部材は、電子の注入により、絶縁体から金
属に転移し、電子の放出により金属から絶縁体に転移す
る。
【００１９】電子の注入は、ホットエレクトロン注入や
トンネル電流等を用いて行う。ホットエレクトロン注入
による場合は、例えば、基板電位を０Ｖに設定し、ドレ
イン領域２に７Ｖを印加し、同時にゲート電極１３に１
０Ｖを印加する。トンネル電流を用いる場合は、例え
ば、ゲート電極１３に２０Ｖ、基板ないしソース・ドレ
イン領域に０Ｖを印加する。このように、電子を注入す
ることにより、実質的にはフローティングゲートを有す
るＭＯＳトランジスタに電子が注入され、しきい値が上
昇させられたものと同様の動作をする。
トンネル電流等を用いて行う。ホットエレクトロン注入
による場合は、例えば、基板電位を０Ｖに設定し、ドレ
イン領域２に７Ｖを印加し、同時にゲート電極１３に１
０Ｖを印加する。トンネル電流を用いる場合は、例え
ば、ゲート電極１３に２０Ｖ、基板ないしソース・ドレ
イン領域に０Ｖを印加する。このように、電子を注入す
ることにより、実質的にはフローティングゲートを有す
るＭＯＳトランジスタに電子が注入され、しきい値が上
昇させられたものと同様の動作をする。
【００２０】電子の放出は、トンネル電流等を用いて行
う。例えば、ゲート電極１３に０Ｖまたは負電圧である
−１０Ｖを印加し、ソース領域３に正電圧である１０Ｖ
または５Ｖを印加する。ゲート絶縁膜に１０ＭＶ／ｃｍ
程度の電界がかかるようにするのが望ましい。このよう
に、電子の放出を行った場合、図１に示した半導体記憶
装置を用いると、金属絶縁体転移部材の有する電子が一
定数以下になると絶縁体に転移し、もはやこれ以上電子
の放出はおこらない。従って、電子の放出時にしきい値
が収束する。
う。例えば、ゲート電極１３に０Ｖまたは負電圧である
−１０Ｖを印加し、ソース領域３に正電圧である１０Ｖ
または５Ｖを印加する。ゲート絶縁膜に１０ＭＶ／ｃｍ
程度の電界がかかるようにするのが望ましい。このよう
に、電子の放出を行った場合、図１に示した半導体記憶
装置を用いると、金属絶縁体転移部材の有する電子が一
定数以下になると絶縁体に転移し、もはやこれ以上電子
の放出はおこらない。従って、電子の放出時にしきい値
が収束する。
【００２１】続いて、本発明の半導体記憶装置のしきい
値と注入電子個数との関係につき、図２ないし図４を用
いてシィミュレーションの結果を示す。図２にはシィミ
ュレーションに用いた半導体記憶装置の具体的な形状を
示した。チャネル幅及びチャネル長はいずれも１μｍ、
ゲート電極厚ｔ1 は２００ｎｍ、第２のゲート酸化膜厚
ｔ2 、金属絶縁体転移部材ｔ3 及び第１のゲート酸化膜
厚ｔ4 はそれぞれ１０ｎｍ、４０ｎｍ、１０ｎｍであ
る。金属絶縁体転移部材１１が絶縁体であるときのしき
い値Ｖｔｈ（Ｉ）は以下の式で表される。
値と注入電子個数との関係につき、図２ないし図４を用
いてシィミュレーションの結果を示す。図２にはシィミ
ュレーションに用いた半導体記憶装置の具体的な形状を
示した。チャネル幅及びチャネル長はいずれも１μｍ、
ゲート電極厚ｔ1 は２００ｎｍ、第２のゲート酸化膜厚
ｔ2 、金属絶縁体転移部材ｔ3 及び第１のゲート酸化膜
厚ｔ4 はそれぞれ１０ｎｍ、４０ｎｍ、１０ｎｍであ
る。金属絶縁体転移部材１１が絶縁体であるときのしき
い値Ｖｔｈ（Ｉ）は以下の式で表される。
【００２２】
【数１】 ここで、Ａは主にチャネルの不純物プロファイルによっ
て決まる定数、εo は真空の誘電率であり、８．８５×
１０-14 Ｆ／ｃｍ、 εoxは酸化膜の比誘電率であり、約
４、εI は絶縁膜に転移した後の金属絶縁体転移部材の
比誘電率であり、上述の部材から構成されるときは約８
である。式１に、上述の数値を代入すると、Ｖｔｈ
（Ｉ）は約１．０Ｖとなる。金属絶縁体転移部材１１が
絶縁膜から金属へ転移した直後のしきい値Ｖｔｈ（Ｍ）
は以下の式で表される。
て決まる定数、εo は真空の誘電率であり、８．８５×
１０-14 Ｆ／ｃｍ、 εoxは酸化膜の比誘電率であり、約
４、εI は絶縁膜に転移した後の金属絶縁体転移部材の
比誘電率であり、上述の部材から構成されるときは約８
である。式１に、上述の数値を代入すると、Ｖｔｈ
（Ｉ）は約１．０Ｖとなる。金属絶縁体転移部材１１が
絶縁膜から金属へ転移した直後のしきい値Ｖｔｈ（Ｍ）
は以下の式で表される。
【００２３】
【数２】 ここで、Ｃ1 はチャネルと金属化した部材との間の容量
であり、約３．５４ｆＦ、Ｃ2 はゲート電極と金属化し
た部材との間の容量であり、Ｃ1 と同様に約３．５４ｆ
Ｆ、ＱＴは転移に必要な注入電荷量であり約４０００個
である。ここではＱＴ1 が約４０００個になるよう転移
部材のドーピング量を調節している。式２に上述の数値
を代入すると、Ｖｔｈ（Ｍ）は、第１項は０．５Ｖ、第
２項は０．２Ｖとなるため、合計で０．７Ｖとなる。絶
縁体から金属へと転移したときのしきい値の変化ないし
シフトは、以下の式で表される。
であり、約３．５４ｆＦ、Ｃ2 はゲート電極と金属化し
た部材との間の容量であり、Ｃ1 と同様に約３．５４ｆ
Ｆ、ＱＴは転移に必要な注入電荷量であり約４０００個
である。ここではＱＴ1 が約４０００個になるよう転移
部材のドーピング量を調節している。式２に上述の数値
を代入すると、Ｖｔｈ（Ｍ）は、第１項は０．５Ｖ、第
２項は０．２Ｖとなるため、合計で０．７Ｖとなる。絶
縁体から金属へと転移したときのしきい値の変化ないし
シフトは、以下の式で表される。
【００２４】
【数３】 上述の数値を代入すると、−０．３Ｖとなる。さらに、
注入電荷量がＱＴ1 を超えると、後は通常のフローティ
ングゲート型ＭＯＳトランジスタと同様に、しきい値は
単調に増加してゆく。式２を用いて計算すると、電荷個
数が６００００個のときには、しきい値Ｖｔｈ（Ｈ）は
３．５Ｖとなる。
注入電荷量がＱＴ1 を超えると、後は通常のフローティ
ングゲート型ＭＯＳトランジスタと同様に、しきい値は
単調に増加してゆく。式２を用いて計算すると、電荷個
数が６００００個のときには、しきい値Ｖｔｈ（Ｈ）は
３．５Ｖとなる。
【００２５】図３は以上の数値を基にシィミュレーショ
ンにより求めた、セルのしきい値と注入電荷量の関係で
ある。電荷の注入に伴い、電荷量がＱＴ0 を超えたあた
りから絶縁膜の電子トラップにより若干しきい値が上昇
しているが、ＱＴ1 を超えると突然にしきい値が０．７
Ｖ程度低下し、続いて電荷の注入に応じて単調にしきい
値が上昇している。また、電荷を放出した場合には約１
Ｖにしきい値が収束することが見て取れる。ここで、書
き込みしきい値の下限Ｖｔｈ（Ｗ）を３Ｖに、消去しき
い値の上限Ｖｔｈ（Ｅ）を１．５Ｖに設定し、読みだし
時のワード線ないしゲート電極に印加する電圧をこの間
に定めれば、１ビットの記憶が可能である。
ンにより求めた、セルのしきい値と注入電荷量の関係で
ある。電荷の注入に伴い、電荷量がＱＴ0 を超えたあた
りから絶縁膜の電子トラップにより若干しきい値が上昇
しているが、ＱＴ1 を超えると突然にしきい値が０．７
Ｖ程度低下し、続いて電荷の注入に応じて単調にしきい
値が上昇している。また、電荷を放出した場合には約１
Ｖにしきい値が収束することが見て取れる。ここで、書
き込みしきい値の下限Ｖｔｈ（Ｗ）を３Ｖに、消去しき
い値の上限Ｖｔｈ（Ｅ）を１．５Ｖに設定し、読みだし
時のワード線ないしゲート電極に印加する電圧をこの間
に定めれば、１ビットの記憶が可能である。
【００２６】ところで、式３から見て取れるように、転
移部材１３の膜厚が小さく、かつ転移が急峻でなく比較
的なだらかな場合、図４（ａ）のような関係となる。ま
た、転移部材の膜厚が大きく、転移が急峻であれば、図
４（ｂ）のような関係となる。電荷放出時のしきい値の
収束を用いる場合は前者の関係が望ましい。転移による
しきい値の変動をデータ記憶態様として用いるのであれ
ば、後者の関係が望ましい。
移部材１３の膜厚が小さく、かつ転移が急峻でなく比較
的なだらかな場合、図４（ａ）のような関係となる。ま
た、転移部材の膜厚が大きく、転移が急峻であれば、図
４（ｂ）のような関係となる。電荷放出時のしきい値の
収束を用いる場合は前者の関係が望ましい。転移による
しきい値の変動をデータ記憶態様として用いるのであれ
ば、後者の関係が望ましい。
【００２７】図５に、本発明をＮＯＲ型ＥＥＰＲＯＭセ
ルに用いた場合の具体的な実施例を示す。Ｐ型のシリコ
ンからなる半導体基板１上に周知の手法により所定領域
に素子分離領域１５を形成し、メモリセル領域に第１の
酸化膜層１０を形成する。この酸化膜層１０はシリコン
酸化膜の堆積または半導体基板１の酸化により形成す
る。続いて、第１の酸化膜層１０上にアモルファスシリ
コンを堆積した後、金属化がおこる濃度より少ない、所
定濃度のヒ素、リン、アンチモン等をドーピングして金
属絶縁体転移部材層１１を形成する。このドーピングの
方法として、イオン注入や固相拡散を用いることができ
るが、濃度を適切に調整するには前者が妥当である。こ
の転移部材層１１上にシリコン酸化膜を堆積させ、第２
の酸化膜層１２を形成する。これにより積層ゲート絶縁
膜構造が形成される。第１と第２らの酸化膜層は金属化
した転移部材層１１から電子が直接トンネル電流により
抜け出すのを防ぐため、５ｎｍ以上にする必要がある。
しかし転移部材１１が絶縁膜となったときに積層ゲート
絶縁膜として用いるため、合計で３０ｎｍを超えるべき
ではない。また、転移部材層の膜厚は、図４に示したい
ずれの特性を得るかにより異ならせるべきであるが、図
４（ａ）の利用法をする場合には５ｎｍ以上６０ｎｍ以
下が望ましく、（ｂ）の利用法をする場合には３０ｎｍ
以上２μｍ以下が望ましい。また、第１及び第２の酸化
膜はそれぞれ、ＮＯ膜、ＯＮＯ膜、オキシナイトライド
膜等でもよく、この方がストレスに対して強いため、よ
り望ましい。続いて、メモリセル間の金属絶縁体転移膜
の分離を行うための転移部材膜１１のパターニングを行
う。これはいわゆるスリット形成である。続いて、ポリ
シリコンからなるゲート電極１３を形成し、メモリセル
のゲートのパターニングを行い併せて積層ゲート絶縁膜
の加工を行う。イオン注入のダメージや不純物汚染を防
ぐため、酸化膜９を形成する。これは、熱酸化もしくは
堆積により形成する。続いて、イオン注入によりソース
３・ドレイン２のＮ型拡散層を形成する。このソース・
ドレインの濃度、深さはメモリセルに対する書き込み方
法により異ならせる。すなわち、消去ないし転移膜から
の電子の引き抜きをトンネル電流により行う場合は、深
い低濃度Ｎ型拡散層領域３−１及び浅い高濃度Ｎ型拡散
層領域３−２からソース３が構成される。この結果、ト
ンネル電流が流れる領域が拡大し、消去時間の短縮に寄
与する。書き込みないし電子の注入をホットエレクトロ
ンにより行う場合は、深い高濃度Ｐ型拡散層領域２−１
（いわゆるＰポケット）及び浅い高濃度Ｎ型拡散層領域
２−２からドレイン２が構成される。この結果、ホット
キャリアが効率的に発生し、書き込み時間の短縮に寄与
する。図６はこの例を示す。
ルに用いた場合の具体的な実施例を示す。Ｐ型のシリコ
ンからなる半導体基板１上に周知の手法により所定領域
に素子分離領域１５を形成し、メモリセル領域に第１の
酸化膜層１０を形成する。この酸化膜層１０はシリコン
酸化膜の堆積または半導体基板１の酸化により形成す
る。続いて、第１の酸化膜層１０上にアモルファスシリ
コンを堆積した後、金属化がおこる濃度より少ない、所
定濃度のヒ素、リン、アンチモン等をドーピングして金
属絶縁体転移部材層１１を形成する。このドーピングの
方法として、イオン注入や固相拡散を用いることができ
るが、濃度を適切に調整するには前者が妥当である。こ
の転移部材層１１上にシリコン酸化膜を堆積させ、第２
の酸化膜層１２を形成する。これにより積層ゲート絶縁
膜構造が形成される。第１と第２らの酸化膜層は金属化
した転移部材層１１から電子が直接トンネル電流により
抜け出すのを防ぐため、５ｎｍ以上にする必要がある。
しかし転移部材１１が絶縁膜となったときに積層ゲート
絶縁膜として用いるため、合計で３０ｎｍを超えるべき
ではない。また、転移部材層の膜厚は、図４に示したい
ずれの特性を得るかにより異ならせるべきであるが、図
４（ａ）の利用法をする場合には５ｎｍ以上６０ｎｍ以
下が望ましく、（ｂ）の利用法をする場合には３０ｎｍ
以上２μｍ以下が望ましい。また、第１及び第２の酸化
膜はそれぞれ、ＮＯ膜、ＯＮＯ膜、オキシナイトライド
膜等でもよく、この方がストレスに対して強いため、よ
り望ましい。続いて、メモリセル間の金属絶縁体転移膜
の分離を行うための転移部材膜１１のパターニングを行
う。これはいわゆるスリット形成である。続いて、ポリ
シリコンからなるゲート電極１３を形成し、メモリセル
のゲートのパターニングを行い併せて積層ゲート絶縁膜
の加工を行う。イオン注入のダメージや不純物汚染を防
ぐため、酸化膜９を形成する。これは、熱酸化もしくは
堆積により形成する。続いて、イオン注入によりソース
３・ドレイン２のＮ型拡散層を形成する。このソース・
ドレインの濃度、深さはメモリセルに対する書き込み方
法により異ならせる。すなわち、消去ないし転移膜から
の電子の引き抜きをトンネル電流により行う場合は、深
い低濃度Ｎ型拡散層領域３−１及び浅い高濃度Ｎ型拡散
層領域３−２からソース３が構成される。この結果、ト
ンネル電流が流れる領域が拡大し、消去時間の短縮に寄
与する。書き込みないし電子の注入をホットエレクトロ
ンにより行う場合は、深い高濃度Ｐ型拡散層領域２−１
（いわゆるＰポケット）及び浅い高濃度Ｎ型拡散層領域
２−２からドレイン２が構成される。この結果、ホット
キャリアが効率的に発生し、書き込み時間の短縮に寄与
する。図６はこの例を示す。
【００２８】図５において、ソース・ドレイン形成後、
通常のＭＯＳトランジスタの形成方法に従い、層間絶縁
膜１６を形成し、ソース・ドレインに至るコンタクトホ
ールにタングステンプラグ１７を埋め込み、アルミニウ
ム配線１８を形成する。
通常のＭＯＳトランジスタの形成方法に従い、層間絶縁
膜１６を形成し、ソース・ドレインに至るコンタクトホ
ールにタングステンプラグ１７を埋め込み、アルミニウ
ム配線１８を形成する。
【００２９】以上、ＮＯＲ型メモリセルに本発明を用い
た場合を示したが、これは、ＮＡＮＤ型メモリセル、フ
ューズ素子等にも用いることができることは言うまでも
ない。
た場合を示したが、これは、ＮＡＮＤ型メモリセル、フ
ューズ素子等にも用いることができることは言うまでも
ない。
【００３０】図７には、本発明で提供するメモリセルを
用いた半導体記憶装置（システム）を示す。これは、行
列上に配置されたメモリセルＭＣ1 〜ＭＣ10からなるメ
モリセルアレイと、同一列のメモリセルＭＣに接続され
たビット線ＢＬ1 、ＢＬ2 等と、同一行のメモリセルＭ
Ｃと接続されたワード線ＷＬ1 〜ＷＬ5 と、ソースを共
通にする２行ごとのメモリセルＭＣにそれぞれ接続され
たソース選択線ＳＬ1、ＳＬ2 等と、バイアス回路１０
５、１０６と、センスアンプ１０７と、出力バッファ回
路１０８と、バイアス回路１０５とビット線との間に接
続されたカラム選択トランジスタＱ1 〜Ｑ3 と、カラム
選択トランジスタに接続されたカラム選択線ＣＳＬ1 〜
ＣＳＬ3 と、カラム選択線を選択駆動するカラムデコー
ド回路１０２と、ワード線を選択駆動するロウデコード
回路１０３と、ソース選択線を選択駆動するブロック選
択回路１０４と、ダミーセルＤＣと、各種回路に制御信
号を与える制御回路１０１とから構成される。制御回路
１０１には各種外部信号１１０が供給され、出力バッフ
ァ回路１０８には入出力端子１１１が接続されている。
ダミーセルはメモリセルと同様の形状をなしており、転
移膜１１を含むＭＯＳトランジスタである。センスアン
プに適正な参照電位を供給するため、バイアス回路１０
５、１０６はバイアス比を変えてある。カラムデコード
回路はカラムアドレス信号Ｃ．Ａ．に基づいて、カラム
選択線ＣＳＬを選択駆動する。ロウデコード回路はロウ
アドレス信号Ｒ．Ａ．に基づいて、ワード線を選択駆動
する。書き込み時には高電圧（例えば１０Ｖ）を供給
し、読みだし時には電源電圧（例えば３Ｖ）を供給し、
消去時には消去電圧（例えば−１０Ｖ）を供給する。バ
イアス回路１０５は書き込み時には高電圧（例えば７
Ｖ）を供給する。ブロック選択回路１０４はブロックア
ドレスＢ．Ａ．に基づいて、ソース選択線ＳＬを選択駆
動する。読みだし・書き込み時には０Ｖに、消去時には
例えば５Ｖに駆動する。
用いた半導体記憶装置（システム）を示す。これは、行
列上に配置されたメモリセルＭＣ1 〜ＭＣ10からなるメ
モリセルアレイと、同一列のメモリセルＭＣに接続され
たビット線ＢＬ1 、ＢＬ2 等と、同一行のメモリセルＭ
Ｃと接続されたワード線ＷＬ1 〜ＷＬ5 と、ソースを共
通にする２行ごとのメモリセルＭＣにそれぞれ接続され
たソース選択線ＳＬ1、ＳＬ2 等と、バイアス回路１０
５、１０６と、センスアンプ１０７と、出力バッファ回
路１０８と、バイアス回路１０５とビット線との間に接
続されたカラム選択トランジスタＱ1 〜Ｑ3 と、カラム
選択トランジスタに接続されたカラム選択線ＣＳＬ1 〜
ＣＳＬ3 と、カラム選択線を選択駆動するカラムデコー
ド回路１０２と、ワード線を選択駆動するロウデコード
回路１０３と、ソース選択線を選択駆動するブロック選
択回路１０４と、ダミーセルＤＣと、各種回路に制御信
号を与える制御回路１０１とから構成される。制御回路
１０１には各種外部信号１１０が供給され、出力バッフ
ァ回路１０８には入出力端子１１１が接続されている。
ダミーセルはメモリセルと同様の形状をなしており、転
移膜１１を含むＭＯＳトランジスタである。センスアン
プに適正な参照電位を供給するため、バイアス回路１０
５、１０６はバイアス比を変えてある。カラムデコード
回路はカラムアドレス信号Ｃ．Ａ．に基づいて、カラム
選択線ＣＳＬを選択駆動する。ロウデコード回路はロウ
アドレス信号Ｒ．Ａ．に基づいて、ワード線を選択駆動
する。書き込み時には高電圧（例えば１０Ｖ）を供給
し、読みだし時には電源電圧（例えば３Ｖ）を供給し、
消去時には消去電圧（例えば−１０Ｖ）を供給する。バ
イアス回路１０５は書き込み時には高電圧（例えば７
Ｖ）を供給する。ブロック選択回路１０４はブロックア
ドレスＢ．Ａ．に基づいて、ソース選択線ＳＬを選択駆
動する。読みだし・書き込み時には０Ｖに、消去時には
例えば５Ｖに駆動する。
【００３１】以上、ＮＯＲ型のメモリセル配置をとった
ときの半導体記憶装置のシステム構成を説明したが、こ
れに限られることはなく、図８（ａ）に示すＮＡＮＤ
型、さらには図８（ｂ）に示す構造をとってもよい。前
者においては、複数のメモリセルＭＣ11〜ＭＣ14が直列
に接続されており、ビット線ＢＬとの間には選択線ＳＧ
1 により駆動されるドレイン側選択トランジスタＱ10が
接続されており、ソース線ＳＬとの間には選択線ＳＧ2
により駆動されるソース側選択トランジスタＱ11が接続
されている。図のようなＮＡＮＤ接続をとることによ
り、チップ面積の削減に寄与する。また、後者において
は、複数のメモリセルＭＣ15〜ＭＣ18が並列に接続され
ており、ビット線ＢＬとの間には選択線ＳＧ1 により駆
動されるドレイン側選択トランジスタＱ12が接続されて
おり、ソース線ＳＬとの間には選択線ＳＧ2 により駆動
されるソース側選択トランジスタＱ12が接続されてい
る。ソース側選択トランジスタＱ12は省略しても良い。
省略せぬ場合はいわゆるＡＮＤ型となり、省略した場合
はＤＩＮＯＲ型となる。いずれもチップ面積の削減に寄
与する。
ときの半導体記憶装置のシステム構成を説明したが、こ
れに限られることはなく、図８（ａ）に示すＮＡＮＤ
型、さらには図８（ｂ）に示す構造をとってもよい。前
者においては、複数のメモリセルＭＣ11〜ＭＣ14が直列
に接続されており、ビット線ＢＬとの間には選択線ＳＧ
1 により駆動されるドレイン側選択トランジスタＱ10が
接続されており、ソース線ＳＬとの間には選択線ＳＧ2
により駆動されるソース側選択トランジスタＱ11が接続
されている。図のようなＮＡＮＤ接続をとることによ
り、チップ面積の削減に寄与する。また、後者において
は、複数のメモリセルＭＣ15〜ＭＣ18が並列に接続され
ており、ビット線ＢＬとの間には選択線ＳＧ1 により駆
動されるドレイン側選択トランジスタＱ12が接続されて
おり、ソース線ＳＬとの間には選択線ＳＧ2 により駆動
されるソース側選択トランジスタＱ12が接続されてい
る。ソース側選択トランジスタＱ12は省略しても良い。
省略せぬ場合はいわゆるＡＮＤ型となり、省略した場合
はＤＩＮＯＲ型となる。いずれもチップ面積の削減に寄
与する。
【００３２】以上、本発明の実施例を説明したが、本発
明は上述の記載に限られることはなく、本発明の主旨を
逸脱しない限り、数々の変更が可能であることはいうま
でもない。
明は上述の記載に限られることはなく、本発明の主旨を
逸脱しない限り、数々の変更が可能であることはいうま
でもない。
【００３３】
【発明の効果】本発明を用いることにより、過消去をな
くして信頼性を向上しつつ、チップ面積を増大させず、
消去時間を短縮させることが可能な半導体記憶装置を提
供できる。
くして信頼性を向上しつつ、チップ面積を増大させず、
消去時間を短縮させることが可能な半導体記憶装置を提
供できる。
【図１】本発明の半導体記憶装置の断面図及び回路記号
を示した図である。
を示した図である。
【図２】本発明の半導体記憶装置の斜視図である。
【図３】本発明の半導体記憶装置のしきい値と注入電荷
量との関係を表した図である。
量との関係を表した図である。
【図４】本発明の半導体記憶装置のしきい値と注入電荷
量との関係を表した図である。
量との関係を表した図である。
【図５】本発明の半導体記憶装置の断面図である。
【図６】本発明の半導体記憶装置のソース・ドレイン構
造を示した断面図である。
造を示した断面図である。
【図７】本発明の半導体記憶装置（システム）を示した
回路構成図である。
回路構成図である。
【図８】本発明の半導体記憶装置に用いるメモリセル構
造を示した回路構成図である。
造を示した回路構成図である。
１ 半導体基板 ２ ドレイン領域 ３ ソース領域 ９ 絶縁膜 １０ 第１の酸化膜 １１ 転移部材層 １２ 第２の酸化膜 １３ ゲート電極
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板表面に間隔を空けて形成したソース・ド
レイン領域と、 前記ソース・ドレイン間のチャネル領域上に形成した第
１の絶縁膜と、 前記第１の絶縁膜上に形成した注入された電荷の量に応
じて金属と絶縁体との間を転移する部材からなる金属絶
縁体転移膜と、 前記金属絶縁体転移膜上に形成した第２の絶縁膜と、 前記第２の絶縁膜上に形成した導電性部材からなるゲー
ト電極とから構成されることを特徴とする半導体記憶装
置。 - 【請求項２】 前記金属絶縁体転移膜は、ヒ素、リン、
またはアンチモンが１０14〜１０19ｃｍ-3の範囲でドー
ピングされたアモルファスシリコン膜から構成されるこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記金属絶縁体転移膜は、ヒ素、リン、
またはアンチモンが１０14〜１０19ｃｍ-3の範囲でドー
ピングされたアモルファスゲルマニューム膜から構成さ
れることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記金属絶縁体転移膜は、ヒ素、リン、
またはアンチモンが１０14〜１０19ｃｍ-3の範囲でドー
ピングされたアモルファス硫化カドミウム膜から構成さ
れることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記金属絶縁体転移膜は、ヒ素、リン、
またはアンチモンが１０14〜１０19ｃｍ-3の範囲でドー
ピングされたヒ化ガリウム膜から構成されることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項６】 ソース・ドレイン・ゲート・チャネルを
有するＭＯＳトランジスタにおいて、前記チャネルと前
記ゲートとの間に金属絶縁体転移部材が挿入されている
ことを特徴とする半導体記憶装置。 - 【請求項７】 ゲート絶縁膜に代えて、第１の絶縁膜、
金属絶縁体転移膜および第２の絶縁膜から構成される複
数のＭＯＳトランジスタを行列状に配置し、同一の列に
属する前記ＭＯＳトランジスタを同一のビット線に接続
し、同一の列に属する前記ＭＯＳトランジスタのゲート
電極を同一のワード線に接続して構成したメモリセルア
レイと、 前記複数のＭＯＳトランジスタを複数のグループに区分
し、各グループ内の前記ＭＯＳトランジスタのソースに
所定電圧を印加する消去回路とから構成される半導体記
憶装置。 - 【請求項８】 前記ＭＯＳトランジスタは複数個ずつ直
列に接続され、ＮＡＮＤ型セル構造を取っていることを
特徴とする請求項７記載の半導体記憶装置。 - 【請求項９】 前記ＭＯＳトランジスタは選択トランジ
スタを介してビット線に接続されていることを特徴とす
る請求項７記載の半導体記憶装置。 - 【請求項１０】 半導体基板と、 前記半導体基板表面に間隔を空けて形成したソース・ド
レイン領域と、 前記ソース・ドレイン間のチャネル領域上に形成した第
１の絶縁膜と、 前記第１の絶縁膜上に形成した転移膜と、 前記金属絶縁体転移膜上に形成した第２の絶縁膜と、 前記第２の絶縁膜上に形成した導電性部材からなるゲー
ト電極とから構成されるトランジスタを有する半導体記
憶装置の使用方法において、 第１のステップにおいて、前記ゲート電極及び前記ドレ
イン領域にそれぞれ第１及び第２の所定電圧を印加する
ことにより前記転移膜を導電膜とし前記トランジスタの
しきい値を第１の所定幅内にはいるよう設定し、 第２のステップにおいて、前記ソース電極または前記チ
ャネル領域に第３の所定電圧を印加することにより前記
転移膜を絶縁膜とし前記トランジスタのしきい値を第２
の所定幅内にはいるよう設定することにより、 前記第２ステップにおいて前記第２の所定幅内で前記ト
ランジスタのしきい値が収束することを特徴とする半導
体記憶装置の使用方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213595A JPH08250609A (ja) | 1995-03-13 | 1995-03-13 | 半導体記憶装置及びその使用方法 |
| EP96103962A EP0732751A1 (en) | 1995-03-13 | 1996-03-13 | Semiconductor memory device having metal-insulator transition film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213595A JPH08250609A (ja) | 1995-03-13 | 1995-03-13 | 半導体記憶装置及びその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250609A true JPH08250609A (ja) | 1996-09-27 |
Family
ID=12906436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213595A Pending JPH08250609A (ja) | 1995-03-13 | 1995-03-13 | 半導体記憶装置及びその使用方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0732751A1 (ja) |
| JP (1) | JPH08250609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019139584A1 (en) * | 2018-01-11 | 2019-07-18 | Intel Corporation | Multi-gate ferroelectric / insulator-metal transition memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836506B2 (ja) * | 1980-11-20 | 1983-08-09 | 富士通株式会社 | 半導体記憶装置 |
| JPS5890790A (ja) * | 1981-08-07 | 1983-05-30 | ザ ブリテイッシュ ペトロレアム カンパニ− ピ−．エル．シ− | 半導体装置 |
| US4789883A (en) * | 1985-12-17 | 1988-12-06 | Advanced Micro Devices, Inc. | Integrated circuit structure having gate electrode and underlying oxide and method of making same |
-
1995
- 1995-03-13 JP JP5213595A patent/JPH08250609A/ja active Pending
-
1996
- 1996-03-13 EP EP96103962A patent/EP0732751A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0732751A1 (en) | 1996-09-18 |
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