JP2578786B2 - 不揮発性メモリ−・セル - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 技術分野 この発明は、半導体基板上に設けられたフローティン
グ・ゲート電極と、前記フローティング・ゲート電極の
第１の領域の下にあり、第１の誘電体材料層によって分
離され、第１の容量結合を形成する基板の第１の導電性
ドープド領域と、前記フローティング・ゲート電極の第
２の領域の下にあり、前記第１の容量より小さい材料の
第２の容量によって分離され、第２の誘電体材料層を通
す電荷転送領域を規定する前記基板の第２の導電性ドー
プド領域とを含む種類の不揮発性メモリー・セルに関す
る。
グ・ゲート電極と、前記フローティング・ゲート電極の
第１の領域の下にあり、第１の誘電体材料層によって分
離され、第１の容量結合を形成する基板の第１の導電性
ドープド領域と、前記フローティング・ゲート電極の第
２の領域の下にあり、前記第１の容量より小さい材料の
第２の容量によって分離され、第２の誘電体材料層を通
す電荷転送領域を規定する前記基板の第２の導電性ドー
プド領域とを含む種類の不揮発性メモリー・セルに関す
る。
背景技術 この種の不揮発性メモリー・セルはCuppensほかの論
文“マイクロプロセッサ及び注文ロジック用EEPROM"（I
EEE Journal Solid−State Circuits,Vol.sc−20,No.2,
1985年４月,603〜608頁）と、1984 IEEE International
Solid State Circuits Conference（268〜269頁）のDi
gest of Technical Papersで発表した同人同題の論文と
によって知ることができる。
文“マイクロプロセッサ及び注文ロジック用EEPROM"（I
EEE Journal Solid−State Circuits,Vol.sc−20,No.2,
1985年４月,603〜608頁）と、1984 IEEE International
Solid State Circuits Conference（268〜269頁）のDi
gest of Technical Papersで発表した同人同題の論文と
によって知ることができる。
これら論文に開示している複合セル構造は第１図に模
式的に描いてある。そこに示すように、長い点線で規定
した左セル１と、短い点線で規定した右セル２と、書込
線４から分かれたアクセス・トランジスタ３と、導通路
７を接地するに適したトランジスタ６とを含む。左セル
１は更にアクセス・トランジスタ3,9を同時に可能化す
る行線８を含む。トランジスタ９は、可能化されると、
ビット線11を導通路12に接続し、この導通路は、好まし
くはアクセス・トランジスタ９をセンス・トランジスタ
13に接続するソース／ドレイン型拡散である。拡散12に
近いが、電荷転送誘電体14によってそこから分離されて
いる導電性フローティング・ゲート電極17のセグメント
16が設けられる。フローティング・ゲート電極17がそれ
自体は類似の拡散導電性通路18に隣り合う位置に対して
反対側端に延び、拡散18に適した寸法及び接近により、
電極セグメント16が拡散12に接近することによって生じ
たものより相当大きい有効な容量結合を誘電体19によっ
て与えるようにする。ここで説明している構造による
と、18はトランジスタ３のためのソース／ドレイン拡散
の延長部である。左側セル１の残りの要素は、線21にエ
ネーブル信号を受信したときに、拡散形導電性通路７を
接地電位に接続する接地トランジスタ６がある。
式的に描いてある。そこに示すように、長い点線で規定
した左セル１と、短い点線で規定した右セル２と、書込
線４から分かれたアクセス・トランジスタ３と、導通路
７を接地するに適したトランジスタ６とを含む。左セル
１は更にアクセス・トランジスタ3,9を同時に可能化す
る行線８を含む。トランジスタ９は、可能化されると、
ビット線11を導通路12に接続し、この導通路は、好まし
くはアクセス・トランジスタ９をセンス・トランジスタ
13に接続するソース／ドレイン型拡散である。拡散12に
近いが、電荷転送誘電体14によってそこから分離されて
いる導電性フローティング・ゲート電極17のセグメント
16が設けられる。フローティング・ゲート電極17がそれ
自体は類似の拡散導電性通路18に隣り合う位置に対して
反対側端に延び、拡散18に適した寸法及び接近により、
電極セグメント16が拡散12に接近することによって生じ
たものより相当大きい有効な容量結合を誘電体19によっ
て与えるようにする。ここで説明している構造による
と、18はトランジスタ３のためのソース／ドレイン拡散
の延長部である。左側セル１の残りの要素は、線21にエ
ネーブル信号を受信したときに、拡散形導電性通路７を
接地電位に接続する接地トランジスタ６がある。
第１図に示したセル対の１つの欠点はどちらのセルを
も直接書込む能力はなく、又は他の言方によると、事前
に消去せずにセルの状態をバイナリ“0"又は“1"にプロ
グラムする能力がないということである。これは両カッ
プリング・キャパシタ23,24が線18を共有して同じ線18
の電位を両フローティング・ゲートに接続するからであ
る。これは書込／プログラム動作中、不選択セルのデー
タをそのまま維持するようにするため、線18の電位を固
定しておくことが要求される。電圧VB0及びVB1は書込サ
イクル中可変であり、書込動作は一方向に電荷を転送す
ることができるだけである。故に、この構造は２つのセ
ルのどちらかに新データを書込む前に両セルを消去する
ことが要求される。当然、セルに対するデータのエント
リを行うために消去及び書込みの両サイクルを必要とす
ることは、単一の書込サイクルのみに比べ、チップに対
する動作の作用的複雑性を増加し、その結果、タイミン
グ及び制御回路に要するチップ領域及び時間消費が増大
することになる。
も直接書込む能力はなく、又は他の言方によると、事前
に消去せずにセルの状態をバイナリ“0"又は“1"にプロ
グラムする能力がないということである。これは両カッ
プリング・キャパシタ23,24が線18を共有して同じ線18
の電位を両フローティング・ゲートに接続するからであ
る。これは書込／プログラム動作中、不選択セルのデー
タをそのまま維持するようにするため、線18の電位を固
定しておくことが要求される。電圧VB0及びVB1は書込サ
イクル中可変であり、書込動作は一方向に電荷を転送す
ることができるだけである。故に、この構造は２つのセ
ルのどちらかに新データを書込む前に両セルを消去する
ことが要求される。当然、セルに対するデータのエント
リを行うために消去及び書込みの両サイクルを必要とす
ることは、単一の書込サイクルのみに比べ、チップに対
する動作の作用的複雑性を増加し、その結果、タイミン
グ及び制御回路に要するチップ領域及び時間消費が増大
することになる。
第１図の２セル構造は、読出サイクルのビット線、例
えばVB1及び書込線電圧が同一でないと、読出サイクル
中、不揮発性に記憶されているデータを乱す電位を受け
るという欠点がある。例えば、VB1及びVWのような異な
る電圧の使用はメモリー・ウインドゥ内で基準レベルの
中心設定を可能にするため、フローテイング・ゲート装
置ではまれではない。それが最小の読出妨害であって
も、循環サイクルで動作する高速クロック・マイクロプ
ロセッサに於いて共通に考えられるセルの反復読出アド
レシングを可能とするためには、非常に好ましくないも
のである。他方、読出サイクル中に電圧、例えばVB1,VW
を選択的にヒットする能力は、不揮発性データが記憶さ
れ、メモリー・ウインドゥが短縮したのを延長して回復
し、信頼性を維持するためには望ましい特徴である。
えばVB1及び書込線電圧が同一でないと、読出サイクル
中、不揮発性に記憶されているデータを乱す電位を受け
るという欠点がある。例えば、VB1及びVWのような異な
る電圧の使用はメモリー・ウインドゥ内で基準レベルの
中心設定を可能にするため、フローテイング・ゲート装
置ではまれではない。それが最小の読出妨害であって
も、循環サイクルで動作する高速クロック・マイクロプ
ロセッサに於いて共通に考えられるセルの反復読出アド
レシングを可能とするためには、非常に好ましくないも
のである。他方、読出サイクル中に電圧、例えばVB1,VW
を選択的にヒットする能力は、不揮発性データが記憶さ
れ、メモリー・ウインドゥが短縮したのを延長して回復
し、信頼性を維持するためには望ましい特徴である。
発明の開示 この発明の目的は、上記の欠点を除去した不揮発性メ
モリー・セルを提供することである。
モリー・セルを提供することである。
従って、この発明によると、半導体基板上に三つの限
定された領域を有するフローティング・ゲート電極と、
前記フローティング・ゲート電極の第１の領域の下部に
位置し、第１の誘電体材料層により前記第１の領域から
分離され第１の容量結合を形成する前記基板の第１の導
電性ドーピング領域と、前記フローティング・ゲート電
極の第２の領域下部に位置し、第２の誘電体材料層に前
記第２の領域から分離され前記第１の容量より材料的に
小さい第２の容量結合を形成し、前記第２の誘電体材料
層を通過する電荷伝送領域を規定する前記基板の第２の
導電性ドーピング領域と、前記第１及び第２の導電性ド
ーピング領域から電気的に分離され、前記フローティン
グ・ゲート電極の第３の領域下部に位置するチャンネル
領域を規定し第３誘電体材料層により分離され、前記フ
ローティング・ゲート電極に存在する電荷に応じる電界
効果トランジスタを形成する前記基板の第３及び第４の
導電性ドーピング領域と、前記基板の前記第３の導電性
ドーピング領域をビット線に選択的に接続し、前記基板
の前記第１の導電性ドーピング領域を第１の書込線に選
択的に接続し、前記基板の第２の導電性ドーピング領域
を第２の書込線に選択的に接続させるアクセス手段であ
って、これら３つの選択的接続が同時に行われるアクセ
ス手段と、前記第２の誘電体材料層を通して一方的に電
荷を伝送させるに適した前記第１及び第２の書込線間の
第１の相対的極性電位を選択的に供給し、前記第２の誘
電体材料層を通して前記一方向とは反対方向に電荷を伝
送させるに適した前記第１及び第２の書込線間の第２の
相対的極性電位を選択的に供給する手段とを含む半導体
基板に形成されたフローティング・ゲート型不揮発性メ
モリー・セルを提供する。
定された領域を有するフローティング・ゲート電極と、
前記フローティング・ゲート電極の第１の領域の下部に
位置し、第１の誘電体材料層により前記第１の領域から
分離され第１の容量結合を形成する前記基板の第１の導
電性ドーピング領域と、前記フローティング・ゲート電
極の第２の領域下部に位置し、第２の誘電体材料層に前
記第２の領域から分離され前記第１の容量より材料的に
小さい第２の容量結合を形成し、前記第２の誘電体材料
層を通過する電荷伝送領域を規定する前記基板の第２の
導電性ドーピング領域と、前記第１及び第２の導電性ド
ーピング領域から電気的に分離され、前記フローティン
グ・ゲート電極の第３の領域下部に位置するチャンネル
領域を規定し第３誘電体材料層により分離され、前記フ
ローティング・ゲート電極に存在する電荷に応じる電界
効果トランジスタを形成する前記基板の第３及び第４の
導電性ドーピング領域と、前記基板の前記第３の導電性
ドーピング領域をビット線に選択的に接続し、前記基板
の前記第１の導電性ドーピング領域を第１の書込線に選
択的に接続し、前記基板の第２の導電性ドーピング領域
を第２の書込線に選択的に接続させるアクセス手段であ
って、これら３つの選択的接続が同時に行われるアクセ
ス手段と、前記第２の誘電体材料層を通して一方的に電
荷を伝送させるに適した前記第１及び第２の書込線間の
第１の相対的極性電位を選択的に供給し、前記第２の誘
電体材料層を通して前記一方向とは反対方向に電荷を伝
送させるに適した前記第１及び第２の書込線間の第２の
相対的極性電位を選択的に供給する手段とを含む半導体
基板に形成されたフローティング・ゲート型不揮発性メ
モリー・セルを提供する。
この発明による不揮発性メモリー・セルは直接書込能
力があり、読出妨害がなく、単一のフローティング・ゲ
ート構造ではあるが従来の集積回路の製造処理と互換性
がある。
力があり、読出妨害がなく、単一のフローティング・ゲ
ート構造ではあるが従来の集積回路の製造処理と互換性
がある。
図面の簡単な説明 次に、下記の添付図面の参照してその例によりこの発
明の２つの実施例を説明する。
明の２つの実施例を説明する。
第１図は、個々にアドレスすることはできるが、構造
的には関連性のある２つの従来技術の単一ポリ・フロー
ティング・ゲート・セルのフローティング・ゲート不揮
発性メモリー装置の回路図である。
的には関連性のある２つの従来技術の単一ポリ・フロー
ティング・ゲート・セルのフローティング・ゲート不揮
発性メモリー装置の回路図である。
第２図は、単一ポリ・フローティング・ゲート構造の
直接書込能力があり、読出妨害のないこの発明による好
ましい不揮発性メモリー・セルの回路図である。
直接書込能力があり、読出妨害のないこの発明による好
ましい不揮発性メモリー・セルの回路図である。
第３図は、第２図のセルの回路のレイアウト・パター
ンである。
ンである。
第４図は、この発明によるセルの代替実施例の回路図
である。
である。
第５図は、第４図の実施例のレイアウト・パターンで
ある。
ある。
第６図乃至第８図は、この発明よる不揮発性メモリー
・セルのプログラミング特性、持久特性及び保持特性を
示す図である。
・セルのプログラミング特性、持久特性及び保持特性を
示す図である。
発明を実施するための最良の形態 第２図には、縦に配置されているビット線101（電圧V
Bに応答する）と、電圧VW1に応答する第１の書込線102
と、電圧VW2に応答する第２の書込線103を有し、それら
縦方向の線は夫々行線にある電界効果タイプのアクセス
・トランジスタ104,106,107に接続されている不揮発性
メモリー・セル100を示す。これら３つのアクセス・ト
ランジスタは行線108を通して各アクセス・トランジス
タのゲート電極に電圧VRを供給することによって同時に
可能化される。セルは更にアクセス・トランジスタ104
と接地電位の電界効果型センス・トランジスタ109との
間に直列路を含む。センス・トランジスタ109の導通状
態はフローティング電極111の電荷の極性と大きさとに
よって規定される。故に、フローティング・ゲート電極
111に特定極性の電荷があるかないかは、ビット線101と
接地との間の導通路をセンスすることによって検出する
ことができる。
Bに応答する）と、電圧VW1に応答する第１の書込線102
と、電圧VW2に応答する第２の書込線103を有し、それら
縦方向の線は夫々行線にある電界効果タイプのアクセス
・トランジスタ104,106,107に接続されている不揮発性
メモリー・セル100を示す。これら３つのアクセス・ト
ランジスタは行線108を通して各アクセス・トランジス
タのゲート電極に電圧VRを供給することによって同時に
可能化される。セルは更にアクセス・トランジスタ104
と接地電位の電界効果型センス・トランジスタ109との
間に直列路を含む。センス・トランジスタ109の導通状
態はフローティング電極111の電荷の極性と大きさとに
よって規定される。故に、フローティング・ゲート電極
111に特定極性の電荷があるかないかは、ビット線101と
接地との間の導通路をセンスすることによって検出する
ことができる。
フローティング・ゲート電極111に対する又はそこか
らの選択的電荷転送は誘電体層112間の電界の大きさ及
び極性に応答する。それはアクセス・トランジスタ106,
107が可能化されたときに、書込線102,103の電圧VW1,V
W2によって発生する。電荷が転送される速度はフローテ
ィング・ゲート電極111の延長部114から導電的にドープ
された領域113を分離した薄い誘電体領域112の高度な非
線形特性によるものである。誘電体層112は薄い熱成長
二酸化シリコから成るのが好ましく、初歩的な電荷転送
機構としてファウラ−ノルトハイム・トンネルを利用す
るが、窒化シリコン、シリコン、オキシナイトライド、
又は上記の各誘電体材料の組合わせを使用してもよい。
窒化物ベースの材料はPoole−Frenkel導通による電荷転
送を与え、そのため、電荷転送速度が高速となることに
よってセルの書込／プログラミング・サイクル時間が短
くなる。誘電体112は、又導体113と114との間に誘電体1
12の面積と厚さによって定まる比較的小さな値のキャパ
シタ110を発生する。
らの選択的電荷転送は誘電体層112間の電界の大きさ及
び極性に応答する。それはアクセス・トランジスタ106,
107が可能化されたときに、書込線102,103の電圧VW1,V
W2によって発生する。電荷が転送される速度はフローテ
ィング・ゲート電極111の延長部114から導電的にドープ
された領域113を分離した薄い誘電体領域112の高度な非
線形特性によるものである。誘電体層112は薄い熱成長
二酸化シリコから成るのが好ましく、初歩的な電荷転送
機構としてファウラ−ノルトハイム・トンネルを利用す
るが、窒化シリコン、シリコン、オキシナイトライド、
又は上記の各誘電体材料の組合わせを使用してもよい。
窒化物ベースの材料はPoole−Frenkel導通による電荷転
送を与え、そのため、電荷転送速度が高速となることに
よってセルの書込／プログラミング・サイクル時間が短
くなる。誘電体112は、又導体113と114との間に誘電体1
12の面積と厚さによって定まる比較的小さな値のキャパ
シタ110を発生する。
書込電圧VW1,VW2の供給による誘電体112における電界
の発生とトランジスタ106,107の導通とが、キャパシタ1
10の容量と誘電体117で形成されるキャパシタ115の容量
との間の相対的差異から生ずる分圧効果を生じさせる。
ここに実施例として示すように、キャパシタ115はフロ
ーティング・ゲート電極111の延長部116と導電性にドー
プされた領域118との間にある誘電体117の厚さ及び面積
によって定められる。誘電体117の材料及び厚さは112の
それと同一であることが処理の効率から好ましいもので
あるが、装置110,115の容量値を個々に調節するため
に、異なる誘電体材料及び（又は）厚さを使用すること
もできる。しかし、持久性及び保持力の二次的効果は見
逃がしてはならない。
の発生とトランジスタ106,107の導通とが、キャパシタ1
10の容量と誘電体117で形成されるキャパシタ115の容量
との間の相対的差異から生ずる分圧効果を生じさせる。
ここに実施例として示すように、キャパシタ115はフロ
ーティング・ゲート電極111の延長部116と導電性にドー
プされた領域118との間にある誘電体117の厚さ及び面積
によって定められる。誘電体117の材料及び厚さは112の
それと同一であることが処理の効率から好ましいもので
あるが、装置110,115の容量値を個々に調節するため
に、異なる誘電体材料及び（又は）厚さを使用すること
もできる。しかし、持久性及び保持力の二次的効果は見
逃がしてはならない。
不揮発性メモリー・セル100の動作を理解し、その有
益な特徴を十分知るためにテーブルＡを考察しよう。テ
ーブルＡに示す動作電圧は、３ミクロン設計規則、層11
2,117のために熱成長した二酸化シリコンの約７〜10ナ
ノメートルの誘電体、約10m秒の書込／プログラム・サ
イクル、及び約8:1のキャパシタ115及び110間の相対的
容量などの条件の下にシリコン・ウエハ上において、ｎ
チャンネル電界効果トランジスタで構成されたセルに使
用することができるものの例示である。
益な特徴を十分知るためにテーブルＡを考察しよう。テ
ーブルＡに示す動作電圧は、３ミクロン設計規則、層11
2,117のために熱成長した二酸化シリコンの約７〜10ナ
ノメートルの誘電体、約10m秒の書込／プログラム・サ
イクル、及び約8:1のキャパシタ115及び110間の相対的
容量などの条件の下にシリコン・ウエハ上において、ｎ
チャンネル電界効果トランジスタで構成されたセルに使
用することができるものの例示である。
特に前述したように、第１図の配列を有する不揮発性
メモリー・セルは書込／プログラム・サイクルの前に消
去サイクルを必要とするのに対し、第２図のこの発明に
よるセルは前のデータの状態に関係なく、どちらのデー
タ状態にも直接書込むことができる。例えば、テーブル
Ａにおいて、セル100を“0"データ状態にプログラムす
るべき場合、電圧VRがVW1又はVW2のうちどちらか大きい
方に等しくセットされ（この特定ケースでは15ボル
ト）、VW1は０ボルトに固定され、VW2は15ボルトに駆動
される。書込／プログラム時間が経過すると、拡散113,
118の電圧はVW2又はVRを“0"に減少することによって
“0"に戻す。反対のデータ状態“1"は書込／プログラム
・サイクル中、電圧VW1,VW2を反転することによって、
メモリー・セル100に書込まれる。
メモリー・セルは書込／プログラム・サイクルの前に消
去サイクルを必要とするのに対し、第２図のこの発明に
よるセルは前のデータの状態に関係なく、どちらのデー
タ状態にも直接書込むことができる。例えば、テーブル
Ａにおいて、セル100を“0"データ状態にプログラムす
るべき場合、電圧VRがVW1又はVW2のうちどちらか大きい
方に等しくセットされ（この特定ケースでは15ボル
ト）、VW1は０ボルトに固定され、VW2は15ボルトに駆動
される。書込／プログラム時間が経過すると、拡散113,
118の電圧はVW2又はVRを“0"に減少することによって
“0"に戻す。反対のデータ状態“1"は書込／プログラム
・サイクル中、電圧VW1,VW2を反転することによって、
メモリー・セル100に書込まれる。
両書込／プログラム状態中、フローティング・ゲート
電極111は110及び115の相対的容量によって線118の電位
に容量的に結合され、相対的電圧に比例した電界及び書
込電圧VW1,VW2によって定まる極性を薄い誘電体層112に
印荷する。
電極111は110及び115の相対的容量によって線118の電位
に容量的に結合され、相対的電圧に比例した電界及び書
込電圧VW1,VW2によって定まる極性を薄い誘電体層112に
印荷する。
書込電圧の極性が誘電体112を通して転送される電荷
の性質及び方向を規定する。例えば、セル100に対する
“0"バイナリ状態の書込／プログラミング中、電子がフ
ァウラ−ノルトハイム・トンネルによって、フローティ
ング・ゲート電極111の領域114から導電性にドープされ
た領域113に対し、誘電体112を通して移動する。これは
書込電圧が終了したときにフローティング・ゲート111
に保持される正味の正電荷を発生する。ゲート111の正
電荷はその後センス・トランジスタ109を導電状態にバ
イアスする。“1"の書込／プログラムのためには、電圧
VW1,VW2は反転され、残留負電荷をフローティング・ゲ
ート111にトラップし、センス・トランジスタ109をディ
セーブルする。
の性質及び方向を規定する。例えば、セル100に対する
“0"バイナリ状態の書込／プログラミング中、電子がフ
ァウラ−ノルトハイム・トンネルによって、フローティ
ング・ゲート電極111の領域114から導電性にドープされ
た領域113に対し、誘電体112を通して移動する。これは
書込電圧が終了したときにフローティング・ゲート111
に保持される正味の正電荷を発生する。ゲート111の正
電荷はその後センス・トランジスタ109を導電状態にバ
イアスする。“1"の書込／プログラムのためには、電圧
VW1,VW2は反転され、残留負電荷をフローティング・ゲ
ート111にトラップし、センス・トランジスタ109をディ
セーブルする。
更に、テーブルＡにおいて、メモリー・セル100にプ
ログラムされた状態はVRを５ボルトにバイアスし、VW1,
VW2,VBを１ボルトにセットすることによって読出すこと
ができる。それが、又VB線のプリチャージ技術を利用す
ることを可能にする。線101に接続されている従来のセ
ンス増幅器が使用され、センス・トランジスタ109がフ
ローティング・ゲート111の電荷によって導電性にバイ
アスされているかどうかを検出する。
ログラムされた状態はVRを５ボルトにバイアスし、VW1,
VW2,VBを１ボルトにセットすることによって読出すこと
ができる。それが、又VB線のプリチャージ技術を利用す
ることを可能にする。線101に接続されている従来のセ
ンス増幅器が使用され、センス・トランジスタ109がフ
ローティング・ゲート111の電荷によって導電性にバイ
アスされているかどうかを検出する。
テーブルＡは、又不揮発性メモリー・セルのしきい値
ウインドゥが個々にテストされ、０又は１のしきい値レ
ベルの大きさを検出するというメモリー・マージニング
TMテストを不揮発性メモリー・セルが行うことができる
ということを開示している。例えば、テーブルＡに示す
ように、VRは５ボルトにセットすることができ、VBは１
ボルトか又は他の適当なテスト電圧にセットされるのに
対し、VW1及びVW2はセンス・トランジスタ109が導通を
行うか止めるようなバイアス電圧を検出するために変化
される。フローティング・ゲート111に対する線113,118
の比較的大きな容量結合はフローティング・ゲート111
の電位を残った電荷により前に書込まれたフローティン
グ・ゲート電位とバイアス電位との算術和に等しい量だ
け変化させることができる。
ウインドゥが個々にテストされ、０又は１のしきい値レ
ベルの大きさを検出するというメモリー・マージニング
TMテストを不揮発性メモリー・セルが行うことができる
ということを開示している。例えば、テーブルＡに示す
ように、VRは５ボルトにセットすることができ、VBは１
ボルトか又は他の適当なテスト電圧にセットされるのに
対し、VW1及びVW2はセンス・トランジスタ109が導通を
行うか止めるようなバイアス電圧を検出するために変化
される。フローティング・ゲート111に対する線113,118
の比較的大きな容量結合はフローティング・ゲート111
の電位を残った電荷により前に書込まれたフローティン
グ・ゲート電位とバイアス電位との算術和に等しい量だ
け変化させることができる。
その上、この不揮発性メモリー・セル100は読出妨害
がないという高く望ましい状態を示すということを理解
するべきである。第２図の構造によると、薄い誘電体11
2,117は読出電圧VBによって生じる電界を受けず、セン
ス・トランジスタ109及びアクセス・トランジスタ104は
別の導通路におかれるということに注目しよう。例え
ば、第１図の先行技術では、VB0が１ボルトにセットさ
れ、VWが０ボルトにセットされた場合、誘電体14は相対
的電界を受けるのに対し、第２図のこの発明によると、
センス電圧VBは決して電荷転送誘電体、又は相対的に大
きなキャパシタ誘電体のどちらかに対して共通の電極又
は導電性にドープされた領域に供給されない。故に、フ
ローティング・ゲート電極111の電荷の量はセル100の読
出動作によって減少しない。前述したように、これはセ
ル・データの高速反復アドレスを可能にするために非常
に重要である。
がないという高く望ましい状態を示すということを理解
するべきである。第２図の構造によると、薄い誘電体11
2,117は読出電圧VBによって生じる電界を受けず、セン
ス・トランジスタ109及びアクセス・トランジスタ104は
別の導通路におかれるということに注目しよう。例え
ば、第１図の先行技術では、VB0が１ボルトにセットさ
れ、VWが０ボルトにセットされた場合、誘電体14は相対
的電界を受けるのに対し、第２図のこの発明によると、
センス電圧VBは決して電荷転送誘電体、又は相対的に大
きなキャパシタ誘電体のどちらかに対して共通の電極又
は導電性にドープされた領域に供給されない。故に、フ
ローティング・ゲート電極111の電荷の量はセル100の読
出動作によって減少しない。前述したように、これはセ
ル・データの高速反復アドレスを可能にするために非常
に重要である。
この発明によるメモリー・セル構造の特に重要な特徴
に加え、このセルは先行技術にはない直接書込構造（単
一のプログラミング・サイクル）であり、メモリー・マ
ージニング能力を保持し、フローティング・ゲート構造
に作られ、製造サイクルにおける変化が最少の単一ポリ
・プロセスで製造することができるということを思い出
そう。
に加え、このセルは先行技術にはない直接書込構造（単
一のプログラミング・サイクル）であり、メモリー・マ
ージニング能力を保持し、フローティング・ゲート構造
に作られ、製造サイクルにおける変化が最少の単一ポリ
・プロセスで製造することができるということを思い出
そう。
第３図は、メモリー・セル100の構造及びセルの製造
に関するものを更に十分示すもので、第２図のメモリー
・セルで説明した特徴を実施する代表的なセルのレイア
ウトである。対応する作用に関する部分は同一番号で示
す。そのビット線101は点線で示す上部金属層にあり、
コンタクト202によって拡散領域201に接続される。拡散
201はその上にある第１の導電性にドープされたポリシ
リコン層ゲート電極108（行線）によって形成される電
界効果トランジスタ104のドレイン電極を構成する。ト
ランジスタ104のソース電極は領域203に拡散される。セ
ンス電界効果トランジスタ109のドレイン電極としても
作用する拡散203と拡散領域でもある接地電極204との間
には、トランジスタ109のゲート電極として動作する第
１のポリシリコン・フローティング・ゲート電極111の
上部延長部がある。
に関するものを更に十分示すもので、第２図のメモリー
・セルで説明した特徴を実施する代表的なセルのレイア
ウトである。対応する作用に関する部分は同一番号で示
す。そのビット線101は点線で示す上部金属層にあり、
コンタクト202によって拡散領域201に接続される。拡散
201はその上にある第１の導電性にドープされたポリシ
リコン層ゲート電極108（行線）によって形成される電
界効果トランジスタ104のドレイン電極を構成する。ト
ランジスタ104のソース電極は領域203に拡散される。セ
ンス電界効果トランジスタ109のドレイン電極としても
作用する拡散203と拡散領域でもある接地電極204との間
には、トランジスタ109のゲート電極として動作する第
１のポリシリコン・フローティング・ゲート電極111の
上部延長部がある。
不揮発性メモリー・セル100の中間列は同様に配置さ
れ、コンタクト206によって拡散領域207に接続されてい
る上部レベル金属電極102から始まる。その拡散領域207
は上部の共通ポリシリコン・ゲート電極108によって形
成された電界効果トランジスタ106のドレイン電極とし
て作用する。実施例において、導電性にドープされた領
域118は電界効果トランジスタ106のソース電極として作
用（拡散領域として存在する）し、誘電体117と同一の
広がりを持つ電気的に共通の導電性にドープされた領域
（注入領域として存在する）として作用する。第３図に
示すように、導電性領域118は横に延びる部分を有し、
キャパシタ115の表面積を増加する。導電性領域118は点
線で示す薄い誘電体117によってフローティング・ゲー
ト111から分離される。
れ、コンタクト206によって拡散領域207に接続されてい
る上部レベル金属電極102から始まる。その拡散領域207
は上部の共通ポリシリコン・ゲート電極108によって形
成された電界効果トランジスタ106のドレイン電極とし
て作用する。実施例において、導電性にドープされた領
域118は電界効果トランジスタ106のソース電極として作
用（拡散領域として存在する）し、誘電体117と同一の
広がりを持つ電気的に共通の導電性にドープされた領域
（注入領域として存在する）として作用する。第３図に
示すように、導電性領域118は横に延びる部分を有し、
キャパシタ115の表面積を増加する。導電性領域118は点
線で示す薄い誘電体117によってフローティング・ゲー
ト111から分離される。
３つの列の最後は、コンタクト211によって電界効果
トランジスタ107の拡散ドレイン領域212に接続されてい
る上レベルの金属導体103を含み、そのトランジスタ107
はその上にある共通のポリシリコン・ゲート電極108に
よって形成される。実施例では、導電性にドープされた
領域113が電界効果トランジスタ107のソース電極として
作用し（拡散領域として存在する）、誘電体112と同一
の広がりを持つ電気的に共通の導電性にドープされた領
域（注入領域として存在する）として作用する。ポリシ
リコン・フローティング・ゲート電極111の延長部114は
113と114との交点において薄い誘電体112により導電性
にドープされた領域113から電気的に分離されてキャパ
シタ110を形成する。前に行ったキャパシタ110と115と
の寸法の比較を思い出すと、110においては、導電性に
ドープされた領域113とフローティング・ゲート電極111
との間に電荷の転送が発生する。
トランジスタ107の拡散ドレイン領域212に接続されてい
る上レベルの金属導体103を含み、そのトランジスタ107
はその上にある共通のポリシリコン・ゲート電極108に
よって形成される。実施例では、導電性にドープされた
領域113が電界効果トランジスタ107のソース電極として
作用し（拡散領域として存在する）、誘電体112と同一
の広がりを持つ電気的に共通の導電性にドープされた領
域（注入領域として存在する）として作用する。ポリシ
リコン・フローティング・ゲート電極111の延長部114は
113と114との交点において薄い誘電体112により導電性
にドープされた領域113から電気的に分離されてキャパ
シタ110を形成する。前に行ったキャパシタ110と115と
の寸法の比較を思い出すと、110においては、導電性に
ドープされた領域113とフローティング・ゲート電極111
との間に電荷の転送が発生する。
第３図のレイアウトはｎチャンネル電界効果トランジ
スタを有するｐ形単結晶シリコン基板209で形成される
のが好ましい。しかし、この発明はそれに限定されず、
ｎ井戸、ｐ井戸又は二層構造を含むCMOS処理を使用する
に十分適している。同様に、ドープされた第１のポリシ
リコン層及び上部金属層が示されているが、それら電極
はいかなる導電性材料で形成してもよく、耐火性金属、
シリサイド及びポリサイドなどの代替的使用も十分可能
である。
スタを有するｐ形単結晶シリコン基板209で形成される
のが好ましい。しかし、この発明はそれに限定されず、
ｎ井戸、ｐ井戸又は二層構造を含むCMOS処理を使用する
に十分適している。同様に、ドープされた第１のポリシ
リコン層及び上部金属層が示されているが、それら電極
はいかなる導電性材料で形成してもよく、耐火性金属、
シリサイド及びポリサイドなどの代替的使用も十分可能
である。
このセルを構成する構成要素のレイアウトはそれ自
体、拡散及び金属のピッチが整合する密度配置が加えら
れるということに注目するべきである。その上、回路パ
ターンの対称性はセル面積の効率的配置をマトリックス
配置にするのに容易である。
体、拡散及び金属のピッチが整合する密度配置が加えら
れるということに注目するべきである。その上、回路パ
ターンの対称性はセル面積の効率的配置をマトリックス
配置にするのに容易である。
薄い誘電体112,117は単結晶シリコン基板209から熱成
長させた約７〜10ナノメートルの二酸化シリコンで構成
することができるが、二酸化シリコンをデポジットする
こともでき、又は二酸化シリコンから直接デポジット又
は変換した窒化物ベース誘電体を使用することもできる
が、二酸化シリコン、窒化シリコン、及びシリコン・オ
キシナイトライドの薄い複合層に限定されない。
長させた約７〜10ナノメートルの二酸化シリコンで構成
することができるが、二酸化シリコンをデポジットする
こともでき、又は二酸化シリコンから直接デポジット又
は変換した窒化物ベース誘電体を使用することもできる
が、二酸化シリコン、窒化シリコン、及びシリコン・オ
キシナイトライドの薄い複合層に限定されない。
第４図には、作用は類似するが構造上異なる不揮発性
メモリー・セル300を示し、第５図にはそのレイアウト
を示す。この場合、センス・トランジスタ301は３つの
列の中央の列内におかれる。この構造配列の効果は第５
図のレイアウトに見ることができる。第５図の実施例
は、異なる要素として、そこを通して電荷がポリ１レベ
ルのフローティング・ゲート電極303に対し転送され及
び除去される薄い誘電体領域302のためにより小さい領
域を使用する。再び、第２図及び第３図のセルにするよ
うに、アクセス・トランジスタ304,306,307を可能化す
る行線電極308はポリ１レベルの電極である。しかし、
第２図及び第３図の実施例とは異なり、第５図の実施例
は比較的厚い誘電体309を使用して、フローティング・
ゲート電極303と電界効果トランジスタ307のソース電極
から延びる拡散311との間にカップリング・キャパシタ
を形成する。この実施例によると、309の誘電体組成及
び厚さは電界効果トランジスタ304,306,307のチャンネ
ル領域からゲート電極308を分離するために使用される
ものに匹敵する。薄い誘電体302を通して電荷を転送す
る領域はほぼ類似する容量比を維持するためにカップリ
ング・キャパシタ312の面積に対して減少し、それによ
って、薄い電荷転送誘電体302の両端に現われる書込／
プログラム電圧が必要な程度の電荷トンネル又は導通を
与えるに適当となるということを保証する。
メモリー・セル300を示し、第５図にはそのレイアウト
を示す。この場合、センス・トランジスタ301は３つの
列の中央の列内におかれる。この構造配列の効果は第５
図のレイアウトに見ることができる。第５図の実施例
は、異なる要素として、そこを通して電荷がポリ１レベ
ルのフローティング・ゲート電極303に対し転送され及
び除去される薄い誘電体領域302のためにより小さい領
域を使用する。再び、第２図及び第３図のセルにするよ
うに、アクセス・トランジスタ304,306,307を可能化す
る行線電極308はポリ１レベルの電極である。しかし、
第２図及び第３図の実施例とは異なり、第５図の実施例
は比較的厚い誘電体309を使用して、フローティング・
ゲート電極303と電界効果トランジスタ307のソース電極
から延びる拡散311との間にカップリング・キャパシタ
を形成する。この実施例によると、309の誘電体組成及
び厚さは電界効果トランジスタ304,306,307のチャンネ
ル領域からゲート電極308を分離するために使用される
ものに匹敵する。薄い誘電体302を通して電荷を転送す
る領域はほぼ類似する容量比を維持するためにカップリ
ング・キャパシタ312の面積に対して減少し、それによ
って、薄い電荷転送誘電体302の両端に現われる書込／
プログラム電圧が必要な程度の電荷トンネル又は導通を
与えるに適当となるということを保証する。
再び、第２図及び第３図の実施例でもそうであるよう
に、薄い誘電体302の組成は熱成長又はデポジットされ
た二酸化シリコン又は窒化物ベース誘導体でよい。
に、薄い誘電体302の組成は熱成長又はデポジットされ
た二酸化シリコン又は窒化物ベース誘導体でよい。
第６図、第７図、第８図は第２図及び第３図の形の不
揮発性メモリー・セルの実行特性を表わす。一般に、そ
のような特性を有するセルは誘電体112,117のために、
７〜10ナノメートル厚の二酸化シリコン層を使用し、そ
れは、例えば、大気圧におけるO2＋３％HCl気中におい
て、温度800〜850℃で約５〜10分間、基板シリコンを熱
酸化することによって形成することができる。その体は
酸化速度をより精密に制御するために、アルゴンで稀釈
することができる。メモリー・ウインドゥを設定するに
使用するセンス・トランジスタのしきい値電圧は、その
図では、20マイクロアンペアの電流で測定された。
揮発性メモリー・セルの実行特性を表わす。一般に、そ
のような特性を有するセルは誘電体112,117のために、
７〜10ナノメートル厚の二酸化シリコン層を使用し、そ
れは、例えば、大気圧におけるO2＋３％HCl気中におい
て、温度800〜850℃で約５〜10分間、基板シリコンを熱
酸化することによって形成することができる。その体は
酸化速度をより精密に制御するために、アルゴンで稀釈
することができる。メモリー・ウインドゥを設定するに
使用するセンス・トランジスタのしきい値電圧は、その
図では、20マイクロアンペアの電流で測定された。
第６図はメモリー・ウインドゥの書込／プログラム電
圧とプログラミング時間との影響を示す。第６図を分析
すると、そのセルは10ミリ秒より十分短い時間でプログ
ラムすることができ、普通のロジック回路製造技術と一
致する書込／プログラム電圧を使用することができるこ
とがわかる。
圧とプログラミング時間との影響を示す。第６図を分析
すると、そのセルは10ミリ秒より十分短い時間でプログ
ラムすることができ、普通のロジック回路製造技術と一
致する書込／プログラム電圧を使用することができるこ
とがわかる。
第７図の持久特性のプロットはこの発明によるセルは
作用的に類似の市販品が示したものに匹敵する実行性能
を有するということがわかる。セルの長期間データ記憶
能力が第８図の最小傾斜によって明示され、そこで繰返
し書込／プログラム及び記憶時間の復合効果を“0"及び
“1"の両データ状態について、そこに示した。
作用的に類似の市販品が示したものに匹敵する実行性能
を有するということがわかる。セルの長期間データ記憶
能力が第８図の最小傾斜によって明示され、そこで繰返
し書込／プログラム及び記憶時間の復合効果を“0"及び
“1"の両データ状態について、そこに示した。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 ツーリー，レイモンド アレクサンダー アメリカ合衆国 45342 オハイオ マ イアミズバーグ，マントン ドライブ 2258 (72)発明者 マガード，ジヨージ ヘンリー アメリカ合衆国 45385 オハイオ ジ ーニア，ネヴアダ 623 (56)参考文献 特開 昭51−97345（ＪＰ，Ａ) 特開 昭56−78170（ＪＰ，Ａ)
Claims (8)
- 【請求項１】半導体基板上に三つの限定された領域を有
するフローティング・ゲート電極（111）と、 前記フローティング・ゲート電極（111）の第１の領域
の下部に位置し、第１の誘電体材料層（117）により前
記第１の領域から分離され第１の容量結合を形成する前
記基板の第１の導電性ドーピング領域（118）と、 前記フローティング・ゲート電極（111）の第２の領域
下部に位置し、第２の誘電体材料層（112）に前記第２
の領域から分離され前記第１の容量より材料的に小さい
第２の容量結合を形成し、前記第２の誘電体材料層を通
過する電荷伝送領域を規定する前記基板の第２の導電性
ドーピング領域（113）と、 前記第１及び第２の導電性ドーピング領域（118,113）
から電気的に分離され、前記フローティング・ゲート電
極（111）の第３の領域下部に位置するチャンネル領域
を規定し第３誘電体材料層により分離され、前記フロー
ティング・ゲート電極（111）に存在する電荷に応じる
電界効果トランジスタ（109）を形成する前記基板の第
３及び第４の導電性ドーピング領域と、 前記基板の前記第３の導電性ドーピング領域をビット線
（101）に選択的に接続し、前記基板の前記第１の導電
性ドーピング領域（118）を第１の書込線（102）に選択
的に接続し、前記基板の第２の導電性ドーピング領域
（113）を第２の書込線（103）に選択的に接続させるア
クセス手段（104,106,107）であって、これらの３つの
選択的接続が同時に行われるアクセス手段と、 前記第２の誘電体材料層（112）を通して一方的に電荷
を伝送させるに適した前記第１及び第２の書込線（102,
103）間の第１の相対的極性電位を選択的に供給し、前
記第２の誘電体材料層（112）を通して前記一方向とは
反対方向に電荷を伝送させるに適した前記第１及び第２
の書込線（102,103）間の第２の相対的極性電位を選択
的に供給する手段とを含むことを特徴とする半導体基板
に形成されたフローティング・ゲート型不揮発性メモリ
ー・セル。 - 【請求項２】前記第１及び第２の誘電体材料層（117,11
2）は同一組成及びほぼ同一厚さである請求の範囲１項
記載の不揮発性メモリー・セル。 - 【請求項３】前記電位を選択的に供給する手段により発
生した第１及び第２の相対的極性電位は前記アクセス手
段の可能化と同時に発生し、前記アクセス手段は前記基
板の前記第３導電性ドーピング領域を前記ビットライン
に、前記基板の第１の導電性ドーピング領域を前記第１
の書込線に、前記基板の前記第２の導電性ドーピング領
域を前記第２の書込線に選択的に接続するように配列さ
れる３つの電界効果トランジスタ（104,106,107）を含
む請求の範囲２に記載の不揮発性メモリー・セル。 - 【請求項４】ビット線（101）に電位を供給し、第３の
領域を通して電荷導通の存否を検出する手段を含む請求
の範囲３項記載の不揮発性メモリー・セル。 - 【請求項５】前記アクセス手段の電界効果トランジスタ
（104,106,107）のゲート電極は共通に接続されて第１
の行線（108）を形成し、前記基板の第４の導電性ドー
ピング領域は接地電位であり、前記第１の容量は約8:1
の比で前記第２の容量を越える請求の範囲４項記載の不
揮発性メモリー・セル。 - 【請求項６】前フローティング・ゲート電極（111）は
ドーピングされたポリシリコンの第１の導電層であり、
第１及び第２の誘電体材料層は約７〜10nm範囲の厚さを
有する熱成長二酸化シリコンで形成される請求の範囲５
項記載の不揮発性メモリー・セル。 - 【請求項７】前記フローティング・ゲート電極（111）
は耐火性金属シリサイドを含む第１の導電層であり、前
記第１及び第２の誘電体材料層は約７〜10nm範囲の厚さ
を有する熱成長二酸化シリコンで形成される請求の範囲
５項記載の不揮発性メモリー・セル。 - 【請求項８】複数の前記セルは行線として第１の行線
（108）と接地電位の線とを有し、列線としてビット線
（101）と第１及び第２の書込線（102,103）とを有する
マトリックス・アレイに構成される請求の範囲５項記載
の不揮発性メモリー・セル。
Applications Claiming Priority (2)
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