TWI400714B - 非揮發多級記憶體單元 - Google Patents

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Description

非揮發多級記憶體單元
本發明大體上係關於半導體裝置，且更特定言之，係關於具有非揮發多級記憶體單元之記憶體裝置。
記憶體裝置通常被提供作為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型的記憶體，其中包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置用作範圍廣泛之電子應用的非揮發記憶體。快閃記憶體裝置通常使用允許高記憶密度、高可靠性及低功率消耗之單電晶體記憶體單元。
快閃記憶體之用途包括用於個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話之記憶體。諸如基本輸入/輸出系統(BIOS)之程式碼及系統資料通常儲存於快閃記憶體裝置中。此資訊可尤其用於個人電腦系統中。
兩種常見類型之快閃記憶體陣列架構為"NAND"架構及"NOR"架構，其因為各自之基本記憶體單元組態排列之邏輯形式而得名。
NAND陣列架構將其浮閘記憶體單元之陣列排列於矩陣中，使得陣列之每一浮閘記憶體單元之閘極由列至列選擇線(例如，字線)耦接。然而，每一記憶體單元並不藉由其汲極直接耦接至行感測線，例如位元線。反而，陣列之記憶體單元在源極線及行感測線之間源極至汲極地串列耦接在一起。
在NAND陣列架構中之記憶體單元可經組態(例如，程式化)至所要狀態。亦即，電荷可置於記憶體單元之浮閘上或自記憶體單元之浮閘移除電荷以使單元處於許多儲存狀態中。舉例而言，單級單元(SLC)可表示兩個二元狀態，例如1或0。快閃記憶體單元亦可儲存多於兩個數位，例如多個二元狀態，諸如1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此類單元可稱為多狀態記憶體單元、多位元單元或多級單元(MLC)。由於每一單元可表示多於一個位元，所以MLC可允許在不增加記憶體單元之數目的情況下製造較高密度之記憶體。MLC可具有多於一個程式化狀態，例如，能夠表示四個位元之單元可具有15個程式化狀態及一個擦除狀態。
隨著NAND快閃記憶體按比例擴增，相鄰記憶體單元浮閘之間的寄生電容耦合成為一問題。浮閘對浮閘(FG-FG)干擾可在Vt分布應較緊密時導致較廣的Vt分布。較廣的分布可造成降級之程式化效能以及其他問題。
單級單元(SLC)NAND陣列之此等問題在多級單元(MLC)NAND陣列中甚至更嚴重。MLC記憶體藉由對於所儲存之每一狀態使用不同臨限位準而在每一單元上儲存多個位元。與SLC記憶體裝置相比，相鄰臨限電壓分布之間的差異可為非常小的。因此，MLC裝置中之浮閘對浮閘耦合之效應可大大地增加。
本發明之實施例提供用於操作非揮發多級記憶體單元之方法、裝置及系統。一個方法實施例包括指派第一數目之程式狀態至耦接至一列選擇線之第一單元，該第一單元可程式化至該第一數目之程式狀態。該方法包括指派第二數目之程式狀態至耦接至列選擇線之第二單元，該第二單元可程式化至該第二數目之程式狀態，其中程式狀態之第二數目大於程式狀態之第一數目。該方法包括在程式化第二單元至第二數目之程式狀態中之一者之前程式化第一單元至第一數目之程式狀態中之一者。
在一些實施例中，耦接至列選擇線之第三單元經指派第三數目之程式狀態，該第三單元可程式化至該第三數目之程式狀態。在此類實施例中，程式狀態之第三數目大於程式狀態之第二數目，且在第一單元及第二單元之後程式化第三單元。指派至該數目之單元的該數目之程式狀態及/或單元之位元指派可基於與該數目之單元相關聯之程式化序列。
在本發明之以下詳細描述中，對於形成本文一部分之隨附圖式進行參考，且其中通過說明展示可如何實踐揭示案之特定實施例。以足夠之細節描述此等實施例以使彼等熟習此項技術者能夠實踐本發明之實施例，且應理解可利用其他實施例且在不背離本發明之範疇的情況下可作出過程、電氣及/或結構之改變。
圖1為可配合本發明之實施例使用之非揮發記憶體陣列100之一部分的簡圖。圖1之實施例說明一NAND架構非揮發記憶體。然而，本文所描述之實施例並不限於此實例。如圖1所示，記憶體陣列100包括列選擇線105-1、…、105-N及交叉行感測線107-1、…、107-M。列選擇線在本文中可稱為"字線"且行感測線在本文中可稱為"位元線"。為了在數位環境中容易定址，字線105-1、…、105-N之數目及位元線107-1、…、107-M之數目各自均為2的某個冪，例如，256個字線乘4,096個位元線。
記憶體陣列100包括NAND串109-1、…、109-M。每一NAND串包括非揮發記憶體單元111-1、…、111-N，其每一者定位於字線105-1、…、105-N與區域位元線107-1、…、107-M之交叉處。每一NAND串109-1、…、109-M之非揮發記憶體單元111-1、…、111-N在源極選擇閘(SGS)(例如，場效電晶體(FET)113)及汲極選擇閘(SGD)(例如，FET 119)之間自源極至汲極地串列連接。源極選擇閘113定位於區域位元線107-1與源極選擇線117的交叉處，而汲極選擇閘119定位於區域位元線107-1與汲極選擇線115的交叉處。
如圖1中所說明之實施例所示，源極選擇閘113之源極連接至共同源極線123。源極選擇閘113之汲極連接至對應NAND串109-1之記憶體單元111-1的源極。汲極選擇閘119之汲極在汲極接觸121-1處連接至對應NAND串109-1之區域位元線107-1。汲極選擇閘119之源極連接至對應NAND串109-1之最後之記憶體單元111-N(例如，浮閘電晶體)的汲極。
在各種實施例中，非揮發記憶體單元111-1、…、111-N之構造包括源極、汲極、浮動閘極或電荷儲存層及控制閘極。非揮發記憶體單元111-1、…、111-N使其控制閘極分別耦接至字線105-1、…、105-N。一行非揮發記憶體單元111-1、…、111-N(組成NAND串，例如，109-1、…、109-M)分別耦接至給定區域位元線(例如，107-1、…、107-M)。一列非揮發記憶體單元通常耦接至給定字線，例如105-1、…、105-N。除記憶體單元之串在選擇閘之間並列耦接之外，AND陣列架構可類似地布置。
一般熟習此項技術者將瞭解，耦接至選定字線(例如，105-1、…、105-N)之單元的子集可作為一群組一起程式化及/或讀取。程式化操作(例如，寫入操作)可包括對選定字線施加若干程式脈衝(例如，16V-20V)以便將選定單元之臨限電壓(Vt)增加至對應於所要程式狀態之所要程式電壓位準。讀取/感測操作可包括感測耦接至選定單元之位元線之電壓及/或電流改變以便確定選定單元之狀態。讀取及/或程式驗證操作可包括當將串之未選定單元偏壓於一足以將未選定單元置於傳導狀態之電壓處(例如，5.5V)(與未選定單元之臨限電壓無關)時，對選定字線施加一讀取電壓(例如，0V-5V)。可感測對應於正讀取/驗證之選定單元的位元線以確定選定單元是否回應於施加至選定字線之特定讀取電壓而傳導。
在各種情況中，可將位元線107-1、…、107-M分成偶數編號位元線及奇數編號位元線。在此類情況中，並如結合下文圖2及圖3進一步描述，對應於選定字線及偶數編號位元線之單元可一起被程式化並稱作資料之偶數邏輯頁。類似地，對應於選定字線及奇數編號位元線之單元可一起被程式化並稱作資料之奇數邏輯頁。耦接至交替之偶數編號位元線及奇數編號位元線的單元(例如，偶數頁及奇數頁)可在不同時間被程式化及/或讀取。舉例而言，可在與選定字線相關聯之奇數頁之前程式化及/或讀取與選定字線相關聯之偶數頁。
一般熟習此項技術者將瞭解，將字線105-1、…、105-N(例如，實體列)分成若干在獨立時間程式化及/或讀取之邏輯頁可在相鄰位元線(例如，相鄰之偶數位元線及奇數位元線)間提供屏蔽，其可減少與讀取及/或程式驗證操作相關聯之位元線耦合。相鄰位元線耦合可在位元線上產生電壓雜訊，其可導致不精確之讀取及/或驗證操作。
然而，歸因於FG-FG干擾效應，在不同時間程式化相鄰記憶體單元可導致不當之Vt偏移。舉例而言，歸因於隨後程式化之相鄰單元(例如，耦接至奇數位元線之單元)的Vt增加，先前程式化之單元(例如，耦接至偶數位元線之單元)之Vt位準可自其所要程式化位準偏移。歸因於FG-FG干擾的經程式化單元的Vt位準偏移可導致錯誤的資料讀取。歸因於記憶體裝置按比例擴增，不當之FG-FG干擾增加。亦即，FG-FG干擾效應隨著相鄰單元(例如，相鄰浮動閘極)之實體接近度減小而增強。
如結合圖2及圖3所描述，本發明之各種實施例可藉由變化指派至偶數位元線單元及奇數位元線單元之程式狀態的數目而補償與對應於偶數邏輯頁及奇數邏輯頁之交替程式化及/或讀取之單元相關聯的FG-FG干擾效應。經指派之程式化狀態的數目(例如，給定單元可經程式化至之不同Vt位準的數目)對應於記憶體單元之位元指派。在一些實施例中，位元指派為非整數位元指派。亦即，特定單元可被指派表示非整數數目之位元的位元值，例如，1.5位元、2.5位元、3.5位元、4.5位元等。
在各種實施例中，指派至不同單元之程式狀態的數目(例如，可由不同單元儲存之二元位元的數目)為基於特定程式化序列的。亦即，在各種實施例中，耦接至選定字線之單元的子集係視子集經程式化之次序而被指派不同數目的程式狀態。在此類實施例中，在時間上較先程式化之單元的子集具有比在時間上較後程式化之單元的子集更小之經指派數目之程式狀態。指派較小數目之程式狀態至在時間上較先程式化之子集及指派較大數目之程式狀態至在時間上較後程式化之子集可維持或增加與非揮發多級記憶體單元之陣列(例如，圖1所示之陣列100)相關聯之儲存容量，而減少與相鄰單元(例如，耦接至偶數位元線及奇數位元線之相鄰單元)相關聯之不利的FG-FG干擾效應。
圖2說明根據本發明之一實施例的與具有不同位元指派之單元相關聯的臨限電壓分布影像。圖2所示之實施例說明耦接至字線(WL)205之若干單元202/203。如圖2所示，單元202耦接至偶數編號位元線232-1(BLe-1)、232-2(BLe-2)、…、232-N(BLe-N)且單元203耦接至奇數編號位元線233-1(BLo-1)、233-2(BLo-2)、…、233-N(BLo-N)。亦即，單元202沿著字線205在交替位元線上與單元203交織。讀者將瞭解，位元線可耦接至可用以在操作期間確定單元202/203之Vt位準的感測電路(未圖示)。儘管在圖2之實施例中僅說明一個字線205，實施例可包括任何數目之字線，例如圖1中所示之字線105-1至105-N。
在圖2之實施例中，偶數位元線單元202被作為一群組一起程式化與讀取，並對應於與字線205相關聯之偶數頁。同樣地，奇數位元線單元203被作為一群組一起程式化與讀取，並對應於與字線205相關聯之奇數頁。亦即，程式化操作、驗證操作，及/或讀取操作可在偶數位元線單元202上作為一群組執行，且可在奇數位元線單元203上作為一群組執行。
圖2之實施例說明對應於耦接至個別偶數位元線232-1、232-2、…、232-N之單元202的若干臨限電壓(Vt)分布影像234-1、234-2、…、234-N。Vt分布影像235-1、235-2、…、235-N對應於耦接至個別奇數位元線233-1、233-2、…、233-N之單元203。偶數位元線Vt分布影像234-1、234-2、…、234-N對應於具有三個經指派之程式狀態(例如，如圖所示之Vt分布L0、L1及L2)的單元202。奇數位元線Vt分布影像235-1、235-2、…、235-N對應於具有六個經指派之程式狀態(例如，如圖所示之Vt分布L0、L1、L2、L3、L4及L5)的奇數位元線單元203。亦即，偶數位元線單元202可經程式化，使得單元202之Vt在與分布影像234-1、234-2、…、234-N相關聯之三個經指派之Vt分布L0、L1及L2中之一者內。同樣地，奇數位元線單元203可經程式化，使得單元203之Vt在與分布影像235-1、235-2、…、235-N相關聯之六個經指派之Vt分布L0、L1、L2、L3、L4及L5中之一者內。讀者將瞭解，L0狀態可被稱為一擦除狀態或一最低程式狀態。在操作中，可在經由一寫入操作程式化至其個別指派狀態中之一者之前，將記憶體單元202及203置於L0擦除狀態中。
在操作期間，於耦接至選定字線205之交織奇數位元線單元203之前，程式化偶數位元線單元202。亦即，在寫入操作期間，耦接至偶數位元線232-1、232-2、…、232-N之單元202被程式化至個別Vt分布影像234-1、234-2、…、234-N中所展示之三程式狀態中之一者，且接著耦接至奇數位元線233-1、233-2、…、233-N之單元203隨後被程式化至個別Vt分布影像235-1、235-2、…、235-N中所展示之六程式狀態中之一者。
如圖2所示，Vt分布影像234-1、234-2、…、234-N對應於表示1.5位元/單元的單元202，且Vt分布影像235-1、235-2、…、235-N對應於表示2.5位元/單元的單元203。亦即，給定記憶體單元202/203可被程式化至之狀態的指派數目對應於可由給定單元儲存之二元位元的指派數目。在圖2所示之實施例中，單元202及203中之每一者具有非整數位元指派。舉例而言，偶數位元線單元202為1.5位元之單元，(例如)與單元202相關聯之三個指派程式狀態可表示所儲存資料之1.5個二元位元。奇數位元線單元203為2.5位元之單元，(例如)與單元203相關聯之六個指派程式狀態可表示所儲存資料之2.5個二元位元。實施例不限於圖2所示之實例。
舉例而言，偶數位元線單元及奇數位元線單元可具有各種不同程式狀態指派及相對應之不同位元指派。在一些實施例中，偶數位元線單元202可程式化至六種狀態，例如，單元202為2.5位元之單元，且奇數位元線單元203可程式化至12種狀態，例如，單元203為3.5位元之單元。在一些實施例中，偶數位元線單元202可程式化至三種狀態，例如，單元202為1.5位元之單元，且奇數位元單元203可程式化至24種狀態，例如，單元203為4.5位元之單元。本發明之實施例不限於具有非整數位元指派之記憶體單元。舉例而言，在一些實施例中，偶數位元線單元及/或奇數位元線單元可為可分別程式化至4種狀態、8種狀態、16種狀態或32種狀態之2位元、3位元、4位元或5位元單元。
圖2所說明之實施例包括與偶數位元線單元202及奇數位元線單元203相關聯的讀取容限。如在Vt分布影像234-1、234-2、…、234-N中所示，偶數位元線單元202包括在相鄰程式狀態L1及L2之間的相關聯讀取容限RDe。如在Vt分布影像235-1、235-2、…、235-N中所示，奇數位元線單元203包括在相鄰程式狀態L1及L2之間的相關聯讀取容限RDo。由於偶數位元線單元202具有比奇數位元線單元203更少的指派程式狀態/位元數目，所以讀取容限RDe大於讀取容限RDo。一般熟習此項技術者將瞭解，由於存在有限的程式化窗口，所以相鄰程式狀態之間的電壓容限隨著指派狀態之數目增加而減少。隨著相鄰程式狀態之間的讀取容限減少，準確讀取目標單元之狀態的能力可降低。歸因於由隨後程式化的相鄰單元對正程式化至所要狀態之目標單元所造成之FG-FG干擾效應，此問題可由於經程式化目標單元的Vt偏移而加重。
如圖2之實施例所說明，在寫入操作期間在時間上較先程式化的偶數位元線單元202具有比在寫入操作期間在耦接至字線205之交織單元202之後程式化的奇數位元線單元203更少數目的指派程式狀態。指派比指派至相鄰奇數位元線單元203(其隨後程式化)之程式狀態的數目更少數目之程式狀態至偶數位元線單元202可提供各種優勢。作為一實例，指派至偶數單元及奇數單元之不同數目的程式狀態可減少與交替程式化之偶數位元線單元202及奇數位元線單元203相關聯之不利FG-FG干擾效應。
舉例而言，由於在奇數位元線單元203之前程式化偶數位元線單元202，所以偶數位元線單元202被指派一較少數目之程式狀態，其具有比對應於奇數位元線單元203之讀取容限RDo更大之相鄰狀態之間的對應讀取容限RDe。由於與偶數位元線單元202相關聯之讀取容限RDe大於與奇數位元線單元203相關聯之讀取容限RDo，所以偶數位元線單元202較不容易出現歸因於與來自隨後經程式化之相鄰奇數位元線單元203之FG-FG干擾相關聯的Vt偏移的錯誤的資料讀取。
由於在偶數位元線單元202之後程式化奇數位元線單元203，所以奇數位元線單元203被指派一較大數目之程式狀態，其具有比對應於偶數位元線單元202之讀取容限RDe更小之相鄰狀態之間的對應讀取容限RDo。由於偶數位元線單元202之Vt位準經程式化至所要程式狀態且不藉由隨後進一步程式化而增加，所以奇數位元線單元203較不容易出現由相鄰偶數位元線單元202造成之FG-FG干擾。
在本發明之各種實施例中，可回應於自與非揮發記憶體單元之陣列相關聯之處理器或外部主機接收之資料擷取請求而組合由相鄰位元線單元202及203儲存的資料。舉例而言，圖2所說明之實施例中，由具有1.5位元/單元之位元指派的單元202儲存之資料可與由具有2.5位元/單元之位元指派的相鄰單元203儲存之資料組合，使得所組合之相鄰單元202及203表示總共4個邏輯位元，例如，1.5+2.5個位元。
舉例而言，在圖2所說明之實施例中，一對相鄰單元(例如，具有三種指派程式狀態之1.5位元之單元202及具有六種指派程式狀態之2.5位元之單元203)可映射至四個二元位元。在此類實施例中，相鄰之三狀態單元202及六狀態單元203具有18種可能之組合狀態，例如，所組合之單元202及203可映射至表示四個二元位元之16種資料狀態及兩種額外狀態。
在一些實施例中，可一起感測偶數位元線及奇數位元線以擷取來自選定字線(例如，205)的資料。在此類實施例中，耦接至位元線232-1、232-2、…、232-N的單元202及耦接至位元線233-1、233-2、…、233-N的單元203可表示與選定字線205相關聯之資料的兩個邏輯頁。一般熟習此項技術者將瞭解，與特定字線相關聯的邏輯頁可包括許多邏輯區段，其每一者表示512位元組資料(舉例而言)。實施例不限於特定邏輯頁大小、邏輯區段大小、或與特定字線(例如，字線205)相關聯之特定數目的邏輯頁及/或區段。
圖3說明根據本發明之一實施例之與具有不同位元指派之單元相關聯的臨限電壓分布影像。圖3所示之實施例說明耦接至字線(WL)305的若干單元302/303/306。如圖3所示，單元302耦接至偶數編號位元線之第一子集332-1(BLe-1)、332-2(BLe-3)及332-3(BLe-5)。單元306耦接至偶數編號位元線之第二子集336-1(BLe-2)及336-2(BLe-4)。單元303耦接至奇數編號位元線333-1(BLo-1)、333-2(BLo-2)、333-3(BLo-3)及333-4(BLo-4)。耦接至字線305之單元302/303/306的型樣在逐個位元線上繼續，其中單元303耦接於相鄰單元302及相鄰單元306之間。亦即，奇數位元線單元303沿著字線305交織於相鄰交替偶數位元線單元302及306間。
讀者將瞭解，位元線可耦接至可在操作期間被用以確定單元302/303/306之Vt位準的感測電路(未圖示)。儘管在圖3之實施例中僅說明一個字線305，但實施例可包括任何數目之字線，例如，圖1所示之字線105-1至105-N。
在圖3之實施例中，偶數位元線單元302之第一子集被作為一群組一起程式化，偶數位元線單元306之第二子集被作為一群組一起程式化，且奇數位元線單元303被作為一群組一起程式化。在各種實施例中，奇數位元線單元303被作為一群組一起讀取，且對應於與字線305相關聯之資料的奇數頁，而偶數位元線單元302及306被一起讀取與組合，以對應於與字線305相關聯之資料的偶數頁。
圖3之實施例說明對應於耦接至個別偶數位元線332-1、332-2及332-3之單元302的若干臨限電壓(Vt)分布影像334-1、334-2及334-3。Vt分布影像338-1及338-2對應於耦接至個別偶數位元線336-1及336-2之單元306。Vt分布影像335-1、335-2、335-3及335-4對應於耦接至個別奇數位元線333-1、333-2、333-3及333-4之單元303。偶數位元線Vt分布影像334-1、334-2及334-3對應於具有三種指派程式狀態(例如，如所展示之Vt分布L0、L1及L2)之單元302。偶數位元線Vt分布影像338-1及338-2對應於具有六種指派程式狀態(例如，如所展示之Vt分布L0、L1、L2、L3、L4及L5)之單元306。奇數位元線Vt分布影像335-1、335-2、335-3及335-4對應於具有四種指派程式狀態(例如，如所展示之Vt分布L0、L1、L2及L3)之奇數位元線單元303。
亦即，在圖3所說明之實施例中，偶數位元線單元302可經程式化，使得單元302之Vt在與分布影像334-1、334-2及334-3相關聯之三種指派Vt分布L0、L1及L2中之一者內。同樣地，偶數位元線單元306可經程式化，使得單元306之Vt在與分布影像338-1及338-2相關聯之六種指派Vt分布L0、L1、L2、L3、L4及L5之一者內。奇數位元線單元303可經程式化，使得單元303之Vt在與分布影像335-1、335-2、335-3及335-4相關聯之四種指派Vt分布L0、L1、L2及L3之一者內。L0狀態可被稱為擦除狀態或最低程式狀態。在操作中，可於經由寫入操作程式化至其個別指派狀態中之一者之前，將記憶體單元302、303及306置於L0擦除狀態中。
在操作期間，根據包括在程式化偶數位元線單元306之第二子集之前且在程式化交織奇數位元線單元303之前程式化偶數位元線單元302之第一子集的程式化序列而寫入耦接至選定字線305的單元302/303/306。與圖3所說明之實施例相關聯之程式化序列包括在程式化偶數位元線單元306之第二子集之前程式化奇數位元線單元303。作為一實例，在資料寫入字線305之單元的操作期間，偶數位元線單元之第一半(例如，耦接至偶數位元線332-1、332-2及332-3之單元302)經程式化至個別Vt分布影像334-1、334-2及334-3中所示之三種程式狀態中之一者。隨後，耦接至奇數位元線(例如，333-1、333-2、333-3及333-4)之單元303經程式化至個別Vt分布影像335-1、335-2、335-3及335-4中所示之四種程式狀態中之一者。隨後，偶數位元線單元之第二半(例如，耦接至偶數位元線336-1及336-2之單元306)經程式化至個別Vt分布影像338-1及338-2中所示之六種程式狀態中之一者。
如圖3所示，Vt分布影像334-1、334-2及334-3對應於表示1.5位元/單元之偶數位元線單元302，Vt分布影像338-1及338-2對應於表示2.5位元/單元之偶數位元線單元306，及Vt分布影像335-1、335-2、335-3及335-4對應於表示2位元/單元之單元303。亦即，給定記憶體單元302/303/306可經程式化至之狀態的指派數目對應於可由給定單元儲存之二元位元的指派數目。在圖3所示之實施例中，偶數位元線單元302及306具有非整數位元指派，例如，分別為1.5位元/單元及2.5位元/單元，而奇數位元線單元303具有整數位元指派，例如，2位元/單元。在一些實施例中，相鄰偶數位元線單元(例如，偶數位元線單元302及耦接至下一相鄰偶數位元線之單元306)之位元指派共計為奇數位元線單元303之位元指派之兩倍的位元指派。舉例而言，在圖3所說明之實施例中，偶數位元線單元302之位元指派(例如，1.5位元/單元)及偶數位元線單元306之位元指派(例如，2.5位元/單元)共計為4位元/單元，其為奇數位元線單元303之位元指派(例如，2位元/單元)的兩倍。實施例不限於圖3所示之實例。
在各種先前程式化序列中，所有奇數位元線單元被作為一群組一起程式化且所有偶數位元線單元被作為一群組一起程式化。在此類先前方法中，偶數位元線單元與奇數位元線單元被指派相同數目的程式狀態，例如，偶數位元線單元及奇數位元線單元每一單元具有相同之位元指派。相反，在本發明之各種實施例中，沿著給定字線耦接至偶數及/或奇數位元線之單元的許多子集可在不同時間被分開程式化。舉例而言，如結合圖3之實施例所描述，在程式化偶數位元線單元之第二子集(例如，306)之前一起程式化偶數位元線單元之第一子集(例如，302)。在圖3之實施例中，偶數位元線單元302表示耦接至與給定字線相關聯之偶數位元線之一半(例如，BLe-1、BLe-3、BLe-5等)的單元，且偶數位元線單元306表示耦接至與給定字線(例如，305)相關聯之偶數位元線之另一半(BLe-2、BLe-4等)的單元。實施例不限於給定字線之單元分成任何特定數目之子集的程式化序列。舉例而言，在一些實施例中，偶數位元線單元及/或奇數位元線單元可分成多於兩個子集。
圖3所說明之實施例包括與偶數位元線單元之第一子集302、與偶數位元線單元之第二子集306及與奇數位元線單元303相關聯之讀取容限。如在Vt分布影像334-1、334-2及334-3中所示，偶數位元線單元之第一子集302包括在相鄰程式狀態L1及L2之間的相關聯讀取容限RDe-1。如在Vt分布影像338-1及338-2中所示，偶數位元線單元之第二子集306包括在相鄰程式狀態L1及L2之間的相關聯讀取容限RDe-2。如在Vt分布影像335-1、335-2、335-3及335-4中所示，奇數位元線單元303包括在相鄰程式狀態L1及L2之間的相關聯讀取容限RDo。
在圖3所說明之實施例中，由於偶數位元線單元之第一子集302具有比偶數位元線單元之第二子集306及奇數位元線單元303更少的指派程式狀態/位元數目，所以讀取容限RDe-1大於讀取容限RDe-2及RDo。類似地，由於奇數位元線單元303具有比偶數位元線單元之第二子集306少之指派程式狀態/位元的數目，所以讀取容限RDo大於讀取容限RDe-2。如上文所提及，由於存在有限的程式化窗口，所以相鄰程式狀態之間的電壓容限隨著指派狀態之數目增加而減少。隨著相鄰程式狀態之間的讀取容限減少，準確讀取目標單元之狀態的能力可降低。歸因於由隨後程式化的相鄰單元對正程式化至所要狀態之目標單元所造成之FG-FG干擾效應，此問題可由於經程式化之目標單元的Vt偏移而加重。
如圖3之實施例所說明，偶數位元線單元之第一子集302(其在寫入操作期間首先程式化)具有比奇數位元線單元303及偶數位元線單元之第二子集306(其在寫入期間在耦接至字線305之交織單元302之後程式化)更少的指派程式狀態數目。在圖3之實施例中，奇數位元線單元303(其在寫入操作期間其次程式化)具有比偶數位元線單元之第二子集306(其在寫入期間在耦接至字線305之交織單元303之後程式化)更少的指派程式狀態數目。
本發明之各種實施例包括基於與單元之數目相關聯之程式化序列而變化指派至耦接至給定字線(例如，字線305)之單元之程式狀態的數目。逐個位元線地變化程式狀態之指派數目可減少與沿著選定字線程式化相鄰單元相關聯之不利FG-FG干擾效應。歸因於非揮發記憶體裝置按比例擴增，此類不利FG-FG干擾效應可隨著相鄰浮動閘極在實體上越來越靠近而變得更成問題。在程式狀態之指派數目及/或耦接至給定字線之單元的位元指派逐個位元線地變化的實施例中，與隨後程式化之選定字線單元子集相比，向首先程式化之選定字線單元子集指派較少數目的程式狀態及/或位元可提供各種優勢。
舉例而言，在圖3所說明之實施例中，由於在奇數位元線單元303及偶數位元線單元之第二子集306之前程式化偶數位元線單元之第一子集302，偶數位元線單元之第一子集302被指派一較小的程式狀態數目，其具有與對應於個別奇數位元線單元303及偶數位元線單元306之讀取容限RDo及RDe-2相比較大的在相鄰狀態之間的對應讀取容限RDe-1。由於與偶數位元線單元302相關聯之讀取容限RDe-1大於與奇數位元線單元303及偶數位元線單元306相關聯之讀取容限RDo及RDe-2，所以偶數位元線單元302較不容易出現歸因於與來自隨後經程式化之相鄰奇數位元線單元303及/或相鄰偶數位元線單元306之FG-FG干擾相關聯的Vt偏移的錯誤的資料讀取。
在圖3所說明之實施例中，由於在偶數位元線單元302之後程式化奇數位元線單元303，所以奇數位元線單元303被指派一較大數目的程式狀態，其具有與對應於偶數位元線單元302之讀取容限RDe-1相比較小的在相鄰狀態之間的對應讀取容限RDo。由於偶數位元線單元302之Vt位準經程式化至所要程式狀態，例如，偶數位元線單元302之Vats不在單元302達到所要程式狀態之後藉由進一步程式化而增加，所以奇數位元線單元303較不容易出現由相鄰偶數位元線單元302之程式化造成之FG-FG干擾。
然而，在圖3所說明之實施例中，在正程式化至所要程式狀態之相鄰奇數位元線單元之後程式化偶數位元線單元之第二子集306。由於在奇數位元線單元303之後程式化偶數位元線單元之第二子集306，所以偶數位元線單元306被指派一較大數目的程式狀態，其具有與對應於奇數位元線單元303之讀取容限RDo相比較小的在相鄰狀態之間的對應讀取容限RDe-2。由於奇數位元線單元303之Vt位準經程式化至所要程式狀態，例如奇數位元線單元303之Vats不在單元303達到所要程式狀態之後藉由進一步程式化而增加，所以偶數位元線單元306較不容易出現由相鄰奇數位元線單元303之程式化造成之FG-FG干擾。
在本發明之各種實施例中，由相鄰奇數位元線單元303儲存之資料被作為一群組一起讀取且可對應於與給定字線305相關聯之資料的邏輯頁，例如，一奇數邏輯頁。在此類實施例中，偶數位元線單元之第一子集302及偶數位元線單元之第二子集306亦可被作為一群組一起讀取且可對應於與給定字線305相關聯之資料的邏輯頁，例如，一偶數邏輯頁。在偶數位元線單元之第一子集302及偶數位元線單元之第二子集306被一起讀取之實施例中，可回應於自與非揮發記憶體單元之陣列相關聯之處理器或外部主機接收之資料擷取請求組合由相鄰偶數位元線單元(例如，耦接至偶數位元線332-1之單元302及耦接至偶數位元線336-1之單元306)儲存之資料。舉例而言，在圖3所說明之實施例中，由具有1.5位元/單元之位元指派之偶數位元線單元302儲存之資料可與由具有2.5位元/單元之位元指派之相鄰偶數位元線單元306儲存之資料組合使得所組合之相鄰偶數位元線單元302及306表示總共4個邏輯位元，例如1.5+2.5個位元，或2位元/單元。
在圖3所說明之實施例中，一對相鄰偶數位元線單元(例如，具有三種指派程式狀態之1.5位元單元302及具有六種指派程式狀態之2.5位元單元306)可映射至四個二元位元。在此類實施例中，相鄰之三狀態單元302及六狀態單元306具有18種可能之組合狀態，例如，所組合之單元302及306可映射至表示4個二元位元之16種資料狀態及兩種額外狀態。在此類實施例中，相鄰奇數位元線單元對(例如，具有四種指派程式狀態之2位元單元303)亦可映射至四個二元位元，使得與選定字線相關聯之邏輯奇數頁大小及邏輯偶數頁大小為相同的。
在圖3所說明之實施例中，耦接至單元302之偶數位元線及耦接至單元306之偶數位元線可被一起感測以擷取來自選定字線305之資料。耦接至單元303之奇數位元線亦可被一起感測以擷取來自選定字線305之資料。在此等實施例中，儲存於字線305之偶數位元線單元302及306中之資料表示資料之一邏輯頁，且儲存於字線305之奇數位元線單元303中之資料表示資料之不同的邏輯頁。
圖4為具有根據本發明之一實施例而程式化之至少一記憶體裝置420之電子記憶體系統400的功能性方塊圖。記憶體系統400包括耦接至非揮發記憶體裝置420之處理器410，該非揮發記憶體裝置420包括多級非揮發單元之記憶體陣列430。記憶體系統400可包括獨立積體電路，或處理器410及記憶體裝置420兩者可在同一積體電路上。處理器410可為微處理器或諸如特殊應用積體電路(ASIC)之某一其他類型之控制電路。
出於清楚起見，已簡化電子記憶體系統400以集中關注與本發明特定相關之特徵。記憶體裝置420包括非揮發記憶體單元之陣列430，其可為具有NAND架構之浮閘快閃記憶體單元。每列記憶體單元之控制閘極與一字線耦接，而記憶體單元之汲極區則耦接至位元線。與圖1中所說明之相同，記憶體單元之源極區耦接至源極線。一般熟習此項技術者將瞭解，將記憶體單元連接至位元線及源極線之方式視陣列係NAND架構、NOR架構、及AND架構還是某一其他記憶體陣列架構而定。
圖4之實施例包括位址電路440，其用以鎖存經由I/O電路460在I/O連接462上提供之位址信號。位址信號由列解碼器444及行解碼器446接收並解碼以存取記憶體陣列430。按照本發明，彼等熟習此項技術者應瞭解，位址輸入連接之數目視記憶體陣列430之密度及架構而定，且位址之數目隨著記憶體單元之數目增加及記憶體區塊及陣列之數目增加而增加。
非揮發單元之記憶體陣列430根據本文所說明之實施例可包括具有變化之數目之指派程式狀態及變化之位元指派的非揮發多級記憶體單元。記憶體裝置420使用在此實施例中可為讀取/鎖存電路450之感測/緩衝電路藉由在記憶體陣列行中感測電壓及/或電流改變而在記憶體陣列430中讀取資料。讀取/鎖存電路450可讀取及鎖存來自記憶體陣列430的一頁或一列資料。包括I/O電路460以用於在I/O連接462上與處理器410進行雙向資料通信。包括寫入電路455以將資料寫入記憶體陣列430。
控制電路470解碼來自處理器410之由控制連接472提供的信號。此等信號可包括用以控制在記憶體陣列430上之操作(其包括資料讀取、資料寫入及資料擦除操作)的晶片信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路470負責執行來自處理器410之指令以根據本發明之實施例執行操作及程式化。控制電路470可為一狀態機、序列器、或某一其他類型之控制器。彼等熟習此項技術者將瞭解，可提供額外電路及控制信號，且圖4之記憶體裝置細節已經簡化以有助於容易說明。
圖5為具有根據本發明之一實施例程式化之至少一記憶體裝置之記憶體模組的功能性方塊圖。說明記憶體模組500為一記憶卡，儘管參照記憶體模組500所論述之概念可適用於其他類型之抽取式或攜帶型記憶體(例如，USB快閃驅動器)並意欲在如本文所使用之"記憶體模組"之範疇內。另外，儘管在圖5中描繪一實例形狀因子，但此等概念亦適用於其他形狀因子。
在一些實施例中，記憶體模組500將包括外殼505(如所描繪)以封閉一或多個記憶體裝置510(雖然此類外殼並非所有裝置或裝置應用所必要的)。至少一記憶體裝置510包括可根據本文所描述之實施例讀取之非揮發多級記憶體單元的陣列。在存在時，外殼505包括用於與主機裝置通信之一或多個接觸515。主機裝置之實例包括數位相機、數位記錄及播放裝置、PDA、個人電腦、記憶卡讀卡機、介面集線器及其類似物。對於某些實施例，接觸515採取標準化介面的形式。舉例而言，對於USB快閃驅動器，接觸515可採取USB類型A公接頭之形式。對於某些實施例，接觸515採取半專屬介面的形式，諸如可於SanDisk公司特許之CompactFlashTM 記憶卡、由索尼公司特許之Memory StickTM 記憶卡、由東芝公司特許之SD Secure DigitalTM 記憶卡及其類似物上發現者。然而，一般而言，接觸515提供一介面，用於在記憶體模組500及具有用於接觸515之相容接收器之主機之間傳遞控制、位址及/或資料信號。
記憶體模組500可視情況包括額外電路520，其可為一或多個積體電路及/或離散組件。對於某些實施例，額外電路520可包括記憶體控制器(例如，控制電路)，用於控制多個記憶體裝置510上的存取及/或在外部主機及記憶體裝置510之間提供一轉譯層。舉例而言，接觸515之數目及連接至一或多個記憶體裝置510之510連接之數目之間可不存在一對一對應。因此，記憶體控制器可選擇性地耦接記憶體裝置510之I/O連接(未於圖5中展示)以在適當時間於適當I/O連接處接收適當之信號或在適當時間於適當接觸515處提供適當之信號。類似地，主機及記憶體模組500之間之通信協定可與存取記憶體裝置510所需要的不同。記憶體控制器可接著將自主機接收之命令序列轉譯至適當之命令序列以達到對記憶體裝置510之所要存取。此類轉譯除了命令序列外可進一步包括改變信號電壓位準。
額外電路520可進一步包括與控制記憶體裝置510無關之功能性，諸如可由ASIC執行之邏輯功能。又，額外電路520可包括限制對記憶體模組500的讀取或寫入存取之電路(諸如，密碼保護、生物統計學或其類似物)。額外電路520可包括指示記憶體模組500之狀態的電路。舉例而言，額外電路520可包括用以確定功率是否供應至記憶體模組500且當前是否在存取記憶體模組500的功能性，及展示其狀態之一指示(諸如施加功率期間的連續光及存取期間的閃爍光)的功能性。額外電路520可進一步包括被動裝置，諸如有助於在記憶體模組500內調節功率需求之去耦電容器。
結論
已展示用於操作非揮發記憶體單元之方法、裝置、模組及系統。一方法實施例包括指派第一數目之程式狀態至耦接至一字線之第一單元，該第一單元可經程式化至該第一數目之程式狀態。該方法包括指派第二數目之程式狀態至耦接至該字線之第二單元，該第二單元可經程式化至該第二數目之程式狀態，其中程式狀態之第二數目大於程式狀態之第一數目。該方法包括在程式化第二單元至第二數目之程式狀態中之一者之前程式化第一單元至第一數目之程式狀態中之一者。
在一些實施例中，耦接至字線之第三單元經指派第三數目之程式狀態，該第三單元可程式化至該第三數目之程式狀態。在此類實施例中，程式狀態之第三數目大於程式狀態之第二數目，且在第一單元及第二單元之後程式化第三單元。指派至該數目之單元之程式狀態的數目及/或單元之位元指派可基於與該數目之單元相關聯之程式化序列。
儘管本文中已說明並描述了特定實施例，但一般熟習此項技術者將瞭解，可用一經設計以達成相同結果的配置來代替所展示之特定實施例。此揭示案意欲涵蓋本發明之各種實施例之修改或變化。將理解，已以說明之方式而非以限制之方式來作出以上描述。當回顧以上描述時，以上實施例之組合及本文中未特定描述之其他實施例將為熟習此項技術者所顯而易見。本發明之各種實施例的範疇包括使用以上結構及方法之其他應用。因此，應參考附加之請求項連同此等請求項被賦予之均等物的完整範圍來確定本發明之各種實施例的範疇。
在上述實施方式中，出於簡化該揭示案之目的而將各種特徵一起群聚於單個實施例中。揭示案之此方法將不被解釋為反映本發明之所揭示實施例必須使用比每一請求項中明確列舉之特徵多的特徵的意圖。實情為，如以下申請專利範圍所反映，發明性標的物在於比單個所揭示實施例之所有特徵少的特徵。因此，以下申請專利範圍被特此併入至實施方式中，其中每一請求項作為一獨立實施例單獨成立。
100．．．非揮發記憶體陣列
105-1、…、105-N．．．列選擇線
107-1、…、107-M．．．交叉行感測線
109-1、…、109-M．．．NAND串
111-1、…、111-N．．．非揮發記憶體單元
113．．．源極選擇閘
115．．．汲極選擇線
117．．．源極選擇線
119．．．汲極選擇閘
121-1．．．汲極接觸
123．．．共同源極線
202．．．偶數位元線單元
203．．．奇數位元線單元
205．．．字線
232-1、232-2、…、232-N．．．偶數編號位元線
233-1、233-2、…、233-N．．．奇數編號位元線
234-1、234-2、…、234-N．．．電壓分布影像
235-1、235-2、…、235-N．．．電壓分布影像
302．．．單元
303．．．單元
305．．．字線
306．．．單元
332-1、332-2、332-3．．．偶數編號位元線
333-1、333-2、333-3、333-4．．．奇數編號位元線
334-1、334-2、334-3．．．Vt分布影像
335-1、335-2、335-3、335-4．．．Vt分布影像
336-1、336-2．．．偶數編號位元線
338-1、338-2．．．Vt分布影像
400．．．電子記憶體系統
410．．．處理器
420．．．記憶體裝置
430．．．記憶體陣列
444．．．列解碼器
446．．．行解碼器
450．．．讀取/鎖存電路
455．．．寫入電路
460．．．I/O電路
462．．．I/O連接
470．．．控制電路
472．．．連接
500．．．記憶體模組
505．．．外殼
510．．．記憶體裝置
515．．．接觸
520．．．額外電路
圖1為可配合本發明之實施例使用之非揮發記憶體陣列之一部分的簡圖。
圖2說明根據本發明之一實施例的與具有不同位元指派之單元相關聯之臨限電壓分布影像。
圖3說明根據本發明之一實施例的與具有不同位元指派之單元相關聯之臨限電壓分布影像。
圖4為根據本發明之一實施例之具有至少一記憶體裝置之電子記憶體系統之功能性方塊圖。
圖5為根據本發明之一實施例之具有至少一記憶體裝置之記憶體模組之功能性方塊圖。
202．．．偶數位元線單元
203．．．奇數位元線單元
205．．．字線
232-1、232-2、…、232-N．．．偶數編號位元線
233-1、233-2、…、233-N．．．奇數編號位元線
234-1、234-2、…、234-N．．．電壓分布影像
235-1、235-2、…、235-N．．．電壓分布影像

Claims (24)

  1. 一種用於操作非揮發多級記憶體單元之一陣列(100、430)的方法，該方法包含：指派一第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)至耦接至一列選擇線(105-1、…、105-N、205、305)之一第一單元(202、302)，該第一單元(202、302)可被程式化至該第一數目之程式狀態；指派一第二數目之程式狀態(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)至耦接至該列選擇線(105-1、…、105-N、205、305)之一第二單元(203、303)，該第二單元(203、303)可被程式化至該第二數目之程式狀態，其中程式狀態之該第二數目(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)大於程式狀態之該第一數目(234-1、234-2、…、234-N、334-1、334-2、334-3)；且在將該第二單元(203、303)程式化至該第二數目之程式狀態(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)中之一者之前，將該第一單元(202、302)程式化至該第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)中之一者。
  2. 如請求項1之方法，其中該指派包括指派一數目之程式狀態(234-1、234-2、…、234-N、235-1、235-2、…、235-N、334-1、334-2、334-3)至該第一單元(202、302) 及該第二單元(203、303)中之至少一者，其中該數目之程式狀態對應於該單元之一非整數位元指派。
  3. 如請求項1之方法，其中該指派包括指派一數目之程式狀態(234-1、234-2、…、234-N、235-1、235-2、…、235-N、334-1、334-2、334-3)至該第一單元(202、302)及該第二單元(203、303)中之每一者，其中該數目之程式狀態對應於該單元之一非整數位元指派。
  4. 如請求項3之方法，其中該方法包括回應一資料擷取請求，將由該首先程式化之單元(202、302)儲存的資料與由該其次程式化之單元(203、303)儲存的資料組合。
  5. 一種用於操作非揮發多級記憶體單元之一陣列(100、430)之方法，該方法包含：指派一第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)至耦接至一列選擇線(105-1、…、105-N、205、305)之一第一單元(202、302)，該第一單元(202、302)可被程式化至該第一數目之程式狀態；指派一第二數目之程式狀態(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)至耦接至該列選擇線(105-1、…、105-N、205、305)之一第二單元(203、303)，該第二單元(203、303)可被程式化至該第二數目之程式狀態，其中程式狀態之該第二數目(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)大於程式狀態之該第一數目(234-1、234-2、…、234-N、334-1、 334-2、334-3)；指派一第三數目之程式狀態(338-1、338-2)至耦接至該列選擇線(105-1、…、105-N、205、305)之一第三單元(306)，該第三單元可經程式化至該第三數目之程式狀態，其中程式狀態之該第三數目(338-1、338-2)大於程式狀態之該第二數目(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)；及在將該第二單元(203、303)程式化至該第二數目之程式狀態(235-1、235-2、…、235-N、335-1、335-2、335-3、335-4)中之一者之前及在將該第三單元(306)程式化至該第三數目之程式狀態(338-1、338-2)中之一者之前，將該第一單元(202、302)程式化至該第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)中之一者。
  6. 如請求項5之方法，其中該方法包括：指派對應於該第一單元(202、302)之一非整數位元指派之一數目之程式狀態(234-1、234-2、…、234-N、354-1、334-2、334-3)至該第一單元(202、302)；及指派對應於該第三單元(306)之一非整數位元指派之一數目之程式狀態(338-1、338-2)至該第三單元(306)。
  7. 如請求項6之方法，其中該方法包括指派該數目之程式狀態至該第一單元(202、302)及該第三單元(306)，使得該第一單元(202、302)及該第三單元(306)之該非整數位元指派合計為一位元指派，其為該第二單元(203、303) 之彼位元指派之兩倍。
  8. 如請求項7之方法，其中該第二單元(203、303)耦接至該第一單元(202、302)及該第三單元(306)之間之該列選擇線(305)，且其中該方法包括一起讀取該首先程式化之單元(202、302)及該第三經程式化之單元(306)。
  9. 如請求項8之方法，其中該方法包括將自該首先程式化之單元(202、302)讀取之資料與自該第三經程式化之單元(306)讀取之資料組合，該讀取之資料對應於資料之一邏輯頁。
  10. 一種用於操作非揮發多級記憶體單元之一陣列(100、430)之方法，該方法包含：指派一數目之程式狀態(234-1、234-2、…、234-N、235-1、235-2、…、235-N、334-1、334-2、334-3)至耦接至一第一列選擇線(105-1、…、105-N、205、305)之一數目之單元(202、203、302、303、306)，該等單元可經程式化至該數目之程式狀態；及基於與該數目之單元(202、203、302、303、306)相關聯之一程式化序列，變化指派至該數目之單元(202、203、302、303、306)之程式狀態之該數目(234-1、234-2、…、234-N、235-1、235-2、235-N、334-1、334-2、334-3)；其中該程式化序列包括在程式化該數目之單元之一第二子集(203、303)之前，程式化該數目之單元之一第一子集(202、302)，且其中變化經指派之程式狀態之該數 目(234-1、234-2、…、234-N、235-1、235-2、…、235-N、334-1、334-2、334-3)包括：指派一第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)至該第一子集(202、302)；及指派一第二數目之程式狀態(235-1、235-2、…、235-N)至該第二子集(203、303)，程式狀態之該第二數目大於程式狀態之該第一數目。
  11. 如請求項10之方法，其中指派該第一數目(234-1、234-2、…、234-N、334-1、334-2、334-3)及該第二數目(235-1、235-2、…、235-N)中之至少一者包括指派對應於該子集之一非整數位元指派之一數目之程式狀態。
  12. 如請求項10之方法，其中：指派該第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)包括指派對應於該第一子集(202、302)之一非整數位元指派之一數目之程式狀態，其中單元之該第一子集(202、302)耦接至偶數編號之感測線(107-2、BLe-1、BLe-2、…、BLe-N)；及指派該第二數目之程式狀態(235-1、235-2、…235-N)包括指派對應於該第二子集(203、303)之一非整數位元指派之一數目之程式狀態，其中該第二子集(203、303)之該非整數位元指派大於該第一子集(202、302)之該位元指派，且該第二子集之單元(203、303)耦接至奇數編號之感測線(107-1、107-3、BLo-1、BLo-2、…、BLo-N)。
  13. 如請求項11之方法，其中該程式化序列包括在程式化該數目之單元之該第二子集(203、303)之後，程式化該數目之單元之一第三子集(306)，且其中變化經指派之程式狀態之該數目包括指派一第三數目之程式狀態(338-1、338-2)至該第三子集(306)，程式狀態之該第三數目(338-1、338-2)大於程式狀態之該第二數目(235-1、235-2、…、235-N)。
  14. 如請求項13之方法，其中：程式化該第一子集(202、302)包括程式化耦接至一數目之偶數編號之感測線(BLe-1、BLe-3、BLe-5)之一子集；程式化該第二子集(203、303)包括程式化耦接至一數目之奇數編號之感測線(BLo-1、BLo-2、BLo-3、BLo-4)之一子集；及程式化該第三子集(306)包括程式化耦接至不同於該第一數目之偶數編號之感測線(BLe-1、BLe-3、BLe-5)之數目之偶數編號之感測線(BLe-2、BLe-4)之一子集。
  15. 如請求項14之方法，其中：指派該第一數目之程式狀態(234-1、234-2、…、234-N、334-1、334-2、334-3)包括指派對應於該第一子集(202、302)之一非整數位元指派之一數目之程式狀態；及指派該第三數目之程式狀態(338-1、338-2)包括指派對應於該第三子集(306)之一非整數位元指派之一數目之程式狀態。
  16. 一種非揮發記憶體裝置，其包含：非揮發記憶體單元之一陣列(100、430)，其排列於由列選擇線(205)耦接之多列及由感測線(BLe-1、BLe-2、…、BLe-N、BLo-1、BLo-2、…、BLo-N)耦接之多行中；及控制電路(460)，其耦接至該陣列(100、430)且經組態以按照感測線(BLe-1、BLe-2、…、BLe-N、BLo-1、BLo-2、…、BLo-N)，根據在一感測線(BLe-1、BLe-2、…、BLe-N、BLo-1、BLo-2、…、BLo-N)上執行之一程式化序列來程式化耦接至一選定之列選擇線(205)的單元，其中：耦接至該選定之列選擇線(205)且與待首先程式化之一數目之感測線(BLe-1、BLe-2、…、BLe-N)相關聯之單元(202)具有一第一經指派數目之程式狀態(234-1、234-2、…、234-N)，及耦接至該選定列選擇線(205)且與待其次程式化之一數目之感測線(BLo-1、BLo-2、…、BLo-N)相關聯之單元(203)具有一第二經指派數目之程式狀態(235-1、235-2、…、235-N)，該第二經指派之數目大於該第一經指派之數目。
  17. 如請求項16之裝置，其中待首先程式化之感測線之該數目對應於偶數編號之感測線(BLe-1、BLe-2、…、BLe-N)，且待其次程式化之感測線之該數目對應於奇數編號之感測線(BLo-1、BLo-2、…、BLo-N)。
  18. 如請求項16之裝置，其中該第一經指派數目之程式狀態(234-1、234-2、…、234-N)對應於與待首先程式化之該數目之感測線(BLe-1、BLe-2、…、BLe-N)相關聯之該等單元之一第一非整數位元指派，且該第二經指派數目之程式狀態(235-1、235-2、…、235-N)對應於與待其次程式化之該數目之感測線(BLo-1、BLo-2、…、BLo-N)相關聯之該等單元之一第二非整數位元指派。
  19. 如請求項18之裝置，其中該第一非整數位元指派為每一單元至少1.5位元，且該第二非整數位元指派為每一單元至少2.5位元。
  20. 一種非揮發記憶體裝置，其包含：非揮發記憶體單元之一陣列(100、430)，其排列於由列選擇線(305)耦接之多列及由感測線(BLe-1、BLe-2、BLe-3、BLe-4、BLe-5、BLo-1、BLo-2、BLo-3、BLo-4)耦接之多行中；及控制電路(460)，其耦接至該陣列(100、430)且經組態以按照感測線(BLe-1、BLe-2、BLe-3、BLe-4、BLe-5、BLo-1、BLo-2、BLo-3、BLo-4)，根據在一感測線(BLe-1、BLe-2、BLe-3、BLe-4、BLe-5、BLo-1、BLo-2、BLo-3、BLo-4)上執行之一程式化序列來程式化耦接至一選定之列選擇線(305)的單元，其中：耦接至該選定之列選擇線(305)且與待首先程式化之一數目之感測線(BLe-1、BLe-3、BLe-5)相關聯之單元(302)具有一第一經指派數目之程式狀態(334-1、334- 2、334-3)；耦接至該選定列選擇線(305)且與待其次程式化之一數目之感測線(BLo-1、BLo-2、BLo-3、BLo-4)相關聯之單元具有一第二經指派數目之程式狀態(335-1、335-2、335-3、335-4)，該第二經指派之數目大於該第一經指派之數目；及耦接至該選定列選擇線(305)且與待第三程式化之一數目之感測線(BLe-2、BLe-4)相關聯之單元具有一第三經指派數目之程式狀態(338-1、338-2)，該第三經指派之數目大於該第二經指派之數目。
  21. 如請求項20之裝置，其中待首先程式化之該數目之感測線對應於偶數編號之感測線之一第一子集(BLe-1、BLe-3、BLe-5)，且待第三程式化之該數目之感測線對應於偶數編號之感測線之一第二子集(BLe-2、BLe-4)。
  22. 如請求項20之裝置，其中該第一經指派數目之程式狀態(334-1、334-2、334-3)對應於與待首先程式化之該數目之感測線(BLe-1、BLe-3、BLe-5)相關聯之該等單元之一非整數位元指派，且該第三經指派數目之程式狀態(338-1、338-2)對應於與待第三程式化之該數目之感測線(BLe-2、BLe-4)相關聯之該等單元之一非整數位元指派。
  23. 如請求項22之裝置，其中該第二經指派數目之程式狀態(335-1、335-2、335-3、335-4)對應於與待其次程式化之該數目之感測線(BLo-1、BLo-2、BLo-3、BLo-4)相關聯 之單元之一整數位元指派。
  24. 如請求項20之裝置，其中該控制電路(460)經組態以按照感測線(BLe-1、BLe-2、BLe-3、BLe-4、BLe-5、BLo-1、BLo-2、BLo-3、BLo-4)，根據在該感測線(BLe-1、BLe-2、BLe-3、BLe-4、BLe-5、BLo-1、BLo-2、BLo-3、BLo-4)上執行之該程式化序列來程式化耦接至一下一隨後選定之列選擇線(305)的單元。
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