JPS61150197A

JPS61150197A - 不揮発性半導体記憶装置

Info

Publication number: JPS61150197A
Application number: JP59278407A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-07-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は不揮発性メモリセルを用いた不揮発性半導体
記憶装置に関する。

［発明の技術的背景］浮遊ゲート電極および制御ゲート電極からなる二重ゲー
ト型のＭＯＳトランジスタをメモリセルとして用い、浮
遊ゲート電極上に設けられた制御ゲート電極とドレイン
に高電圧を印加し、ソースをほぼアース電位にしてイン
パクト・アイオナイゼーションを発生させ１、このとき
発生した電子、正孔対のうちの電子を浮遊ゲート電極内
に捕獲し、これによりしきい値電圧を変化させることに
よつて情報を記憶させる、情報の電気的な書込みが可能
な不揮発性半導体記憶装置はＥＰＲＯＭとして良く知ら
れている。

第３図は従来のＥＰＲＯＭの一例を示す回路図である。

因において、Ｒ１ないしＲｍは行線、Ｄｌないし［）ｎ
は列線であり、これら行線Ｒ１ないしＲｍと列線Ｄ１な
いし［）ｎとの各交点には前記のような二重ゲート型の
ＭＯＳトランジスタからなるメモリセルＴＭ１１ないし
ＴＭｍｎが設けられ、これらメモリセルＴＭ１１ないし
ＴＭｉｎの１ｌｌｌｌＯゲートは対応する行１ｉＲ１な
いしＲｍに、ドレインは対応する列線Ｄ１ないしＤｎに
それぞれ接続され、すべてのメモリセルＴＭ１１ないし
ＴＭ−〇のソースはアース電位点に接続されている。そ
して上記メモリセルＴＭ１１ないしＴＭＩｌｎはメモリ
セルアレイ１０を構成している。

上記行線Ｒ１ないしＲｍは、情報読出し／Ｉ込み制御信
号Ｒ／Ｗをゲート入力とするデプレッション形（以下、
Ｄ形と称する）のトランジスタＴＲ１ないしＴＲｍそれ
ぞれを介して行デコーダ２０に接続されている。この行
デコーダ２０は行アドレス信号に応じて一つの行線を選
択し、選択した行線に対応する出力端から高レベルの信
号を出力する。

上記列線ＤコないしＤｎは列線選択回路３０内のエンハ
ンスメント形（以下、Ｅ形と称する）の列線選択用ＭＯ
ＳトランジスタＴＤ１ないしＴＤｒｌを介して信号検出
ノードＮ１に接続されている。

そしてこのノードＮ１の信号はセンスアンプ４０により
検出され、この検出信号はざらに出力回路５Ｇを介して
メモリ外部に出力される。

上記列線選択用ＭｏＳトランジスタＴＤＩないしＴＤｎ
のゲートには列選択１１Ｃ１ないしＣｎが接続され、こ
れら列選択線Ｃ１ないしＣｎは上記信＠Ｒ／υをゲート
入力とするＤ形のＭｏ８）−ランジスタＴＣＩないしＴ
Ｃｎを介して列デコーダ６０に接続されている。この列
デコーダ６０は列アドレス信号に応じて一つの列選択線
を選択し、選択した列選択線に対応する出力端から高レ
ベルの信号を出力する。

書込み用トランジスタ回路７０は上記メモリセルＴＭに
情報を書込む際に、行線Ｒおよび列選択線Ｃに情報書込
み用の高電圧Ｖｐを選択的に供給するためのものであり
、内部には書込み電圧Ｖｐが印加される電源端子７１に
ドレインが接続されているＥ形のＭＯＳトランジスタＷ
Ｒ１２ないしＷＩ１２およびＷＣｌ２ないしＷＣｎｌ、
これらトランジスタＷＲ１２なし）ＬＷＲ１２およびＷ
Ｃｌ２ないしＷ　Ｃｎ２それぞれに直列接続されたＤ形
のＭｏＳトランジスタＷＲ１１ないしＷＲｍｌおよびＷ
ＣｌｌないしＷＣｎｌが設けられている。そして上記ト
ランジスタＷＲ１２ないしＷ　Ｒｍ２およびＷＣｌ２な
いしＷＣｎｌのゲートには情報の書込み時に高電圧にさ
れる信号Ｈが並列的に供給されるようになっており、上
記トランジスタＷＲ１１ないしＷ　ＲＩｔおよびＷＣｌ
ｌないしＷＣｎｌのゲートはそれぞれのソースに接続さ
れている。

上記行線Ｒ１ないしＲｍおよび列選択線Ｃ１ないしＯｎ
の各他端、すなわち行デコーダ２０、列デコーダ６０の
出力端の反対側は、上記書込み用トランジスタ回路７０
内のトランジスタＷＲ１１ないしＷＲｌｌｌおよびＷＣ
ｌｌないしＷ　Ｃｎｉそれぞれのソースに接続されてい
る。

上記信号検出ノードＮ１と、上記とは異なる書込み電圧
Ｖｐが印加される電源端子７２との間にはＥ形のＭＯＳ
トランジスタＴ１が接続され、このトランジスタＴ１の
ゲートには■込み情報入力制御回路８０の出力ノードＮ
２の信号が供給される。

上記書込み情報入力制御回路８０は、入力情報Ｄｉｎを
受けこの入力情報Ｄｉｎに応じた内部情報ｄｉｎを発生
する内部情報発生回路８１と、書込み電圧Ｖｐが印加さ
れる電源端子８２とアース電位との藺にＥ形のＭＯＳト
ランジスタＴ２とＤ形のＭＯＳトランジスタＴ３および
Ｅ形のＭＯＳトランジスタＴ４とが直列に接続されかつ
上記トランジスタＴ３とＴ４との直列接続点である上記
出力ノードＮ２とアース電位との間にＥ形のＭＯＳトラ
ンジスタＴ５が接続された出力１１１１１回路８３とで
構成されている。そして上記トランジスタＴ２のゲート
には上記信号Ｈが供給され、トランジスタＴ３のゲート
は上記出力ノードＮ２に接続され、トランジスタＴ４の
ゲートには上記内部情報ｄｉｎが供給され、トランジス
タＴ５のゲートには上記信号Ｒ、／Ｗが供給される。

上記のような構成でなる従来のＥＰＲＯＭにおいて、情
報の読出し時には信号Ｒ／Ｗが高レベル（”　１　”レ
ベル）に、信号Ｈが“０”レベルに、各電源端子７１．
７２．８２の書込み電圧Ｖｐが５■にそれぞれされる。

信号Ｒ／ｗが高レベルにされると、トランジスタＴＣＩ
ないしＴＣｎ、ＴＲ１ないしＴＲｍがオンする。またト
ランジスタＴ５もオンして、ノードＮ２が低レベル（“
−〇”レベル）となる。これによりトランジスタＴ１は
オフする。

さらに書込み用トランジスタ回路７０内のトランジスタ
ＷＣｌ２ないしＷ　Ｃｎ２、ＷＲ１２ないしＷＲ１２は
すべてオフし、行線Ｒ１ないしＲｍおよび列選択線Ｃ１
ないしＣｎのうち、行デコーダ２０あるいは列デコーダ
６０により選択されたもののみが高レベルにされて、こ
の交点に位置するメモリセルアレイ１０内のメモリセル
ＴＭが選択される。この選択されたメモリセルＴＭのし
きい値電圧が低い状態にあれば、このメモリセルはオン
してドレイン、ソース間に電流が流れ、信号検出ノード
Ｎ１は低レベルにされる。他方、この選択されたメモリ
セルＴＭに予め情報の書込みが行われ、しきい値電圧が
高い状態にされていれば、このメモリセルはオフとなり
、信号検出ノードＮ１はセンスアンプ４０内の負荷によ
り高レベルにされる。従って、このときのノードＮ１の
信号がセンスアンプ４０および出力回路５０を介してメ
モリ外部に出力される。

情報の書込み時には、信号Ｒ／Ｗが低レベルに、Ｖｐが
＋２５Ｖに、信号Ｈが例えば＋３０Ｖにそれぞれされる
。このとき、例えば行線Ｒ１と列選択線Ｃ１とが選択さ
れたとすると、トランジスタＴＲ１、ＴＣｌがカットオ
フして、行線Ｒ１と列選択１１ｃ１とが書込みトランジ
スタ回路７０内のトランジスタＷＲ１２とＷＲｌｌおよ
びＷＣｌ２とＷＣｌｌそれぞれを直列に介して＋２５Ｖ
まで充電される。このとき他の行線Ｒと列選択１ｉｔｃ
は、行デコーダ２０および列デコーダ６０の対応する出
力信号が低レベルとなり、トランジスタＴＲ２ないしＴ
ＲｍおよびＴｅ３ないしＴＣｎがオンするため低レベル
にされる。また、このとき、入力情報Ｄｉｎが低レベル
にされていれば内部情報ｄｉｎも低レベルにされ、ノー
ドＮ２には電源端子８２に供給されている電圧Ｖｐの電
圧＋２５Ｖが出力される。このため、トランジスタＴ１
がオンしてノードＮ１はｙＰ−ｖｔｈ（Ｔ１）で与えら
れる約２２Ｖ程度の電圧まで充電される。ただし、上記
Ｖｔｈ（ＴＩ）はトランジスタＴ１のしきい値電圧であ
る。従って、行線Ｒ１と列線Ｄ１とにより選択されるメ
モリセルＴＭ１１の制御ゲートには２５Ｖの電圧が印加
され、ド１／ｌ’　ンニハ２５−Ｖ　ｔ　ｈ　（Ｔ　１
　）　アルイＧ；ｔ２５−Ｖｔｈ　（ＴＤｌ　）で与え
られる約２２Ｖの電圧が印加される。ただし、上記Ｖｔ
ｈ（ＴＤｌ）はトランジスタＴＤ１のしきい値電圧であ
る。このとき、上記メモリセルＴＭ１１には前記のよう
なインパクト・アイオナイゼーションによる電子の注入
により情報が書込まれる。もしも、入力情報Ｑｉｎが高
レベルならばトランジスタＴ１がカットオフするので、
上記メモリセルＴＭＩＩのドレインには電圧が印加され
ず、情報の書込みは行われない。

また、一度情報の書込みが行われたメモリセルでは消去
が行われない限り情報は記憶され続けるので、情報の記
憶状態は不揮発性となる。

［背景技術の問題点コ従来のＥＦＲＯＭでは■込みトランジスタ回路７０とし
て、各行線および列線に対応してそれぞれ選択用のＥ形
のトランジスタＷＲもしくはＷＣと負商用のＤ形のトラ
ンジスタトランジスタＷＲもしくはＷＣの各２個のトラ
ンジスタを設ける必要がある。このため、全体の素子数
が多くなり、集積回路化する場合のチップサイズが大形
化するという欠点がある。特に、負荷用のトランジスタ
ＷＲ１１ないしＷ　Ｒ１１１およびＷＣｌｌないしＷＣ
ｎｌでは、書込み電圧Ｖｐからの電流流出をできるだけ
少なくするためにそれぞれのフンダクタンスを極めて小
さくする必要があり、このためには例えばチャネル幅が
６μｍで、チャネル長が６０μｍというようにチャネル
長が極めて長いトランジスタを用いなければならない。

ＥＲ明の目的Ｊこの発明は上記のような事情を考慮してなされたもので
ありその目的は、集積回路化する場合のチップサイズを
従来よりも小形にすることができる不揮発性半導体記憶
装置を提供することにある。

［発明の概！！］上記目的を達成するためこの発明の不揮発性半導体記憶
装置にあっては、それぞれ複数の行線および列線を互い
に交差するように設け、電荷を保持する手段がゲート絶
縁膜内に設けられた不揮発性メモリセルを上記複数の行
線および列線の各交点に配置してメモリセルアレイを構
成し、上記複数の各列線を複数の列選択線で選択し、上
記行線および列選択線のいずれか一方もしくは両方を第
１のデコーダで選択し、上記複数の各メモリセルに情報
を書込む際に使用される書込み電圧を複数の農込み電圧
端子に供給し、複数の負荷素子の各一端を上記複数の各
書込み電圧端子に接続し、複数の選択素子の一端を上記
複数の負荷素子のうち対応するものの他端に共通に接続
し、他端を上記行線および列選択線のうち対応するもの
にそれぞれ接続し、第２のデコーダに上記第１のデコー
ダに供給されるアドレス信号の一部信号を供給し、この
信号に基づいて第２のデコーダで上記複数の選択用素子
を選択的に動作させるようにしている。

このような構成によれば上記負荷素子の数を従来よりも
少なくすることができ、これによりチップサイズを従来
よりも小形にすることができる。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

Ｉ！１図はこの発明の不揮発性半導体記憶装置を従来と
同様にＥＦＲＯＭに実施した場合の構成を示す回路図で
ある。なお、この実施例回路では前記メモリセルアレイ
１０１列線選択回路３０、センスアンプ４０．出力回路
５０１列デコーダ６０、書込み情報入力制御回路８０お
よびトランジスタＴ１等が省略されているが、これらは
第３図の従来回路と同様に設けられているものである。

この実施例のメモリが従来と異なっているところは、従
来の書込み用トランジスタ回路７０の代わりに別な書込
み用トランジスタ回路７５が設けられ、かつ、新たに４
個のデコーダ９０１ないし９０４が設けられたことであ
る。

上記書込み用トランジスタ回路１５は、それぞれ書込み
電圧Ｖｐが印加される１１１１の電源端子７１と、ドレ
インが上記１個の端子１１のそれぞれに接続されている
負荷用のＤ形の１個のＭＯＳ　トランジスタ丁ＷＲＩな
いしＴＷＲｉと、それぞれ４個を１組としドレインが上
記１個のトランジスタＴＷＲ’１ないしＴＷＲｉのうち
対応する１個のソースに共通に接続され、ソースがそれ
ぞれ４個の各行線Ｒ１ないしＲ４それぞれ、Ｒ５ないし
Ｒ８それぞれ、・・・Ｒｍ−３ないしＲｍそれぞれに接
続された選択用のＥ形のＭＯＳトランジスタＴＷＲ１１
ないしＴＷＲ１４、ＴＷＲ２１ないしＴ　Ｗ　Ｒ２４、
−Ｔ　Ｗ　Ｒ１１ないしＴＷＲｉ４とで構成されている
。そして上記トランジスタＴＷＲＩＩ、ＴＷＲ２１，・
・・ＴＷＲｉｌのゲートにはデコーダ９０．かう出力さ
れる信号Ｈ１が入力されるようになっており、同様に上
記トランジスタＴＷＲ１２，ＴＷＲ２２，・・・ＴＷＲ
ｉ２のゲ−１−にはデコーダ９０２から出力される信号
Ｈ２が、上記トランジスタＴＷＲ１３，ＴＷＲ２３，・
・・ＴＷＲ１３のゲートにはデコーダ９０３から出力さ
れる信号Ｈ３が、上記トランジスタＴＷＲ１４，ＴＷＲ
２４゜・・・丁ＷＲｉ４のゲートにはデコーダ９０４か
ら出力される信号Ｈ４がそれぞれ並列に入力されるよう
になっている。なお、上記トランジスタＴＷＲ１ないし
ＴＷＲｉのゲートはそれぞれのソースに接続されている
。

上記４個のデコーダ９０１ないし９０４はそれぞれ同様
の回路構成であり、この回路はデコーダ９０４で例示す
るように、例えば＋５Ｖにされている電圧Ｖｃが印加さ
れる電源端子９１とノードＮ１１との闇にソース、ドレ
イン間が挿入され、ゲートが上記ノードＮ１１に接続さ
れた負荷用のＤ形のＭＯＳトランジスタＴｌｌと、上記
ノードＮ１１とアース電位との間に直列に挿入され、各
ゲートに行アドレス信号ＲＡＩ、ＲＡ２．情報の読出し
時には°“Ｏ″レベルにされかつ書込み時には″１°゛
レベルにされる信号Ｗ／Ｗがそれぞれ供給されるＥ形の
ＭＯＳトランジスタＴＩ２．　Ｔ１３．丁１４からなる
ナントゲート回路９２と、Ｄ形のトランジスタＴ１５．
　Ｔ１６゜Ｔ１７およびＥ形のトランジスタ７１８から
なり、上記ナントゲート回路９２の出力ノードであるノ
ードＮ１１の信号が″０″レベル（略アース電位）にさ
れているときに、電源端子９３に供給される高電圧Ｖｎ
まで昇圧した前記信号Ｈ４を出力する電圧昇圧回路９５
とから構成されている。

他のデコーダ９０１ないし９０．も上記デコーダ９０１
と同様に構成されているが、デコーダ９０９には上記ア
ドレス信号ＲＡ１．ＲＡ２の代わりにＲＡｌ、ＲＡ２が
、デコーダ９０２には上記アドレス信号ＲＡ１．ＲＡ２
の代わりにＲＡｌ、ＲＡ２が、デコーダ９０１には上記
アドレス信号ＲＡ１゜ＲＡ２の代わりにＲＡｌ、ＲＡ２
がそれぞれ供給されている。

なお、例えば行デコーダ２０がナントゲート型回路で構
成されている場合は、上記行アドレス信号ＲＡ１．ＲＡ
２は行デコーダ２０が行線Ｒ１、Ｒ５、・・・Ｒｍ−３
を選択するときのアドレス信号と同一であり、ＲＡｌ、
ＲＡ２は行デコーダ２０が行線Ｒ２、Ｒ６、・・・Ｒｍ
−２を選択するときのアドレス信号と同一であり、ＲＡ
ｌ、ＲＡ２は行デコーダ２０が行線Ｒ３、Ｒ７、・・・
Ｒｍ−１を選択するときのアドレス信号と同一であり、
ＲＡｌ、ＲＡ２は行デコーダ２０が行線Ｒ４、Ｒ８、・
・・Ｒｍを選択するときのアドレス信号と同一である。

もし、行デコーダ２０がノアゲート型回路で構成される
場合は、上記入力されるアドレス信号は全て逆相にすれ
ばよい。すなわち、行線Ｒｓ　、Ｒｓ　、Ｒｍ−３を選
択するアドレス信号はＲＡｌ、ＲＡ２となる。

このような構成において、情報の読出し時には信号π／
Ｗが“０”レベルにされているので、各デコーダ９０１
ないし９０４内のトランジスタＴ１４はすべてオフ状態
となり、これにより各デコーダ９０１ないし９０４内の
ナントゲート回路９２の出力ノードＮ１１の信号はＮ１
Ｎレベルにされる。この結果、各デコーダ９０１ないし
９０４の出力信号Ｈ１ないしＨ４は“０”レベルとなり
、■込みトランジスタ回路７５内の選択用のトランジス
タＴＷＲＩＩないしＴＷＲ１４、ＴＷＲ２１ないしＴ　
Ｗ　Ｒ２４、・・・ＴＷＲｉｔないしＴＷＲｉ４はすべ
てオフし、行線Ｒ１ないしＲｍは行デコーダ２０の出力
に従って選択される。

情報の塞込み時には信号１７／Ｗが“１″レベルにされ
ているので、各デコーダ９０１ないし９０４内のトラン
ジスタＴ１４はすべてオン状態となる。このとき行デコ
ーダ２０の出力により例えば一本の行ｌｌＲ４が選択さ
れているとすると、この行線Ｒ４を選択しているときに
行デコーダ２０に供給されているものと同じ行アドレス
信号ＲＡ１．ＲＡ２が供給されているデコーダ９０４内
でトランジスタＴ１２、　Ｔ１３が共にオン状態にされ
る。これにより、このデコーダ９０４内のナントゲート
回路９２の出力ノードＮ１１の信号のみが“０”レベル
にされる。

すると、これに続く電圧昇圧回路９５内のトランジスタ
Ｔ１５．１８がカットオフし、電源端子９３に印加され
ている高電圧ＶＨがトランジスタＴ１６．　Ｔ１７を介
して信号Ｈ４のノードに出力される。このとき、他のデ
コーダ９０１ないし９０３ではトランジスタＴ１２．　
Ｔ１３のいずれか一方がカットオフして、ナントゲート
回路９２の出力ノードＮ１１の信号が“１”レベルにさ
れるので、信号Ｈ１ないしＨ３はすべて“０”レベルと
なる。従って、書込みトランジスタ回路７５内では、ゲ
ートに上記信号Ｈ４が供給されている選択用のトランジ
スタＴ　Ｗ　Ｒ１４゜Ｔ　Ｗ　Ｒ２４，・・・ＴＷＲｉ
４のみがそれぞれオン状態にされる。

ここで行線Ｒ１ないしＲ４において、行線Ｒ１ないしＲ
３ではそれぞれに一端が接続されている選択用のトラン
ジスタＴＷＲ１１ないしＴＷＲ１３がオフし、負荷用の
トランジスタＴＷＲ１から切り離されている。そして行
線Ｒ４のみがトランジスタＴＷＲ１４を介して上記負荷
用のトランジスタＴＷＲＩと接続され、端子１１に印加
されている書込み電圧Ｖｐがこの行線Ｒ４に供給される
。ここで他の４組の行線０例えばＲ５ないしＲ８では、
Ｒ５ないしＲ７が選択用のトランジスタＴＷＲ２１ない
しＴ　Ｗ　Ｒ２３により負荷用のトランジスタＴＷＲ２
から切り離され、行線Ｒ８がトランジスタＴＷＲ２４を
４してトランジスタＴＷＲ２に接続される。

ところが、こめ行線Ｒ８は行デコーダ２０によって選択
されていないので、この行線Ｒ８も“０″レベルにｉれ
る。なお、他の各４組の行線についても同様である。

従って、この後、選択状態にされている図示しない列線
と、上記書込み電圧Ｖｐが選択的に供給された行線Ｒ４
との交点に位置するメモリセルに情報が書込まれる。

このように上記実施例ではそれぞれ４組の行線Ｒ１ない
しＲ４，Ｒ５ないしＲ８，・Ｒｍ−３ないしＲｍ毎にそ
れぞれ１個の負荷用のトランジスタＴＷＲ１ないしＴＷ
Ｒｉそれぞれを共通に設けるようにしているので、この
負荷用トランジスタの数を従来の１／４に減らすことが
できる。ところで、この実施例の装置では従来装置に対
して新たにデコーダ９０を４回路追加する必要がある。

ところが通常のＥＦＲＯＭでは行線Ｒの数は極めて多く
、これに対応して負荷用トランジスタの数も極めて多い
。このため、この負荷用トランジスタの数を少なくする
ことにより、新たにデコーダ９０を４回路追加しても、
負荷用のトランジスタの数が大幅に少なくなることによ
、り全体としての素子数は従来よりも大幅に減少する。

このため、このメモリを集積回路化する場合にチップサ
イズを従来よりも小形にすることができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では２ピツトの行アドレス信号ＲＡ１．ＲＡ
２を各デコーダ９０に供給し、行線Ｒを４本毎にまとめ
て１組にしこれら各組の打線に対してそれぞれ共通に負
荷用のトランジスタを設ける場合について説明したが、
これは例えば３ビツトの行アドレス信号を用いて行線Ｒ
を８本毎にまとめて１組にしこれら各組の行線に対して
それぞれ共通に負荷用のトランジスタを設けるようにし
てもよい。

ざらに上記実施例では、行線Ｒが接続される負荷用のト
ランジスタを複数本の行線に対して共通に設ける場合を
説明したが、これは列選択線についても同様に実施する
ことができ、行線および列選択線の両方に対して実施し
ても゛よい。

またさらに上記実施例では、行線Ｒの書込み電圧レベル
を＋゛分高くするためにデコーダ９０に電圧昇圧回路９
５を設け、信号Ｈ１ないしＨ４の“１”レベル電圧を十
分高くしているが、これは信号Ｈ４を出力するデコーダ
９０４に相当し、Ｄ形のトランジスタＴ２１およびＥ形
のトランジスタＴ２２．　Ｔ２３、　Ｔ２４からなる第
２図のデコーダ９６４で例示するように、行アドレス信
号ＲＡ１．ＲＡ２および信号Ｒ／Ｗの各レベルに応じて
電源端子９７の書込み電圧Ｖ−ｐを出力制御するノアゲ
ート形のものを用いるようにしてもよい。

［発゛明の効果］以上説明したようにこの発明によれば、集積回路化する
場合のチップサイズを従来よりも小形にすることができ
る不揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の変形例による構成を示す回路図、第３図
は従来のＥＰＲＯＭの構成を示す回路図である。１０・・・メモリセルアレイ、２０・・・行デコーダ、
３０・・・列線選択回路、４０・・・センスアンプ、５
０・・・出力回路、６０・・・列デコーダ、１５・・・
書込みトランジスタ回路、８０・・・書込み情報入力制
御回路、９０．９６・・・デコーダ、９２・・・ナント
ゲート回路、９５・・・電圧昇圧回路、ＴＷＲ・・・選
択用のＭＯＳトランジスタ、Ｒ・・・行線、Ｄ・・・列
線、Ｃ・・・列選択線。

Claims

【特許請求の範囲】

（１）互いに交差するように設けられたそれぞれ複数の
行線および列線と、電荷を保持する手段がゲート絶縁膜
内に設けられた不揮発性メモリセルを上記複数の行線お
よび列線の各交点に配置してなるメモリセルアレイと、
上記複数の各列線を選択する複数の列選択線と、上記行
線および列選択線のいずれか一方もしくは両方を選択す
る第１のデコーダと、上記複数の各メモリセルに情報を
書込む際に使用される書込み電圧が供給される書込み電
圧端子と、一端が上記書込み電圧端子に接続された複数
の負荷素子と、一端が上記複数の負荷素子のうち対応す
るものの他端に共通に接続され、他端が上記行線および
列選択線のうち対応するものに接続された複数の選択素
子と、上記第１のデコーダに供給されるアドレス信号の
一部信号が供給され、この信号に基づいて上記複数の選
択用素子を選択的に動作させる第２のデコーダとを具備
したことを特徴とする不揮発性半導体記憶装置。
（２）前記第１のデコーダが行デコーダもしくは列デコ
ーダのいずれかであり、前記複数の選択素子の他端が前
記行線および列選択線のいずれかに接続されている特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。