TWI466115B - 減少半導體記憶裝置待機電流之方法 - Google Patents

Description

減少半導體記憶裝置待機電流之方法

本發明有關於一種半導體記憶裝置，且特別是一種用來減少半導體記憶裝置之待機電流(standby current)之方法。

在動態半導體記憶裝置中，例如動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，容易因為微型化及元件的高密度化而造成位元線(bit line)與字元線(word line)之間的短路電路缺陷，亦即交叉式故障(cross failure)。為了克服由此交叉式故障所造成的運作缺陷，傳統半導體記憶裝置會具有一個修復電路(repairing circuit)，或稱為冗餘電路(redundancy circuit)。修復電路具有多餘的位元線及字元線來取代有缺陷的位元線及字元線，因此能改善半導體記憶裝置的良率。

一般來說，修復電路至少具有一列多餘位元線與至少一行多餘字元線，因此會增加半導體記憶裝置的空間。進一步來說，雖然修復電路能夠修復好交叉式故障，但形成的交叉式故障之有缺陷的字元線與位元線所仍然沒有電性分離。因此，當半導體記憶裝置操作在待機模式(standby mode)時，亦即在預充時間時，交叉式錯誤會增加待機電流，而造成待機故障。

有一方法是，當預充等化信號致能時，利用脈衝等化控制(pulsed equalizer control)來最小化因交式式故障所造成的流通電流。然而，此方式會使每一位元線對(bit line pair)形成浮接狀態，而在長脈衝情形下會造成位元 線的電壓飄移(voltage drift)。為避免此問題的發生，故提供參考單元來感測位元線。然而，這樣的參考單元需要複雜的布局、高難度的控制以及大主動電流的浪費。

參照圖1，圖1為繪示具有交叉式錯誤之傳統半導體記憶裝置之等效電路圖。半導體記憶裝置1包括至少一個記憶單元、一個感測放大器(sensing amplifier)12以及預充電路。預充電路是以P型金屬氧化半導體電晶體P1及P2與N型金屬氧化半導體電晶體N1來實現。當交叉式故障發生在字元線WL1及位元線BL時，位元線與字元線之間所形成的短路電路11可以等效為一個位於字元線WL1及位元線BL之間的電阻。

在圖1中，N型金屬氧化半導體電晶體N1的源極與汲極分別電性連接至位元線對之兩位元線BL及/BL，並且N型金屬氧化半導體電晶體N1的閘極接收第一控制信號BLEQ。感測放大器12之兩端電性連接至位元線對之兩位元線BL及/BL。P型金屬氧化半導體電晶體P1及P2之兩源極分別電性連接至位元線對之兩位元線BL及/BL。P型金屬氧化半導體電晶體P1及P2之兩閘極接收第二控制信號BLEQB。

參照圖1與圖2，圖2為繪示圖1中傳統半導體記憶裝置之列位址閃控信號、字元線信號、第一控制信號及第二控制信號之波形圖。列位址閃控信號(row address strobe)/RAS控制半導體記憶裝置1操作於待機模式或主動模式中。字元線信號WL用以選擇對應的字元線，例如字元線WL1。第一控制信號BLEQ及第二控制信號BLEQB用以於待機模式中控制預充電路來預充位元線對之兩位元 線BL及/BL。

首先，列位址閃控信號/RAS位於邏輯高準位之狀態，因此，半導體記憶裝置1會操作在待機模式中，並且字元線信號WL會位於邏輯低準位。第一控制信號BLEQ位於邏輯高準位，第二控制信號BLEQB位於第二邏輯低準位，所以P型金屬氧化半導體電晶體P1及P2與N型金屬氧化半導體電晶體N1會被開啟。因為存在交叉式故障的原因，所以漏電流I_leak 會累積而形成待機電流I_{leak_prior} ，而此待機電流I_{leak_prior} 會流經位元線與字元線之間的短路電路11。

接著，列位址閃控信號/RAS會從邏輯高準位改變至邏輯低準位，因此半導體記憶裝置1會開始操作於主動模式(active mode)。當半導體記憶裝置1開始操作於主動模式時，第一控制信號BLEQ及第二控制信號BLEQB會分別維持於邏輯高準位及第二邏輯低準位持續一段期間T1’，其中此期間T1’小於主動模式的期間。在第一控制信號BLEQ及第二控制信號BLEQB分別維持於邏輯高準位與第二邏輯低準位持續一期間T1’後，第一控制信號BLEQ會從邏輯高準位改變至邏輯低準位，並且第二控制信號BLEQB會從第二邏輯低準位改變至第一邏輯高準位。在第一控制信號BLEQ及第二控制信號BLEQB已經分別位於邏輯低準位及第一邏輯高準位後，字元線信號WL會從邏輯低準位改變至邏輯高準位。要注意的是，邏輯高準位可以是第一邏輯高準位，邏輯低準位可以是第一邏輯低準位或第二邏輯低準位(第一邏輯低準位低於第二邏輯低準位)。

接著，列位址閃控信號/RAS會從邏輯低準位的狀態改變至邏輯高準位之狀態時，會使得半導體記憶裝置1再度進入待機模式中。在第一控制信號BLEQ從邏輯低準位改變至邏輯高準位前，與在第二控制信號BLEQB從第一邏輯高準位改變至第一邏輯低準位前，字元線信號WL會從邏輯高準位改變至邏輯低準位。在字元線信號WL從邏輯高準位改變至邏輯低準位之後，第一控制信號BLEQ會從邏輯低準位改變至邏輯高準位，而第二控制信號BLEQB會從第一邏輯高準位改變至第一邏輯低準位。在第二控制信號BLEQB已維持第一邏輯低準位持續一暫態期間(transient period)T2’，第二控制信號BLEQB會從第一邏輯低準位改變至第二邏輯低準位，並且第一控制信號BLEQ仍然會維持在邏輯高準位，其中第二邏輯低準位高於第一邏輯低準位，並且暫態期間T2’短於待機模式之期間。因此，P型金屬氧化半導體電晶體P1及P2與N型金屬氧化半導體電晶體N1仍然會被開啟。具有第二邏輯低準位之第二控制信號BLEQB用以改善位元線BL及/BL的預充電流，並且仍然會有待機電流I_{leak_prior} 流經過位元線或字元線之間的短路電路11。

之後，列位址閃控信號/RAS會從邏輯高準位改變至邏輯低準位，因此半導體記憶裝置1會開始再度操作於主動模式。當半導體記憶裝置1開始再度操作於主動模式時，第一控制信號BLEQ及第二控制信號BLEQB會分別維持在邏輯高準位及第二邏輯低準位持續一期間T1’。在第一控制信號BLEQ及第二控制信號BLEQB分別維持在邏輯高準位及第二邏輯低準位持續一期間 T1’後，第一控制信號BLEQ會從邏輯高準位改變至邏輯低準位，並且第二控制信號BLEQB會從第二邏輯低準位改變至第一邏輯高準位。

本發明實施例提供一種減少半導體記憶裝置中待機電流的方法。半導體記憶裝置具有預充電路，且所述之預充電路包括一個N型金屬氧化半導體電晶體及兩個P型金屬氧化半導體電晶體，其中N型金屬氧化半導體電晶體受控於第二控制信號，而兩個P型金屬氧化半導體電晶體受控於第一控制信號。在半導體記憶裝置進入主動模式之前，第一及第二控制信號在待機模式中分別位於邏輯低準位及第二邏輯低準位。所述之方法包括如下步驟：在半導體記憶裝置從待機模式進入主動模式後，在主動模式中，第一控制信號從邏輯低準位改變至邏輯高準位，並且，第二控制信號從第二邏輯低準位改變至第一邏輯低準位，其中第一邏輯低準位低於第二邏輯低準位；於主動模式中，在字元線信號從邏輯低準位改變至邏輯高準位前，第一控制信號從邏輯高準位改變至邏輯低準位，並且第二控制信號從第一邏輯低準位改變至第一邏輯高準位。

本發明實施例提供一種半導體記憶裝置，此半導體記憶裝置包括多個、感測放大器、預充電路以及控制信號產生器。預充電路具有一個N型金屬氧化半導體電晶體及兩個P型金屬氧化半導體電晶體，並且用以預充位元線對之兩位元線，其中N型金屬氧化半導體電晶體受控於第一控制信號，並且P型金屬氧化半導體電晶體受控於第二控制信號。控制信號產生器，用以產生第一及第二控制信號。僅有當第二控 制信號位於第一邏輯低準位時，第一控制信號為位於邏輯高準位。當第二控制信號位於第二邏輯低準位或第一邏輯高準位時，第一控制信號為位於邏輯低準位，並且第二邏輯低準位高於第一邏輯低準位。

綜上所述，本發明之例示性實施例提出半導體記憶裝置及其減少半導體記憶裝置之待機電流之方法，在這些例示性實施例中，半導體記憶裝置之待機電流小於傳統半導體記憶裝置之待機電流。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整的，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。

為了減少具有交叉式故障的半導體記憶裝置於待機模式中的待機電流，本發明之例示性實施例提供一種具有控制信號產生器的半導體記憶裝置，所述控制信號產生器用以控制預充電路。

〔減少半導體記憶裝置中待機電流的實施例〕

請參照圖3，圖3為根據本發明之例示性實施例之半導體記憶裝置之電路圖。半導體記憶裝置3包括控制信號產生器31、多個記憶單元32及33、感測放大器34以及預充電路。所述之預充電路是由兩個P型金屬氧化半導體電晶體P1及P2與N型金屬氧化半導體電晶體N1所構成。

在圖3中，N型金屬氧化半導體電晶體N1之源極與汲極分別電性連接至位元線對的位元線BL及/BL，並且N型金屬氧化半導體電晶體N1之閘極電性連接至控制信號產生器31以接收第一控制信號BLEQ。感測放大器34的兩端點電性連接至位元線對的位元線BL及/BL。P型金屬氧化半導體電晶體P1及P2的兩源極都電性連接至等化電壓V_eq 。P型金屬氧化半導體電晶體P1及P2的兩汲極則分別電性連接至位元線對的位元線BL及/BL。P型金屬氧化半導體電晶體P1及P2的兩閘極則電性連接至控制信號產生器31以接收第二控制信號BLEQB。位元線對的位元線BL及/BL分別電性連接至記憶單元32及33，並且字元線WL1及WL2分別電性連接至記憶單元32及33。

在例示性實施例中，控制信號產生器31產生第一控制信號BLEQ與第二控制信號BLEQB，其中第一控制信號BLEQ用以控制預充電路中的兩個P型金屬氧化半導體電晶體P1及P2，並且第二控制信號BLEQB用以控制預充電路中的N型金屬氧化半導體電晶體N1。在待機模式中，第一控制信信號BLEQ通常位於邏輯低準位的狀態，而第二控制信號BLEQB通常位於第二邏輯低準位(第二邏輯高準位高於第一邏輯高準位)的狀態。在主動模式中，第一控制信號BLEQ通常位於邏輯低準位的狀態，而第二控制信號 BLEQB通常位於第一邏輯高準位的狀態。在待機模式與主動模式兩者中，第一控制信號BLEQ僅有當第二控制信號BLEQB位於第一邏輯低準位的狀態時才會位於邏輯高準位的狀態，而第一控制信號BLEQ與第二控制信號BLEQB會分別維持在邏輯高準位及第一邏輯低準位狀態僅持續一段暫態期間，此暫態期間低於待機模式及主動模式的期間。因此，在待機模式中，在預充電路中的N型金屬氧化半導體電晶體N1及P型金屬氧化半導體電晶體P1通常都會關閉以用來減少待機電流。在主動模式中，在字元線信號WL從邏輯低準位改變至邏輯高準位前，預充電路中的電晶體N1、P1及P2會關閉一段暫態期間。要注意的是，邏輯高準位可以是第一邏輯高準位，邏輯低準位可以是第一邏輯低準位或第二邏輯低準位，而本發明並不以此作為限制。

進一步來參照圖4，圖4為根據本發明之例示性實施例之具有交叉式故障的半導體記憶裝置的等效電路圖。當字元線WL1與位元線BL之間發生了交叉式故障時，位元線與字元線之間的短路電路41可以等效成字元線WL1及位元線B之間的一個電阻。

參照圖4至圖6，圖5為繪示圖4中半導體記憶裝置之列位址閃控信號、字元線信號、第一控制信號及第二控制信號之波形圖。圖6為根據本發明之例示性實施例之半導體記憶裝置中用來減少待機電流的方法。

列位址閃控信號/RAS控制半導體記憶裝置3，用以操作在待機模式中或主動模式中。字元線信號WL則用來選擇對應的字元線，例如字元線WL1。在待機模式中，第一控制信號BLEQ及第二控制信號BLEQB則用來控制預充電 路，以預充電流至位元線對的位元線BL及/BL。

首先，列位址閃控信號/RAS位於邏輯高準位之狀態，因此，半導體記憶裝置3會操作在待機模式中，並且字元線信號WL會位於邏輯低準位。在步驟S601中，於待機模式中，控制信號產生器31會分別產生具有邏輯低準位之第一控制信號BLEQ與具有第二邏輯低準位第二控制信號BLEQB。因此，N型金屬氧化半導體電晶體N1及P型金屬氧化半導體電晶體P2會被開啟，並且P型金屬氧化半導體電晶體P1會被關閉。接著，流經過位元線與字元線之間的短路電路41之待機電流I_{leak_new} 為流經過N型金屬氧化半導體電晶體N1的電流I_leak1 ，並且此電流I_leak1 低於圖1中傳統半導體記憶裝置的待機電流L_{leak_prior} 。

之後，列位址閃控信號/RAS會從邏輯高準位的狀態改變至邏輯低準位的狀態，以控制半導體記憶裝置3操作在主動模式中。在步驟S602中，當半導體記憶裝置3開始操作於主動模式中時，第一控制信號BLEQ及第二控制信號BLEQB會分別維持在邏輯低準位及第二邏輯低準位持續一段暫態期間T1，其中暫態期間T1是小於主動模式的期間。

接下來，在步驟S603中，在第一控制信號BLEQ及第二控制信號BLEQB已分別在主動模式中維持在邏輯低準位及第二邏輯低準位持續一段暫態期間T1後，第一控制信號BLEQ會從邏輯低準位之狀態改變至邏輯高準位之狀態，而第二控制信號BLEQB會從第二邏輯低準位之狀態改變至第一邏輯低準位之狀態。在步驟S604中，在第一控制信號BLEQ及第二控制信號BLEQB已分別在主動模式中維持 在邏輯低準位及第一邏輯低準位持續一段暫態期間T2後，第一控制信號BLEQ會從邏輯高準位之狀態改變至邏輯低準位之狀態，並且第二控制信號BLEQB會從第一邏輯低準位之狀態改變至第一邏輯高準位之狀態。因此，預充電路中的電晶體N1、P1及P2在主動模式中的暫態期間T2會被開啟。

在步驟S605中，於主動模式中，在第一控制信號BLEQ從邏輯高準位改變至邏輯低準位後及在第二控制信號BLEQB從第一邏輯低準位改變至第一邏輯高準位後，字元線信號從邏輯低準位改變至邏輯高準位。當結束主動模式時，並且列位址閃控信號/RAS從邏輯低準位的狀態改變至邏輯高準位之狀態時，半導體記憶裝置3將再度進入待機模式中。在步驟S606中，於待機模式中，在字元線信號WL從邏輯高準位改變至邏輯低準位後，且第一控制信號BLEQ從邏輯低準位改變至邏輯高準位後，第二控制信號BLEQB從第一邏輯高準位改變至第一邏輯低準位。

在步驟S607中，在第一控制信號BLEQ及第二控制信號BLEQB分別維持在邏輯高準位及第一邏輯低準位持續一段暫態期間T3後，第一控制信號BLEQ會從邏輯高準位改變至邏輯低準位，並且第二控制信號BLEQB會從第一邏輯低準位改變至第二邏輯低準位，其中暫態期間T3小於待機模式的期間。同時，N型金屬氧化半導體電晶體N1與P型金屬氧化半導體電晶體P2會被關閉，並且P型金屬氧化半導體電晶體P1會被開啟。因此，待機電流I_{leak_new} 通常都會是電流I_leak1 ，並且小於圖1中傳統半導體記憶裝置的待機電流I_{leak_prior} 。

要注意的是，第一控制信號BLEQ為二相位或三相位的信號，而第二控制信號BLEQB為三相位的信號。僅有在當第二控制信號BLEQB位於第一邏輯低準位時，第一控制信號BLEQ為邏輯高準位的狀態；然而，當第二控制信號BLEQB位於第二邏輯低準位或第一邏輯高準位時，第一控制信號BLEQ位於邏輯低準位之狀態。簡單來說，第一控制信號BLEQ及第二控制信號BLEQB僅在主動模式中的一段暫態期間T2為邏輯高準位及第一邏輯低準位段，或者是，第一控制信號BLEQ及第二控制信號BLEQB僅的一段暫態期間T3分別為邏輯高準位及第一邏輯低準位。據此，上述方法能夠減少半導體記憶裝置3中的待機電流I_{leak_new} 。

綜上所述，本發明之例示性實施例提供一種半導體記憶裝置及其減少待機電流的方法。在這些例示性實施例中，半導體記憶裝置中的待機電流小於傳統半導體記憶裝置的待機電流。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。基於本發明中的申請權利範圍所為之不同的等效變動、替代或修改，都應視為包含在本發明範圍內。

1‧‧‧半導體記憶裝置

11‧‧‧短路電路

12‧‧‧感測放大器

3‧‧‧半導體記憶裝置

31‧‧‧控制信號產生器

32、33‧‧‧記憶單元

34‧‧‧感測放大器

41‧‧‧短路電路

BLEQ‧‧‧第一控制信號

BLEQB‧‧‧第二控制信號

BL、/BL‧‧‧位元線

I_leak1 、I_leak2 ‧‧‧電流

I_{leak_new} 、L_{leak_prior} ‧‧‧待機電流

N1‧‧‧N型金屬氧化半導體電晶體

P1、P2‧‧‧P型金屬氧化半導體電晶體

T1、T2、T3、T1’、T2’‧‧‧暫態期間

WL‧‧‧字元線信號

WL1、WL2‧‧‧字元線

V_eq ‧‧‧等化電壓

/RAS‧‧‧列位址閃控信號

圖1為繪示具有交叉式故障之傳統半導體記憶裝置之等效電路圖。

圖2為繪示圖1中傳統半導體記憶裝置之列位址閃控信號、字元線信號、第一控制信號及第二控制信號之波形圖。

圖3為根據本發明之例示性實施例之半導體記憶裝置 之電路圖。

圖4為根據本發明之例示性實施例之具有交叉式故障的半導體記憶裝置的等效電路圖。

圖5為繪示圖4中半導體記憶裝置之列位址閃控信號、字元線信號、第一控制信號及第二控制信號之波形圖。

圖6為根據本發明之例示性實施例之半導體記憶裝置中用來減少待機電流的方法。

3‧‧‧半導體記憶裝置

31‧‧‧控制信號產生器

32、33‧‧‧記憶單元

34‧‧‧感測放大器

BLEQ‧‧‧第一控制信號

BLEQB‧‧‧第二控制信號

BL、/BL‧‧‧位元線

N1‧‧‧N型金屬氧化半導體電晶體

P1、P2‧‧‧P型金屬氧化半導體電晶體

WL1、WL2‧‧‧字元線

V_eq ‧‧‧等化電壓

Claims (11)

1. 一種用來減少一半導體記憶裝置中待機電流的方法，其中半導體記憶裝置具有一預充電路，該預充電路包括一N型金屬氧化半導體電晶體及兩個P型金屬氧化半導體電晶體，該N型金屬氧化半導體電晶體受控於一第二控制信號，該些P型金屬氧化半導體電晶體受控於一第一控制信號，在該半導體記憶裝置進入一主動模式之前，該第一及該第二控制信號在一待機模式中分別位於一邏輯低準位及一第二邏輯低準位，並且該方法包括：在該半導體記憶裝置從該待機模式進入該主動模式後，在該主動模式中，該第一控制信號從該邏輯低準位改變至一邏輯高準位，並且該第二控制信號從該第二邏輯低準位改變至一第一邏輯低準位，其中該第一邏輯低準位低於該第二邏輯低準位；以及於該主動模式中，在一字元線信號從該邏輯低準位改變至該邏輯高準位前，該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且該第二控制信號從該第一邏輯低準位改變至一第一邏輯高準位。
2. 如申請專利範圍第1項所述之方法，其中僅有當該第二控制信號位於該第一邏輯低準位時，該第一控制信號位於該邏輯高準位。
3. 如申請專利範圍第2項所述之方法，其中當該第二控制信號位於該第二邏輯低準位或該第一邏輯高準位時，該第一控制信號位於該邏輯低準位。
4. 如申請專利範圍第1項所述之方法，其中於該主動模式中，在該第一控制信號及該第二控制信號分別維持在該邏輯低準位 及該第二邏輯低準位持續一第一暫態期間後，該第一控制信號從該邏輯低準位改變至該邏輯高準位，並且該第二控制信號從該第二邏輯低準位改變至該第一邏輯低準位，其中該第一暫態期間小於該主動模式之一期間。
5. 如申請專利範圍第4項所述之方法，其中於該主動模式中，在該第一控制信號及該第二控制信號分別維持在該邏輯高準位及該第一邏輯低準位持續一第二暫態期間後，該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且該第二控制信號從該第一邏輯低準位改變至第一邏輯高準位。
6. 如申請專利範圍第1項所述之方法，其中在該半導體記憶裝置從該主動模式進入該待機模式後，該方法進一步包括：於該待機模式中，在該字元線信號從該邏輯高準位改變至該邏輯低準位後，該第一控制信號從該邏輯低準位改變至該邏輯高準位，並且該第二控制信號從該第一邏輯高準位改變至該第一邏輯低準位；以及在該待機模式中，在該第一控制信號及該第二控制信號已分別維持於該邏輯高準位及該第一邏輯低準位持續一第三暫態期間後，該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且該第二控制信號從該第一邏輯低準位改變至該第二邏輯低準位，其中該第三暫態期間小於該待機模式之一期間。
7. 一種半導體記憶裝置，包括：多個記憶單元；一感測放大器；一預充電路，具有一N型金屬氧化半導體電晶體及兩個P型金屬氧化半導體電晶體，並用以預充一位元線對之兩位元線 ，其中該N型金屬氧化半導體電晶體受控於一第一控制信號，並且該些P型金屬氧化半導體電晶體受控於一第二控制信號；以及一控制信號產生器，用以產生該第一及該第二控制信號，其中僅有當該第二控制信號位於一第一邏輯低準位時，該第一控制信號為位於一邏輯高準位，當該第二控制信號位於一第二邏輯低準位或一第一邏輯高準位時，該第一控制信號為位於一邏輯低準位，並且該第二邏輯低準位高於該第一邏輯低準位。
8. 如申請專利範圍第7項所述之半導體記憶裝置，其中在該半導體記憶裝置進入一主動模式前，於該待機模式中，該第一控制信號及該第二控制信號分別位於該邏輯低準位及一第二邏輯低準位；在該半導體記憶裝置從該待機模式進入該主動模式後，於該主動模式中，該控制信號產生器會將該第一控制信號從該邏輯低準位改變至該邏輯高準位，並且將該第二控制信號從該第二邏輯低準位改變至該第一邏輯低準位，其中該第一邏輯低準位低於該第二邏輯低準位；於該主動模式中，在一字元線信號從該邏輯低準位改變至該邏輯高準位前，該控制信號產生器會將該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且將該第二控制信號從該第一邏輯低準位改變至該第一邏輯高準位。
9. 如申請專利範圍第8項所述之半導體記憶裝置，其中於該主動模式中，在該第一控制信號及該第二控制信號已分別維持在該邏輯低準位及該第二邏輯低準位持續一第一暫態期間後，該控制信號產生器會將該第一控制信號從該邏輯低準位改變至該邏輯高準位，並且將該第二控制信號從該第二邏輯低準位改變 至該第一邏輯低準位，其中該第一暫態期間小於該主動模式之一期間。
10. 如申請專利範圍第9項所述之半導體記憶裝置，其中於該主動模式中，在該第一及該第二控制信號分別維持在該邏輯高準位及該第一邏輯低準位持續一第二暫態期間後，該控制信號產生器會將該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且將該二控制信號從該第一邏輯低準位改變至一第一邏輯高準位。
11. 如申請專利範圍第9項所述之半導體記憶裝置，其中當該半導體記憶裝置結束該主動模式時，該半導體記憶裝置從該主動模式進入該待機模式；於該待機模式中，在該字元線信號已從該邏輯高準位改變至該邏輯低準位後，該控制信號產生器會將該第一控制信號從該邏輯低準位改變至該邏輯高準位，並且將該第二控制信號從該第一邏輯高準位改變至該第一邏輯低準位；於該待機模式中，在該第一及該第二控制信號已分別維持在該邏輯高準位及該第一邏輯低準位持續一第三暫態期間後，該控制信號產生器會將該第一控制信號從該邏輯高準位改變至該邏輯低準位，並且將該第二控制信號從該第一邏輯低準位改變至該第二邏輯低準位，其中該第三暫態期間小於該待機模式之一期間。