TWI505284B - 可降低揮發性記憶體之電能消耗的方法及其相關裝置 - Google Patents

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Description

可降低揮發性記憶體之電能消耗的方法及其相關裝置
本發明係指一種用以降低一揮發性記憶體之電能消耗的方法及其相關裝置，尤指一種可以大幅降低該揮發性記憶體操作於待機狀態時漏電流水準的方法及其相關裝置。
在當今許多的電子產品中，低功率動態隨機存取記憶體(Low Power DRAM)扮演著吃重的角色。使用低功率動態隨機存取記憶體有許多好處，例如，電池的使用時間可以大幅增加，可以節省使用成本，又可以保護自然資源等等。動態隨機存取記憶體中的待機電流(Standby Current)，係指動態隨機記憶體處於待機狀態時所消耗的電流水準。依照聯合電子裝置工程協會(Joint Electronic Device Engineering Council，JEDEC)所制定的Idd6(待機狀態直流電電流位準)標準中的規定，動態記憶體於待機狀態時所消耗的電流水準，其上限值必須在500μA左右，如此低的待機電流使得設計低功率動態隨機記憶體成為非常困難的挑戰。在眾多的設計問題中，如何降低字線至位元線短路(Wordline to Bitline Short，簡稱為WL2BL Short)的影響是一個非常重要的項目。因為動態記憶體的製造過程中，動態隨機記憶體若含有字線與位元線短路的缺陷，動態記憶體於待機狀態所消耗的電流將大幅增加。
字線至位元線短路缺陷導致待機電流過大，其與動態記憶體的結構與記憶體存取(Memory Access)功能有著密切的關連性。這些功能包括記憶體資料更新(Memory Refresh)、記憶體資料讀取(Memory Read)以及記憶體資料寫入(Memory Write)等動作，這些動作可以分別由記憶體資料更新命令(Memory Refresh Command)、記憶體資料讀取命令(Memory Read Command)以及記憶體資料寫入命令(Memory Write Command)執行。執行這些命令，首先是某一個字線(Wordline)被選取，也就是這個字線的電壓先被提升到高電壓，這個高電壓是由記憶體裝置中的電荷泵電路(Charge Pump Circuit)所產生。所有相對於這數線的記憶體單元(Memory Cell)中的資料電晶體(Data Transistor)同時被導通。也使得所有被字線的高電位電壓所導通的記憶體單元電容中的電荷得以傳輸到各自所屬的位元線(Bitline)上。請參考第1圖，第1圖為一動態記憶體位元線陣列結構(Bitline Array Structure)10的示意圖。動態記憶體位元線陣列結構10包含有一第一位元線陣列結構100、一感知放大器(Sense Amplifier)102、一第二位元線陣列結構104、一第一位元線平衡電路(Bitline Equalizing Circuit)106、一第二位元線平衡電路108、一感知節點致能電路(Sense Node Activation Circuit)110、一第一多工器112(Multiplexer)、一第二多工器114以及位元線電源管控元件MEQ1、MEQ2。第一和第二位元線平衡電路106、108分別與位元線電源管控元件(Bitline Voltage Provider)MEQ1、MEQ2相連接，用來提供平衡電壓給位元線陣列100、104的位元線電路。VEQLG是動態記憶體的一個全域訊號(Global Signal)，用來控制電源管控元件，當VEQLG處於高電壓時，位元線平衡電壓VBLEQ即被用來提供平衡電壓給動態記憶體的每一條位元線。為了清楚解釋位元線陣列與感知放大器的運作原理，請參考第2圖。
第2圖是根據第1圖的位元線陣列結構的一建構示意圖。其中，為清楚解釋位元線陣列結構的操作原理，僅第一位元線陣列100、感知放大器102、第一位元線平衡電路106以及感知節點致能電路110在圖中提出，並予以特別說明。第一位元線陣列100包含有一個作為範例的記憶體單元，其中包含電晶體M1以及電容C1。首先，位元線陣列被充電至被稱為位元線平衡電壓(Bitline Equalizing Voltage)VBLEQ的中間電壓值。每當字線的電壓被拉升到高電位時，記憶體單元中的電晶體M1被導通，電容C1中的電荷在位元線上產生一個小的電壓差擾動。這個小的電壓擾動促使位元線的電壓略高於或者略低於平衡電壓VBLEQ，而這個小的電壓擾動被感知放大器放大。感知放大器包含有一個N型拴鎖電路(N-latch)以及一個P型拴鎖電路(P-latch)。其中，N型拴鎖電路包含有兩個N型場效電晶體MN1、MN2，P型拴鎖電路包含有兩個P型場效電晶體MP1、MP2。感知放大器102被設計用來作為一個雙穩定狀態的記憶裝置。從一開始，感知放大器102的初始狀態為中間電壓值VBLEQ，而其最終將根據位元線的電壓，趨近於兩個穩定狀態的其中之一。感知放大器102的功能也受到感知節點致能電路110的控制，感知節點致能電路110用來啟動感知放大器102。感知節點致能電路110包含有N型場效電晶體MAN1～MAN5以及P型場效電晶體MAP1。在電容C1中的電荷開始在位元線100上產生小的電壓擾動時，感知節點致能電路110被設計用來啟動感知放大器102。感知節點致能電路110幫助感知放大器102放大位元線100上的電壓擾動，並使感知放大器迅速達到兩個最終穩定狀態的其中之一。當執行記憶體資料更新命令時，感知放大器的最終穩定狀態將被重新寫入原來的記憶體單元的電容C1中。然後，字線的電壓將回到低電壓位準(VNWL)，如此便算完成記憶體資料更新命令。此外，記憶體資料讀取命令與記憶體資料更新命令的不同之處在於，記憶體資料讀取命令進一步將感知放大器的最終穩定狀態，傳送到外部電路，而記憶體資料寫入命令則是利用外部電壓，強制改變感知放大器102以及電容C1的狀態。
請參考第3圖，第3圖是根據習知技術中位元線陣列發生字線至位元線短路的結構示意圖。字線至位元線短路係指一個字線和一個位元線陣列之間呈現有限值的電阻(理想狀況電阻值應為無窮大)，這種短路現象歸因於記憶體的生產過程發生的局部失誤，導致字線的多晶矽與位元線之間的邊牆隔離區(Sidewall Spacer)呈現電阻值相對較小，因而導致可以導通微小的漏電流。因為有字線至位元線短路所引起的漏電流，動態記憶體的操作功率因而增加。
依照實驗結果顯示，當動態記憶體在待機狀態操作時，字線至位元線短路引發的漏電流將由電壓VBLEQ(位元線平衡電壓)導引到電壓VNWL(字線關閉狀態電壓)。請參考第4A圖至第4C圖，第4A圖至第4C圖是根據習知技術發生字線至位元線短路時，以虛線表示漏電流由電壓VBLEQ導引到電壓VNWL的路徑圖，其中：路徑1，經由對應於發生字線至位元線短路的第一位元線陣列100的第一位元線平衡電路106，由其中之電源管控元件MEQ1，流通到電壓VNWL(字線關閉狀態電壓)電源端；路徑2，經由感知節點致能電路110，經過感知放大器102中的N型栓鎖(N-latch)所包含之場效電晶體MN1、MN2，流通到電壓VNWL(字線關閉狀態電壓)電源端；以及路徑3，經由感知節點致能電路110，經過感知放大器102中的P型栓鎖(P-latch)所包含之場效電晶體MP1、MP2，流通到電壓VNWL(字線關閉狀態電壓)電源端。
根據習知技術，當動態記憶體發生字線至位元線短路並且處於待機狀態時，位元線電源管控元件仍然處於導通狀態。因為習知技術中的位元線電源管控元件的閘極電壓係由一廣域訊號VEQLG控制，沒有辦法針對特定的位元線電源管控元件加以關閉，以阻止漏電流經由路徑1流通。同時，根據習知技術，多工器112、114於待機狀態時，仍然處於導通狀態，因此沒有辦法阻止漏電流經由路徑2以及路徑3流通。由於多工器112、114係分別由廣域訊號VMUX1以及VMUX2控制，因此也沒有辦法針對特定的多工器112、114予以關閉。比如說，字線至位元線短路發生在第一位元線100，位元線電源管控元件MEQ1的閘極電壓係連結到廣域訊號VEQLG，第一多工器所包含的電晶體的閘極係連結到廣域訊號VMUX1，皆無法在待機狀態時關閉。漏電流的路徑(路徑1、路徑2、路徑3)仍然持續導通。
此外，電壓VNWL(字線關閉狀態電壓)乃是由一內建的電荷泵電路(Charge Pump Circuit)所產生。這種電路先天上具有效率較低的缺點，內部的漏電流經由此種電路放大成為較大的外部電流。根據習知技術，沒有適當的方法可以降低此種漏電流。由短路所引起的漏電流將會超過所要求的上限。
本發明的主要目的即在於提供一種用以降低揮發性記憶體中的電能消耗的方法及其相關裝置。
本發明揭露一種用以降低揮發性記憶體中的電能消耗的方法，包含有於一位元線陣列發生字線至位元線短路，根據一漏電流控制訊號，關閉對應於該位元線陣列之一位元線電源管控元件；根據一讀寫控制訊號，控制對應於該位元線電源管控元件之複數個第一位元線陣列與複數個感知放大器之間的連結；根據該讀寫控制訊號，控制對應於該複數個第一位元線陣列之複數個第二位元線陣列與複數個感知放大器之間的連結；以及根據該讀寫控制訊號，提供電源給該複數個感知放大器。
本發明另揭露一種用以降低揮發性記憶體中的電能消耗的漏電流控制裝置，包含有一漏電流控制單元，用來於一位元線陣列發 生字線至位元線短路，根據一漏電流控制訊號，關閉對應於該位元線陣列之一位元線電源管控元件；一第一多工器控制單元，用來根據一讀寫控制訊號，控制對應於該位元線電源管控元件之複數個第一位元線陣列與複數個感知放大器之間的連結；一第二多工器控制單元，用來根據該讀寫控制訊號，控制對應於該複數個第一位元線陣列之複數個第二位元線陣列與複數個感知放大器之間的連結；複數個感知電壓控制單元，用來根據該讀寫控制訊號，提供電源給該複數個感知放大器；以及一讀寫控制訊號產生器，用來產生該讀寫控制訊號。
請參考第5圖，第5圖本發明實施例之一位元線陣列結構50之示意圖。位元線結構50能夠降低非揮發性記憶體(如動態隨機存取記憶體)的電能消耗，其包含有一第一位元線陣列500、一感知放大器502、一第二位元線陣列504、一第一位元線平衡電路506、一第二位元線平衡電路508、一感知節點致能電路510、一第一多工器512、一第二多工器514、一第三位元線平衡電路516、位元線電源管控元件MEQ1、MEQ2以及一電源管控元件MEQ3。位元線電源管控元件MEQ1、MEQ2係由訊號VEQLNG所控制，用來作為提供平衡電壓給第一位元線陣列500及第二位元線陣列504的控制開關。需注意的是，訊號VEQLNG之控制方法與先前技術之全域訊號VEQLG相同，在此不贅述。電源管控元件MEQ3係由訊號VSENSE所控制，用來作為提供平衡電壓給感知放大器502的控制開關。在位元線陣列50中， 當一對應於第一位元線陣列500的字線被選取時，第一多工器512被開啟，以便讓感知放大器502能夠感知並放大第一位元線陣列500上的電壓擾動。在此例中，第二多工器514保持關閉狀態，而第二位元線陣列504的電壓也保持在平衡電壓的位準。同樣的，當對應於第二位元線陣列504的字線被選取時，第二多工器514被開啟，以便讓感知放大器502能夠感知並放大第二位元線陣列504上的電壓擾動，第一多工器512則保持關閉狀態，而第一位元線陣列500的電壓持續保持在平衡電壓的位準。在此同時，連接感知放大器502的第三位元線平衡電路516，將在感知放大器502被感知節點致能電路510啟動之前，由訊號VSENSE關閉，使感知放大器502能夠順利進行感知與放大位元線訊號的工作。
根據本發明，當動態記憶體處於待機狀態時，第一多工器512及第二多工器514是不導通的。透過關閉第一多工器512及第二多工器514，可以使感知放大器502與第一位元線陣列500及第二位元線陣列504之間的訊號及電壓的連結完全中斷。為了使感知放大器502在待機狀態時，仍然保持在平衡電壓的電壓位準，第三位元線平衡電路516被用來在待機狀態時提供平衡電壓給感知放大器502。因此，經由利用位元線陣列結構50以及相關的控制方法，相關的記憶體讀取命令便能夠適當的執行。
此外，在待機狀態時，為了消除字線至位元線短路缺陷所引起的漏電流，請參考第6圖。第6圖為本發明實施例一漏電流控制流程 60之示意圖。漏電流控制流程60包含有下列步驟：
步驟600：開始。
步驟602：於一位元線陣列發生短路，根據一漏電流控制訊號，關閉對應於該位元線陣列之一位元線電源管控元件。
步驟604：根據一組讀寫控制訊號，控制對應於該位元線電源管控元件之複數個第一位元線陣列與複數個感知放大器之間的連結。
步驟606：根據該組讀寫控制訊號，控制對應於該複數個第一位元線陣列之複數個第二位元線陣列與複數個感知放大器之間的連結。
步驟608：根據該組讀寫控制訊號，提供電源給該複數個感知放大器。
步驟610：結束。
根據漏電流控制流程60，當字線至位元線短路缺陷被偵測到時，一個漏電流控制訊號會被一個用來偵測短路的機制產生。較佳地，偵測短路的機制是在記憶體生產流程全部完成之後，由一個偵測短路的測試程序(Test Process)執行。在短路被偵測出來之後，相對於該短路的位元線電源管控元件將以切斷保險絲的方式，改變此元件的輸入電壓位準，使此位元線電源管控元件被永久地關閉。如此一來，原先因短路經由路經1流通的漏電流便可以被消除。
此外，將第一位元線陣列500及第二位元線陣列504與感知放大 器502之間的連結中斷，能夠消除待機狀態時經由路經2與路經3流通的漏電流。根據本發明，第一位元線陣列500以及第二位元線陣列504與感知放大器502之間的連結，祇有在執行記憶體讀取命令的時候才會被導通。本發明另包含有一個組讀寫控制訊號，用來控制位元線陣列500、504以及感知放大器502之間的連結。當記憶體讀寫命令被執行時，位元線陣列500、504以及感知放大器502之間的連結被打通，除此之外，位元線陣列500、504以及感知放大器502之間的連結被關閉，經由此方法，可以消除待機狀態時經由路經2與路經3的漏電流。較佳地，本發明中的多工器512、514可以用來控制位元線陣列500、504以及感知放大器502之間的連結。
同時，本發明中讀寫控制訊號產生器，係根據記憶體讀取命令以及其他條件來產生該組讀寫控制訊號，以控制記憶體裝置的運作。藉由利用該組讀寫控制訊號切斷或導通位元線陣列500、504以及感知放大器502之間的連結，本發明可以消除於待機狀態時，經由路徑2以及路徑3的漏電流。同時，當記憶體裝置執行記憶體讀寫命令時，讀寫控制訊號也可以用來控制某一個特定的位元線陣列與感知放大器之間的導通，讀寫控制訊號也可以用來關閉供應給感知放大器502的位元線平衡電路516。
較佳地，上述所提到的記憶體讀寫命令可以是記憶體讀取命令(Memory Read Command)、記憶體寫入命令(Memory Write Command)以及記憶體更新命令(Memory Refresh Command)。讀 寫控制訊號是由讀寫控制訊號產生器(Access Control Signal Generator)所產生，包含有一個VSENSE訊號，用以控制感知放大器的電源管控元件MEQ3。訊號VMUX1係由第一多工控制器(First Multiplexer Controller)所產生，用來控制第一多工器。訊號VMUX2係由第二多工控制器(Second Multiplexer Controller)所產生，用來控制第二多工器。並且，漏電流控制訊號產生器(Local Leakage Cobtroller)係用來在發生字線至位元線短路缺陷時，產生漏電流控制訊號，用以關閉位元線電源管控元件。總而言之，讀寫控制訊號產生器、第一多工控制器、第二多工控制器、區域漏電流控制器以及感知電壓供應器共同組成本發明中的漏電流控制裝置(Leakage Control Device)。
請參考第7圖，第7圖為本發明實施例位元線陣列結構50發生短路之示意圖。如前所述，記憶體讀寫命令在本發明實施例位元線陣列結構50可以被正確地執行。在位元線陣列結構50中，第一多工器512以及第二多工器514在待機狀態時將被關閉，以阻絕短路電流通過。同時，在待機狀態時，平衡電路506、平衡電路508以及平衡電路516各自提供其所屬區段的平衡電壓。因此，即使第一多工器512或者第二多工器514被關閉，感知放大器502仍然能夠經由平衡電路516得到平衡電壓。當一個對應於第一位元線陣列500的字線WL被選取時，只有第一多工器512被打開，此時感知放大器502已經準備好進行感知與放大的工作。同樣地，當一個對應於第二位元線陣列504的字線WL被選取時，只有第二多工器514被打開，此時感知放大器 502也已經準備好進行感知與放大的工作。
在本發明中，第一多工器512以及第二多工器514在待機狀態時將同時被關閉，用來阻絕短路電流通過。這樣的設計與第1圖所示習知技術的位元線陣列結構10大不相同。在習知技術中，多工器112、114在待機狀態時總是處於打開的狀態，因此平衡電壓可以同時分配到第一位元線陣列100第二位元線陣列104以及感知放大器102。然而，當短路缺陷存在時，打開的多工器112、114將會提供漏電流流通的路經。
值得注意的是，當短路缺陷被偵測到時，經由路徑1的漏電流可以經由關閉對應於短路位元線的電源管控元件而消除。在本發明中，一旦短路被確認，這個有缺陷的部分會被永久的排除在資料讀取的功能之外。同時，短路缺陷所屬的行選擇線電路(Column Select Line、CSL)中的記憶體單元，都會被預留的行選擇線電路所取代。因此，不是只有發生缺陷的位元線陣列被取代，而是於此位元線陣列相連結的感知放大器以及對應的位元線陣列都同時被取代。經由此方法，經由路徑1的漏電流可以被消除。另一方面，針對記憶體晶片中沒有發生缺陷的部分，其對應的電源管控元件總是被打開著。較佳地，在本發明中，電源管控元件的輸入控制電壓係藉由平行於位元線陣列方向的間隔導線電路(Pitch Circuitry)，並經由上層金屬層，傳送到相對應的N型場效電晶體所構建的位元線陣列電源管控元件。
請參考第8圖，第8圖為本發明實施例位元線陣列結構之示意圖。連接感知放大器的平衡電路包含有電晶體MEN7、MEN8、MEN9以及一電源管控元件MEQ3。其餘係採用位元線陣列結構10的元件。其中，用來產生讀寫控制訊號VSENSE、VMUX1以及VMUX2的讀寫控制訊號產生器(未示於圖中)，係與記憶體裝置中的系統控製器整合在一起。
請參考第9圖，第9個為本發明實施例之位元線陣列在三種不同情況下的漏電流位準。其中，漏電流的大小用來顯示本發明的用途。首先，電流位準為30μA，此時是電源管控元件以及多工器512、514皆處於開啟的狀態。其次，如果關閉電源管控元件可以使漏電流降低數個μA。再其次，如將電源管控元件以及多工器512、514都關閉，漏電流將明顯下降，並且最終趨近於0μA。
在本發明中，為了降低經由路徑2以及路徑3的漏電流，用來連結感知放大器502與第一位元線陣列500及第二位元線陣列504之間的多工器512、514必須在待機狀態時加以關閉。為了能夠正確地執行記憶體讀寫命令，多工器512、514的功能有如隔離裝置，用來控制位元線陣列以及感知放大器之間的連結。根據本發明，經由導入前述之控制機制，待機狀態的漏電流可以被降低到令人滿意的位準，並且能夠使記憶體讀寫命令正確地執行。
總而言之，因字線至位元線短路而失效的記憶體部分電路，經由關閉位元線平衡電路的電晶體，使其與動態記憶體的電源網路脫離。首先，針對被短路直接影響的部分電路，電源管控元件被關閉(閘極電壓被連接到電壓VNWL)。沒有被短路直接影響的部分電路，電源管控元件繼續導通。因短路而失效的部份電路，將由預留的電路所取代。其次，提供專用的平衡電路給感知放大器使用；因為如此，當多工器被關閉時，感知放大器仍能保持在平衡電壓，並且在多工器再次被開啟時，保證正常工作。當記憶體在執行正常的讀寫工作時，當對應於第一位元線陣列的字線WL被選取時，只有第一多工器被打開，第二多工器保持關閉狀態，此時提供感知放大器平衡電壓的電源管控電晶體也會關閉。同樣地，當對應於第二位元線陣列的字線WL被選取時，只有第二多工器被打開，第一多工器保持關閉狀態，同樣地，提供感知放大器平衡電壓的電源管控電晶體也會關閉。在待機狀態，第一多工器以及第二多工器都被關閉。與習知技術相較之下，本發明增加了一個額外的平衡電路，用來使感知放大器保持在平衡電壓位準。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、50‧‧‧位元線陣列結構
100、500‧‧‧第一位元線陣列結構
102、502‧‧‧感知放大器
104、504‧‧‧第二位元線陣列結構
106、506‧‧‧第一位元線平衡電路
108、508‧‧‧第二位元線平衡電路
110、510‧‧‧感知節點致能電路
112、512‧‧‧第一多工器
114、514‧‧‧第二多工器
516‧‧‧第三位元線平衡電路
MEQ1、MEQ2、MEQ3‧‧‧位元線電源管控元件
VBLEQ‧‧‧位元線平衡電壓
VNWL‧‧‧字線關閉狀態電壓
VSENSE、VMUX1、VMUX2、VEQLNG‧‧‧訊號
WL‧‧‧字線
MN1、MN2、MP1、MP2、MEN7、MEN8、MEN9、MAP1~MAP5、MAN1~MAN5‧‧‧電晶體
Idd6‧‧‧待機狀態直流電電流位準
第1圖為一動態記憶體位元線陣列結構的示意圖。
第2圖是根據第1圖的位元線陣列結構的一建構示意圖。
第3圖是根據習知技術中位元線陣列發生字線至位元線短路的結構示意圖。
第4A圖至第4C圖是根據習知技術發生字線至位元線短路時，以虛線表示漏電流由電壓VBLEQ導引到電壓VNWL的路徑圖。
第5圖本發明實施例之一位元線陣列結構之示意圖。
第6圖為本發明實施例一漏電流控制流程之示意圖。
第7圖為本發明實施例位元線陣列結構發生短路之示意圖。
第8圖為本發明實施例位元線陣列結構之示意圖。
第9個為本發明實施例之位元線陣列在三種不同情況下的漏電流位準。
60．．．流程
600、602、604、606、608、610．．．步驟

Claims (26)

  1. 一種用以降低揮發性記憶體之電能消耗的方法，包含有：於一第一位元線陣列發生字線至位元線短路時，根據一漏電流控制訊號，永久關閉對應於該第一位元線陣列之一位元線電源管控元件；根據一組讀寫控制訊號，控制對應於該位元線電源管控元件之該第一位元線陣列與一感知放大器之間的連結；根據該組讀寫控制訊號，控制對應於該第一位元線陣列之一第二位元線陣列與該感知放大器之間的連結；以及根據該組讀寫控制訊號，提供電源給該感知放大器；其中，偵測字線至位元線短路，以產生該漏電流控制訊號。
  2. 如申請專利範圍第1項所述之用以降低揮發性記憶體之電能消耗的方法，其中該組讀寫控制訊號係對應於一記憶體待機狀態。
  3. 如申請專利範圍第2項所述之用以降低揮發性記憶體之電能消耗的方法，其中控制對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結係關閉對應於該位元線電源管控元件的該第一位元線陣列與該感知放大器之間的連結。
  4. 如申請專利範圍第2項所述之用以降低揮發性記憶體之電能消耗的方法，其中控制對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結係關閉對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結。
  5. 如申請專利範圍第2項所述之用以降低揮發性記憶體之電能消耗的方法，其中該根據該組讀寫控制訊號，提供電源給該感知放大器係指輸出電能給該感知放大器。
  6. 如申請專利範圍第1項所述之用以降低揮發性記憶體之電能消耗的方法，其中該組讀寫控制訊號係對應於一記憶體讀寫命令。
  7. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中控制對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結係開啟對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結。
  8. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中控制對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結係開啟對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結。
  9. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中根據該組讀寫控制訊號提供電源給該感知放大器係停止輸出電能給該感知放大器。
  10. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中該記憶體讀寫命令係一記憶體更新命令。
  11. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中該記憶體讀寫命令係一記憶體寫入命令。
  12. 如申請專利範圍第6項所述之用以降低揮發性記憶體之電能消耗的方法，其中該記憶體讀寫命令係一記憶體讀取命令。
  13. 如申請專利範圍第1項所述之用以降低揮發性記憶體之電能消耗的方法，其中該揮發性記憶體係一動態隨機存取記憶體。
  14. 一種用以降低揮發性記憶體之電能消耗的漏電流控制裝置，包含有：一漏電流控制單元，用來於一第一位元線陣列發生字線至位元線短路時，根據一漏電流控制訊號，永久關閉對應於該第一位元線陣列之一位元線電源管控元件；一第一多工器控制單元，用來根據一組讀寫控制訊號，控制對 應於該位元線電源管控元件之該第一位元線陣列與一感知放大器之間的連結；一第二多工器控制單元，用來根據該組讀寫控制訊號，控制對應於該第一位元線陣列之一第二位元線陣列與該感知放大器之間的連結；一位元線平衡電路，用來根據該組讀寫控制訊號，提供電源給該感知放大器；一讀寫控制訊號產生器，用來產生該組讀寫控制訊號；以及一偵測器，用來偵測字線至位元線短路，以產生該漏電流控制訊號。
  15. 如申請專利範圍第14項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該組讀寫控制訊號係對應於一記憶體待機狀態。
  16. 如申請專利範圍第15項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該第一多工器控制單元係關閉對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結，以控制對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結。
  17. 如申請專利範圍第15項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該第二多工器控制單元係關閉對 應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結，以控制對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結。
  18. 如申請專利範圍第15項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該感知電壓控制單元係輸出電能給該位元線平衡電路。
  19. 如申請專利範圍第14項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該組讀寫控制訊號係對應於一記憶體讀寫命令。
  20. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該第一多工器控制單元係開啟對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結，以控制對應於該位元線電源管控元件之該第一位元線陣列與該感知放大器之間的連結。
  21. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該第二多工器控制單元係開啟對應於該第一位元線陣列之該第二位元線陣列與該感知放大器之間的連結。
  22. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該位元線平衡電路係停止輸出電能給該感知放大器。
  23. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該記憶體讀寫命令係一記憶體更新命令。
  24. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該記憶體讀寫命令係一記憶體寫入命令。
  25. 如申請專利範圍第19項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該記憶體讀寫命令係一記憶體讀取命令。
  26. 如申請專利範圍第14項所述之用以降低揮發性記憶體之電能消耗的漏電流控制裝置，其中該揮發性記憶體係一動態隨機存取記憶體。
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