JP4063751B2 - 半導体記憶装置とその試験方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000010998 test method Methods 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims description 60
- 230000000295 complement effect Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 5
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Description
メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置において、
電圧印加手段を設け、前記センスアンプが、前記ビット線対に第1の相補関係にある電圧の印加を継続中に、前記電圧印加手段が、前記ビット線対に前記第1の相補関係と反転した第2の相補関係にある所定の電圧を印加することを特徴とするものであり、
又、第2の態様は、
前記電圧印加手段が前記ビット線対に印加する前記所定の電圧は、調整可能であることを特徴とするものであり、
又、第3の態様は、
前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧が、ディスターブ試験用の電圧であることを特徴とするものであり、
又、第4の態様は、
前記電圧印加手段が、前記ビット線対に前記第2の相補関係にある所定の電圧の印加終了後に、前記センスアンプが、前記ビット線対の電位差を検出することを特徴とするものである。
又、第5の態様は、
メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置において、
前記センスアンプが、前記ビット線対の一方のビット線の電位が他方のビット線の電位より高くなるような電圧の印加を継続中に、前記ビット線対の一方のビット線の電位が他方のビット線の電位より低くなるような電圧を前記ビット線対に印加するための電圧印加手段を備えたことを特徴とするものであり、
又、第6の態様は、
前記電圧印加手段が前記ビット線対に印加する電圧は、調整可能なディスターブ試験用の電圧であることを特徴とするものであり、
又、第7の態様は、
前記センスアンプが検出した電位の差を増幅して前記ビット線対に電圧の印加を継続中に、前記電圧印加手段が前記ビット線対にディスターブ試験用の電圧を印加し、前記ディスターブ試験用電圧の印加終了後、前記センスアンプが前記ビット線対の電位差を検出することを特徴とするものであり、
又、第8態様は、
前記電圧印加手段は、二つの異なる電圧を出力する第1電圧発生器と、第2電圧発生器とからなり、
ライトアンプに接続されたI/O線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、更に、前記I/O線対の一方の線が、テストモード信号で制御される第1のモードスイッチを介して、前記第1電圧発生器に接続され、前記I/O線対の他方の線が、前記テストモード信号で制御される第2のモードスイッチを介して、前記第2電圧発生器に接続されていることを特徴とするものであり、
又、第9態様は、
前記第1電圧発生器は、セル対極レベル配線に接続された電圧発生器であり、前記第2電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であることを特徴とするものであり、
又、第10態様は、
前記第1電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であり、前記第2電圧発生器は、セル対極レベル配線に接続された電圧発生器であることを特徴とするものである。
メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置の試験方法において、
前記センスアンプが、メモリセルに接続されたビット線対の電位を検出し、検出した前記ビット線対の電位の差を増幅して前記ビット線対に第1の相補関係にある電圧を印加する第1工程と、
前記センスアンプが前記ビット線対に第1の相補関係にある電圧の印加を継続中に、電圧印加手段が、前記ビット線対に前記第1の相補関係と反転した第2の相補関係にある所定の電圧を印加する第2工程と、
前記電圧印加手段による前記ビット線対への前記第2の相補関係にある所定の電圧の印加が終了後、前記センスアンプが、前記ビット線対の電位差を検出する第3工程と、
を含むことを特徴とするものであり、
又、第2態様は、
前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧を変更して、前記第2工程と前記第3工程とを再び繰り返す第4工程と、
をさらに含むことを特徴とするものであり、
又、第3態様は、
前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧が、ディスターブ試験用の電圧であることを特徴とするものである。
又、第4態様は、
メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプと、
前記ビット線対にディスターブ試験用の電圧を印加せしめる電圧印加手段と、
を備えた半導体記憶装置の試験方法において、
前記センスアンプにデータを書き込むと共に、書き込まれたデータに基づき前記センスアンプに接続しているビット線対をドライブする第1工程と、
前記センスアンプでドライブされた前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような前記ディスターブ試験用の電圧を前記電圧印加手段から前記ビット線対に印加せしめる第2工程と、
前記電圧印加手段から前記ビット線対に前記ディスターブ試験用の電圧の印加が終了後、前記センスアンプが、前記ビット線対の電位差を検出する第3工程と、
前記電圧印加手段の電圧を変更して、前記第2工程と第3工程とを再び繰り返す第4工程と、
を少なくとも含むことを特徴とするものであり、
又、第5態様は、
前記電圧印加手段は、二つの異なる電圧を出力する第1電圧発生器と、第2電圧発生器とからなり、
ライトアンプに接続されたI/O線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、
前記第2工程では、前記I/O線対の一方の線が、テストモード信号で制御される第1のモードスイッチを介して、前記第1電圧発生器に接続され、前記I/O線対の他方の線が、前記テストモード信号で制御される第2のモードスイッチを介して、前記第2電圧発生器に接続されることを特徴とするものである。
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置において、
前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような電位を前記ビット線対に印加せしめる電圧印加手段を設け、この電圧印加手段の出力電圧を調整可能に構成したことを特徴とするものであり、
特に、前記電圧印加手段は、二つの異なる電圧を出力する第1電圧発生器と、第2電圧発生器とからなり、
ライトアンプに接続されたI/O線対が、一対の列選択スイッチ(Yスイッチ)を介して、前記ビット線対に接続され、更に、前記I/O線対の一方の線が、テストモード信号で制御される第1のモードスイッチを介して、前記第1電圧発生器に接続され、前記I/O線対の他方の線が、前記テストモード信号で制御される第2のモードスイッチを介して、前記第2電圧発生器に接続されていることを特徴とするものである。
2 ビット線対
3 I/O線対
21、22、51、52 トランジスタ
61 セル対極レベル配線(VPLT)
62 ビット線バランスレベル配線(VBLR)
71 VPLT発生器(電圧印加手段)
72 VBLR発生器(電圧印加手段)
Claims (15)
- メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置において、
電圧印加手段を設け、前記センスアンプが、前記ビット線対に第1の相補関係にある電圧の印加を継続中に、前記電圧印加手段が、前記ビット線対に前記第1の相補関係と反転した第2の相補関係にある所定の電圧を印加することを特徴とする半導体記憶装置。 - 前記電圧印加手段が前記ビット線対に印加する前記所定の電圧は、調整可能であることを特徴とする請求項1記載の半導体記憶装置。
- 前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧が、ディスターブ試験用の電圧であることを特徴とする請求項1又は2記載の半導体記憶装置。
- 前記電圧印加手段が、前記ビット線対に前記第2の相補関係にある所定の電圧の印加終了後に、前記センスアンプが、前記ビット線対の電位差を検出することを特徴とする請求項1〜3の何れかに記載の半導体記憶装置。
- メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置において、
前記センスアンプが、前記ビット線対の一方のビット線の電位が他方のビット線の電位より高くなるような電圧の印加を継続中に、前記ビット線対の一方のビット線の電位が他方のビット線の電位より低くなるような電圧を前記ビット線対に印加するための電圧印加手段を備えたことを特徴とする半導体記憶装置。 - 前記電圧印加手段が前記ビット線対に印加する電圧は、調整可能なディスターブ試験用の電圧であることを特徴とする請求項5記載の半導体記憶装置。
- 前記センスアンプが検出した電位の差を増幅して前記ビット線対に電圧の印加を継続中に、前記電圧印加手段が前記ビット線対にディスターブ試験用の電圧を印加し、前記ディスターブ試験用電圧の印加終了後、前記センスアンプが前記ビット線対の電位差を検出することを特徴とする請求項6記載の半導体記憶装置。
- 前記電圧印加手段は、二つの異なる電圧を出力する第1電圧発生器と、第2電圧発生器とからなり、
ライトアンプに接続されたI/O線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、更に、前記I/O線対の一方の線が、テストモード信号で制御される第1のモードスイッチを介して、前記第1電圧発生器に接続され、前記I/O線対の他方の線が、前記テストモード信号で制御される第2のモードスイッチを介して、前記第2電圧発生器に接続されていることを特徴とする請求項1〜7の何れかに記載の半導体記憶装置。 - 前記第1電圧発生器は、セル対極レベル配線に接続された電圧発生器であり、前記第2電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であることを特徴とする請求項8記載の半導体記憶装置。
- 前記第1電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であり、前記第2電圧発生器は、セル対極レベル配線に接続された電圧発生器であることを特徴とする請求項8記載の半導体記憶装置。
- メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプを備えた半導体記憶装置の試験方法において、
前記センスアンプが、メモリセルに接続されたビット線対の電位を検出し、検出した前記ビット線対の電位の差を増幅して前記ビット線対に第1の相補関係にある電圧を印加する第1工程と、
前記センスアンプが前記ビット線対に第1の相補関係にある電圧の印加を継続中に、電圧印加手段が、前記ビット線対に前記第1の相補関係と反転した第2の相補関係にある所定の電圧を印加する第2工程と、
前記電圧印加手段による前記ビット線対への前記第2の相補関係にある所定の電圧の印加が終了後、前記センスアンプが、前記ビット線対の電位差を検出する第3工程と、
を含むことを特徴とする半導体記憶装置の試験方法。 - 前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧を変更して、前記第2工程と前記第3工程とを再び繰り返す第4工程と、
をさらに含むことを特徴とする請求項11記載の半導体記憶装置の試験方法。 - 前記電圧印加手段により前記ビット線対に印加される前記第2の相補関係にある所定の電圧が、ディスターブ試験用の電圧であることを特徴とする請求項11又は12記載の半導体記憶装置の試験方法。
- メモリセルに接続されたビット線対の電位を検出すると共に、検出した前記ビット線対の電位の差を増幅し、継続して前記ビット線対に電圧の印加が可能なセンスアンプと、
前記ビット線対にディスターブ試験用の電圧を印加せしめる電圧印加手段と、
を備えた半導体記憶装置の試験方法において、
前記センスアンプにデータを書き込むと共に、書き込まれたデータに基づき前記センスアンプに接続しているビット線対をドライブする第1工程と、
前記センスアンプでドライブされた前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような前記ディスターブ試験用の電圧を前記電圧印加手段から前記ビット線対に印加せしめる第2工程と、
前記電圧印加手段から前記ビット線対に前記ディスターブ試験用の電圧の印加が終了後、前記センスアンプが、前記ビット線対の電位差を検出する第3工程と、
前記電圧印加手段の電圧を変更して、前記第2工程と第3工程とを再び繰り返す第4工程と、
を少なくとも含むことを特徴とする半導体記憶装置の試験方法。 - 前記電圧印加手段は、二つの異なる電圧を出力する第1電圧発生器と、第2電圧発生器とからなり、
ライトアンプに接続されたI/O線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、
前記第2工程では、前記I/O線対の一方の線が、テストモード信号で制御される第1のモードスイッチを介して、前記第1電圧発生器に接続され、前記I/O線対の他方の線が、前記テストモード信号で制御される第2のモードスイッチを介して、前記第2電圧発生器に接続されることを特徴とする請求項14記載の半導体記憶装置の試験方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003348310A JP4063751B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体記憶装置とその試験方法 |
US10/958,230 US7142472B2 (en) | 2003-10-07 | 2004-10-06 | Semiconductor memory device and method for testing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003348310A JP4063751B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体記憶装置とその試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005116047A JP2005116047A (ja) | 2005-04-28 |
JP4063751B2 true JP4063751B2 (ja) | 2008-03-19 |
Family
ID=34386430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003348310A Expired - Fee Related JP4063751B2 (ja) | 2003-10-07 | 2003-10-07 | 半導体記憶装置とその試験方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7142472B2 (ja) |
JP (1) | JP4063751B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7603605B2 (en) * | 2007-01-08 | 2009-10-13 | Arm Limited | Performance control of an integrated circuit |
JP5157388B2 (ja) * | 2007-11-26 | 2013-03-06 | 日本電気株式会社 | 半導体記憶装置及び劣化セル列救済方法 |
US10289199B2 (en) * | 2008-09-29 | 2019-05-14 | Apple Inc. | Haptic feedback system |
US10120740B2 (en) | 2016-03-22 | 2018-11-06 | Micron Technology, Inc. | Apparatus and methods for debugging on a memory device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3199862B2 (ja) | 1992-08-12 | 2001-08-20 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
JPH10199298A (ja) | 1997-01-14 | 1998-07-31 | Toshiba Corp | 半導体記憶装置 |
JP3913377B2 (ja) * | 1998-11-04 | 2007-05-09 | 富士通株式会社 | 半導体記憶装置 |
JP2001035197A (ja) | 1999-07-15 | 2001-02-09 | Hitachi Ltd | 半導体装置 |
-
2003
- 2003-10-07 JP JP2003348310A patent/JP4063751B2/ja not_active Expired - Fee Related
-
2004
- 2004-10-06 US US10/958,230 patent/US7142472B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005116047A (ja) | 2005-04-28 |
US20050073891A1 (en) | 2005-04-07 |
US7142472B2 (en) | 2006-11-28 |
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Legal Events
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070509 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071225 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |