KR100891528B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100891528B1
KR100891528B1 KR1020070091700A KR20070091700A KR100891528B1 KR 100891528 B1 KR100891528 B1 KR 100891528B1 KR 1020070091700 A KR1020070091700 A KR 1020070091700A KR 20070091700 A KR20070091700 A KR 20070091700A KR 100891528 B1 KR100891528 B1 KR 100891528B1
Authority
KR
South Korea
Prior art keywords
word line
voltage
driver
semiconductor memory
memory device
Prior art date
Application number
KR1020070091700A
Other languages
English (en)
Other versions
KR20090026607A (ko
Inventor
김영수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070091700A priority Critical patent/KR100891528B1/ko
Publication of KR20090026607A publication Critical patent/KR20090026607A/ko
Application granted granted Critical
Publication of KR100891528B1 publication Critical patent/KR100891528B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드라인과 비트라인 간에 쇼트(Short)가 발생하는 경우 웨이퍼 레벨의 테스트에서 로우성 결함과 컬럼성 결함을 동시에 검출하는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명의 반도체 메모리 장치는 노말 모드 또는 테스트 모드에 대응하여 서로 다른 레벨의 전압을 제공하는 전압 제어부; 전압 제어부로부터 제공되는 전압으로 서브 워드라인 구동 신호를 드라이빙하는 프리 드라이버; 및 메인 워드라인 신호에 의해 프리 드라이버로부터 제공되는 서브 워드라인 구동 신호의 전압으로 서브 워드라인을 드라이빙하는 서브 워드라인 드라이버;를 포함하여, 워드라인과 비트라인 간에 쇼트(Short)가 발생하는 경우 웨이퍼 레벨의 테스트에서 로우성 결함과 컬럼성 결함을 동시에 검출하는 효과가 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드라인과 비트라인 간에 쇼트(Short)가 발생하는 경우 웨이퍼 레벨의 테스트에서 로우성 결함과 컬럼성 결함을 동시에 검출하는 반도체 메모리 장치에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 축소에 따라 셀 공정 마진이 감소되어 워드라인과 비트라인 간에 발생하는 저항성 쇼트(Short)에 의한 불량이 증가하고 있다. 이러한 불량은 웨이퍼 테스트 레벨에서 사전에 테스트하여 리페어함으로써 반도체 메모리 장치의 생산성을 향상시킬 수 있다.
그러나, 워드라인과 비트라인 간에 고저항성 쇼트가 발생하는 경우, 반도체 메모리 장치의 동작 특성상, 비트라인의 결함인 컬럼성 불량이 먼저 발생하고 저항의 크기에 따라 워드라인의 결함인 로우성 불량으로 확장되기도 한다.
즉, 반도체 메모리 장치는 액티브 명령에서 비트라인쌍(BL, /BLB)은 프리차지 전압 VBLP로 플로팅(Floating)되고, 이어서, 선택된 워드라인(WL)이 고전압 VPP로 인에이블되면, 셀 캐패시터에 저장된 전하가 플로팅된 비트라인쌍(BL, /BL)으로 차지 쉐어링(Charge Sharing)된다.
이때, 서브 워드라인 드라이버에 의해 워드라인(WL)으로 공급되는 고전압 VPP 또는 접지전압 VSS가 플로팅된 비트라인쌍(BL, /BL)의 전위를 파괴하여 컬럼성 불량이 우선적으로 나타난다.
반면, 서브 워드라인 드라이버가 선택된 워드라인(WL)으로 고전압 VPP을 선택되지 않은 워드라인(WL)으로 접지전압 VSS를 지속적으로 공급하므로, 워드라인(WL)의 전위차는 크게 발생하지 않는다. 따라서, 워드라인(WL)과 증폭된 비트라인(BL)의 전위차 커서 로우성 불량은 나타나지 않을 수 있다.
그러나, 웨이퍼 상태에서 워드라인과 비트라인 간에 발생한 고저항성 쇼트는 후속 공정을 통해 물성이 변하여 저저항성으로 변경될 수 있다. 그 결과, 패키지 상태의 테스트에서 웨이퍼 상태의 테스트에서 나타나지 않은 로우성 불량이 발생하는 문제가 있다.
본 발명은 웨이퍼 상태의 테스트를 통해 워드라인과 비트라인 간에 발생한 고저항성 쇼트 불량을 컬럼성 및 로우성 불량으로 검출하는 반도체 메모리 장치를 제공한다.
본 발명의 반도체 메모리 장치는, 노말 모드 또는 테스트 모드에 대응하여 서로 다른 레벨의 전압을 제공하는 전압 제어부; 상기 전압 제어부로부터 제공되는 전압으로 서브 워드라인 구동 신호를 드라이빙하는 프리 드라이버; 및 메인 워드라 인 신호에 의해 상기 프리 드라이버로부터 제공되는 상기 서브 워드라인 구동 신호의 전압으로 서브 워드라인을 드라이빙하는 서브 워드라인 드라이버;를 포함함을 특징으로 한다.
상기 전압 제어부는, 상기 노말 모드에 의해 제1 전압을 상기 프리 드라이버로 제공하는 제1 전압 공급부; 및 상기 테스트 모드에 의해 상기 제1 전압 보다 낮은 레벨의 전압을 상기 프리 드라이버로 제공하는 제2 전압 공급부;를 포함함이 바람직하다.
상기 제1 및 제2 전압 공급부는 드레인이 공통으로 연결된 PMOS 트랜지스터임이 바람직하다.
상기 프리 드라이버는, 상기 전압 제어부의 출력단과 접지 전압단 사이에 직렬로 연결되고, 게이트로 인가되는 반전된 상기 서브 워드라인 구동 신호에 의해 구동되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함함이 바람직하다.
상기 서브 워드라인 드라이버는, 상기 프리 드라이버의 출력단과 접지 전압단 사이에 연결되고, 상기 메인 워드라인 신호에 의해 구동되는 드라이버; 및 상기 드라이버의 출력단과 상기 접지 전압단 사이에 연결되고, 게이트로 인가되는 반전된 상기 서브 워드라인 구동 신호에 의해 상기 드라이버의 출력단을 상기 접지 전압단과 연결하는 NMOS 트랜지스터;를 포함함이 바람직하다.
상기 드라이버는, 상기 프리 드라이버의 출력단과 상기 접지 전압단 사이에 직렬 연결되고, 게이트로 상기 메인 워드라인 신호를 인가받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함함이 바람직하다.
본 발명은 워드라인과 비트라인 간에 발생한 고저항성 쇼트 불량을 웨이퍼 레벨의 테스트에서 검출함으로써 수율을 향상시키는 효과가 있다.
본 발명은 워드라인과 비트라인 간에 발생한 고저항성 쇼트 불량을 웨이퍼 상태의 테스트에서 검출하는 반도체 메모리 장치에 관하여 개시한다.
통상, 반도체 메모리 장치는 외부 어드레스 패드(A0 ~ AX) 중 최하위 비트에 대응되는 A0, A1, A2를 디코딩하여 8개의 서브 워드라인 구동 신호 쌍(PXi, /PXi)을 생성하여 서브 워드라인 드라이버를 제어한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 전압 제어부(10), 프리 드라이버(12) 및 서브 워드라인 드라이버(14)를 포함한다.
여기서, 전압 제어부(10)는 노말 모드 신호(EN1) 또는 테스트 모드 신호(EN2)에 대응하여 고전압 VPP 또는 전원 전압 VDD 중 어느 하나를 제공한다. 프리 드라이버(12)는 서브 워드라인 구동 신호(PXi)를 전압 제어부(10)에서 제공되는 전압 레벨로 드라이빙하여 출력한다. 그리고, 서브 워드라인 드라이버(14)는 메인 워드라인 신호에 의해 드라이빙된 서브 워드라인 구동 신호(PXi)의 전압 레벨로 서브 워드라인(SWL)을 드라이빙한다.
도 2를 참조하면, 전압 제어부(10)는 노말 모드 신호(EN1)에 의해 고전압 VPP를 제공하는 제1 전압 공급부(22) 및 테스트 모드 신호(EN2)에 의해 전원 전압 VDD를 제공하는 제2 전압 공급부(24)를 포함한다.
여기서, 테스트 모드 신호(EN2)는 반도체 메모리 장치의 워드라인과 비트라인 간의 저항성 쇼트 불량을 테스트하기 위해 모스 레지스터 셋(MRS)(도시되지 않음)으로부터 인가되는 신호이며, 액티브 명령 ACT 이후 비트라인쌍(BL, /BL)이 증폭하기 시작하는 시점부터 프리차지 명령 PCG이 인가되기 전 구간 동안 로우 레벨로 인에이블되는 신호이다. 테스트 모드 신호(EN2)가 인에이블되는 경우, 노말 모드 신호(EN1)는 디스에이블됨이 바람직하다.
그리고, 테스트 모드 신호(EN2)가 인에이블되어 선택되는 전원 전압 VDD는 노말 모드 신호(EN1)가 인에이블되어 선택되는 고전압 VPP 보다 낮은 전압이어야 한다.
제1 전압 공급부(22)는 고전압 VPP 단과 노드(ND1) 사이에 연결되며, 게이트로 인가되는 노말 모드 신호(EN1)에 의해 제어되어 고전압 VPP를 노드(ND1)로 제공하는 PMOS 트랜지스터(P1)로 구성된다.
제2 전압 공급부(24)는 전원 전압 VDD 단과 노드(ND1) 사이에 연결되며, 게이트로 인가되는 테스트 모드 신호(EN2)에 의해 제어되어 전원 전압 VDD를 노드(ND1)로 제공하는 PMOS 트랜지스터(P2)로 구성된다.
도 3을 참조하면, 프리 드라이버(12)는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N1)가 직렬로 연결된 드라이버이며, 게이트로 인가되는 반전된 서브 워드라인 구동 신호(/PXi)에 의해 전압 제어부로부터 제공되는 전압 레벨로 서브 워드라인 신호(PXi)를 구동한다.
도 4를 참조하면, 서브 워드라인 드라이버(14)는, 프리 드라이버의 출력단과 접지 전압단 VSS 사이에 연결되고, 메인 워드라인 신호(MWLB)에 의해 서브 워드라인 구동 신호(PXi)의 전압 레벨로 서브 워드라인(SWL)을 구동하는 드라이버(40) 및 드라이버(40)의 출력단과 접지 전압단 VSS 사이에 연결되어 반전된 서브 워드라인 구동 신호(/PXi)에 의해 드라이버(40)의 출력단을 접지 전압단 VSS와 연결하는 NMOS 트랜지스터(N2)를 포함한다.
여기서, 드라이버(40)는 직렬로 연결되는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N3)를 포함한다. 그리고, 메인 워드라인 신호(MWLB)는 로우 레벨로 인에이블되어 서브 워드라인 드라이버(14)를 선택하는 신호이다.
상기와 같이 구성된 본 발명의 반도체 메모리 장치의 동작을 살펴보면, 우선 노말 모드에서, 노말 모드 신호(EN1)는 로우 레벨로 인에이블되고, 테스트 모드 신호(EN2)는 하이 레벨로 디스에이블된다. 따라서, 전압 제어부(10)는 PMOS 트랜지스터(P1)가 턴온되어 고전압 VPP을 제공하고, 프리 드라이버(12)는 서브 워드라인 구동 신호(PXi)를 고전압 VPP 레벨로 드라이빙한다. 이에 대응하여, 서브 워드라인 드라이버(14)는 메인 워드라인 신호 MWLB가 로우 레벨로 인에이블되면, 서브 워드라인(SWL)을 고전압 VPP로 드라이빙한다. 즉, 정상 동작에서 선택된 워드라인(WL)으로 고전압 VPP이 제공된다.
반면, 테스트 모드에서, 노말 모드 신호(EN1)는 하이 레벨로 디스에이블되고, 테스트 모드 신호(EN2)는 로우 레벨로 인에이블된다. 따라서, 전압 제어부(10)는 PMOS 트랜지스터(P2)가 턴온되어 고전압 VPP 레벨보다 낮을 레벨의 전원 전압 VDD를 제공한다. 따라서, 프리 드라이버(12)는 서브 워드라인 구동 신호(PXi)를 전 원 전압 VDD 레벨로 드라이빙하고, 서브 워드라인 드라이버(14)는 메인 워드라인 신호 MWLB가 로우 레벨로 인에이블되면, 서브 워드라인(SWL)을 전원 전압 VDD로 드라이빙한다.
그 결과, 워드라인과 비트라인 간의 고저항성 쇼트에 의해 워드라인(WL)의 전위가 플로팅된 비트라인(BL) 전위를 파괴시키므로 컬럼 불량이 검출된다. 그리고, 워드라인(WL)으로 고전압 VPP 보다 낮은 전원 전압 VDD가 제공되므로 워드라인(WL)의 전위차가 크게 발생하여, 워드라인(WL)과 증폭된 워드라인(BL)과의 전위차가 작아져 로우 불량이 검출된다.
도 5를 참조하면, 본 발명의 반도체 메모리 장치는, 정상 동작시, 액티브 명령 ACT가 인가된 이후 프리차지 명령 PCG이 인가되기 전까지 워드라인(WL)은 고전압 VPP으로 인에이블(A)되고, 프리차지 전압 VBLP로 프리차지된 비트라인쌍(BL, /BL)은 플로팅된다. 그리고, 비트라인쌍(BL,/BL)은 셀 캐패시터의 전하가 쉐어링되어 코아 전압 VCORE와 접지 전압 VSS로 증폭한다.
한편, 테스트 동작시, 액티브 ACT가 인가되고 플로팅된 비트라인쌍(BL, /BL)으로 셀 캐패시터의 전하가 쉐어링되어 비트라인쌍(BL, /BL)이 증폭하기 시작하는 시점에서 프리차지 명령 PCG이 인가되기 전 구간(C)에 워드라인(WL)은 고전압 VPP 보다 낮은 레벨의 전원 전압 VDD로 인에이블(B)된다.
따라서, 워드라인과 비트라인 간에 고저항성(R) 쇼트가 발생한 경우, 워드라인(WL)의 전위가 플로팅된 비트라인(BL, /BL)의 전위를 파괴하여 비트라인 결함 즉, 컬럼성 결함이 검출되고, 증폭된 비트라인(BL)의 전위보다 인에이블된 워드라 인(WL)의 전위(B1)가 낮아지게 되어 워드라인 불량 즉, 로우성 결함이 검출된다.
도 5에서, A는 노말 모드 시 워드라인 인가 전위를 나타내고, B는 테스트 모드시 워드라인 인가 전위를 나타내며, B1은 테스트 모드시 실제 워드라인 검출 전위를 나타낸다. 그리고, C는 테스트 모드 신호가 인에이블되는 구간을 나타내며, C1은 비트라인의 전위와 워드라인의 전위 차에 따른 로우성 불량이 검출되는 구간이다.
이처럼, 본 발명의 반도체 메모리 장치는 웨이퍼 상태에서 노말 모드와 테스트 모드에서 워드라인으로 제공되는 전압을 서로 다르게 제공함으로써, 워드라인과 비트라인 간에 고저항성 쇼트 불량이 발생한 경우 컬럼성 결함과 동시에 로우성 결함을 검출할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도.
도 2는 도 1의 전압 제어부의 상세 회로도.
도 3은 도 1의 프리 드라이버의 상세 회로도.
도 4는 도 1의 서브 워드라인 드라이버의 상세 회로도.
도 5는 도 1의 반도체 메모리 장치의 동작 파형도.

Claims (6)

  1. 노말 모드 또는 테스트 모드에 대응하여 서로 다른 레벨의 전압을 제공하는 전압 제어부;
    상기 전압 제어부로부터 제공되는 전압으로 서브 워드라인 구동 신호를 드라이빙하는 프리 드라이버; 및
    메인 워드라인 신호에 의해 상기 프리 드라이버로부터 제공되는 상기 서브 워드라인 구동 신호의 전압으로 서브 워드라인을 드라이빙하는 서브 워드라인 드라이버;
    를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전압 제어부는,
    상기 노말 모드에 의해 제1 전압을 상기 프리 드라이버로 제공하는 제1 전압 공급부; 및
    상기 테스트 모드에 의해 상기 제1 전압 보다 낮은 레벨의 전압을 상기 프리 드라이버로 제공하는 제2 전압 공급부;
    를 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 전압 공급부는 드레인이 공통으로 연결된 PMOS 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프리 드라이버는,
    상기 전압 제어부의 출력단과 접지 전압단 사이에 직렬로 연결되고, 게이트로 인가되는 반전된 상기 서브 워드라인 구동 신호에 의해 구동되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 서브 워드라인 드라이버는,
    상기 프리 드라이버의 출력단과 접지 전압단 사이에 연결되고, 상기 메인 워드라인 신호에 의해 구동되는 드라이버; 및
    상기 드라이버의 출력단과 상기 접지 전압단 사이에 연결되고, 게이트로 인가되는 반전된 상기 서브 워드라인 구동 신호에 의해 상기 드라이버의 출력단을 상기 접지 전압단과 연결하는 NMOS 트랜지스터;
    를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 드라이버는, 상기 프리 드라이버의 출력단과 상기 접지 전압단 사이에 직렬 연결되고, 게이트로 상기 메인 워드라인 신호를 인가받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.
KR1020070091700A 2007-09-10 2007-09-10 반도체 메모리 장치 KR100891528B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070091700A KR100891528B1 (ko) 2007-09-10 2007-09-10 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070091700A KR100891528B1 (ko) 2007-09-10 2007-09-10 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090026607A KR20090026607A (ko) 2009-03-13
KR100891528B1 true KR100891528B1 (ko) 2009-04-06

Family

ID=40694521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070091700A KR100891528B1 (ko) 2007-09-10 2007-09-10 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100891528B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020033883A (ko) * 2000-10-30 2002-05-08 윤종용 반도체 메모리 장치의 서브-워드 라인 구동 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020033883A (ko) * 2000-10-30 2002-05-08 윤종용 반도체 메모리 장치의 서브-워드 라인 구동 회로

Also Published As

Publication number Publication date
KR20090026607A (ko) 2009-03-13

Similar Documents

Publication Publication Date Title
US6535439B2 (en) Full stress open digit line memory device
US7158430B2 (en) Bit line sense amplifier control circuit
US6288950B1 (en) Semiconductor memory device capable of generating offset voltage independent of bit line voltage
KR101847183B1 (ko) 워드라인 구동 회로
US7724594B2 (en) Leakage current control device of semiconductor memory device
JP2007257707A (ja) 半導体記憶装置
JPH08279287A (ja) ダイナミック型半導体メモリおよびそのテスト方法
WO2004077444A1 (ja) 半導体記憶装置及びそのリフレッシュ方法
JPH08102529A (ja) 半導体記憶装置
US7684272B2 (en) Semiconductor memory device with transfer switch and method of operating the device
US7606095B2 (en) Semiconductor memory device having a precharge voltage supply circuit capable of reducing leakage current between a bit line and a word line in a power-down mode
JPH04230048A (ja) 半導体記憶装置
KR100866145B1 (ko) 반도체 메모리 장치 및 그 바이어싱 방법
US6631092B2 (en) Semiconductor memory device capable of imposing large stress on transistor
US9368192B2 (en) Semiconductor device and method for driving the same
KR100518579B1 (ko) 반도체 장치 및 그 테스트 방법
KR101143442B1 (ko) 반도체 메모리 장치 및 이를 이용한 테스트 방법
KR100891528B1 (ko) 반도체 메모리 장치
KR102471412B1 (ko) 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치
KR20080000842A (ko) 반도체 메모리 장치의 불량 검출 회로
US20130294137A1 (en) Semiconductor device having bit line hierarchically structured
KR20000004247A (ko) 비트라인 프리챠지 회로
KR100914300B1 (ko) 디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치
KR100422952B1 (ko) 반도체 메모리의 비트라인 균등화 신호 제어회로
KR100713934B1 (ko) 테스트시 초기값 오류를 줄이기 위한 반도체 메모리 장치의파워 업 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee