KR20080000842A - 반도체 메모리 장치의 불량 검출 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 불량 검출 회로에 관한 것으로, 더미 영역에서 발생되는 불량을 검출할 수 있는 기술이다. 이를 위해, 본 발명은 다수의 워드라인 일측에 구비되는 다수의 더미 워드라인 및 스탠바이 및 정상 모드시 다수의 더미 워드라인에 접지전압을 인가하고, 테스트 모드시 다수의 더미 워드라인에 접지전압과 비트라인 프리차지 전압을 선택적으로 인가하여 다수의 더미 워드라인의 불량여부를 테스트하는 테스트부를 포함한다.
더미 워드라인, 센스앰프 드라이버

Description

반도체 메모리 장치의 불량 검출 회로{A CIRCUIT FOR DETECTING DEFECT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 어레이부를 도시한 개략도.
도 2는 종래기술에 따른 서브 워드라인 드라이버를 도시한 회로도.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이부를 도시한 개략도.
도 4는 본 발명에 따른 반도체 메모리 장치의 불량 검출 회로를 도시한 회로도.
도 5는 본 발명에 따른 불량 검출 회로의 동작에 의해 만들어진 비트맵을 도시한 도면.
본 발명은 반도체 메모리 장치의 불량 검출 회로에 관한 것으로, 특히 더미 영역에서 발생되는 불량을 검출할 수 있는 기술이다.
일반적으로, 반도체 메모리 장치는 데이터가 저장되는 셀(cell) 영역과 데이터를 라이트(write)하거나 저장된 데이터를 리드(read)하는 주변회로 영역으로 구 분된다. 셀 영역은 다수개의 뱅크(bank)로 구성되며, 각 뱅크 안에는 매트(mat) 단위로 워드라인과 비트라인이 배열되어 있다. 1개의 매트(mat)에는 불량셀을 교체하기 위한 리던던시(redundancy) 셀이 포함되어 있고, 매트(mat)의 에지부에는 패턴을 보호하기 위한 더미 패턴이 형성되어 있다. 여기서, 더미 패턴은 3~4개의 더미 워드라인 및 더미 비트라인을 의미하며, 더미 워드라인은 접지전압 VSS 레벨로 바이어싱되어 있고, 더미 비트라인은 프리차지 전압 VBLP 레벨로 바이어싱되어 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 어레이부를 도시한 개략도이다.
셀 어레이부는 워드라인 WL0~WL5과 더미 워드라인 DWL0~DWL3을 포함한다.
여기서, 워드라인 WL0~WL5은 매트 영역(M)에 형성되어 스탠바이(stand-by) 모드시 접지전압 VSS이 인가되고, 정상 모드시 고전압 VPP이 인가된다.
그리고, 더미 워드라인 DWL0~DWL3은 매트 영역(M) 외곽의 더미 영역(D)에 형성되고, 일측단이 공통으로 연결되어 고정적으로 접지전압 VSS이 인가된다.
이러한 고전압 VPP 및 접지전압 VSS은 도 2에 도시된 서브 워드라인 드라이버(10)를 통해 공급된다.
서브 워드라인 드라이버(10)는 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1, N2를 포함한다.
여기서, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 고전압 레벨의 워드라인 부스팅 전압 PX(VPP) 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되며, 공통 게이트 단자는 메인 워드라인 MWL과 연결되고, 공통 드레인 단자는 워드라인 WL 과 연결되어 있다.
그리고, NMOS 트랜지스터 N2는 워드라인 WL과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자를 통해 워드라인 부스팅 전압 /PX을 인가받는다.
여기서, 워드라인 부스팅 전압 /PX는 워드라인 부스팅 전압 PX과 반대의 레벨을 갖는다.
즉, 더미 워드라인 DWL0~DWL3은 상기한 구성을 갖는 서브 워드라인 드라이버(10)를 통해 고정된 레벨의 접지전압 VSS을 인가받는다.
따라서, 더미 워드라인 DWL0~DWL3과 더미 비트라인(미도시)이 전기적으로 단락(short)되는 경우, 프리차지 전압 VBLP으로 바이어싱되어 있는 더미 비트라인으로부터 워드라인 WL0~WL5 또는 더미 워드라인 DWL0~DWL3으로 전류 누설(leakage) 경로가 형성되어 불량이 발생된다.
그런데, 매트 영역(M)의 워드라인 WL0~WL5에서 발생된 불량의 경우 어드레스를 통해 검출할 수 있으나, 더미 영역(D)의 더미 워드라인 DWL0~DWL3에는 동작시 어드레스가 인가되지 않기 때문에 비트맵(BIT MAP)을 통해 더미 워드라인 DWL0~DWL3의 불량 유무를 확인할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 더미 워드라인에 접지전압과 비트라인 프리차지 전압을 선택적으로 공급하여 테스트 모드시 더미 워드라인의 불량 유무를 검출하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 불량 검출 회로는, 다수의 워드라인 일측에 구비되는 다수의 더미 워드라인; 및 스탠바이 및 정상 모드시 다수의 더미 워드라인에 접지전압을 인가하고, 테스트 모드시 다수의 더미 워드라인에 접지전압과 비트라인 프리차지 전압을 선택적으로 인가하여 다수의 더미 워드라인의 불량여부를 테스트하는 테스트부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이부를 도시한 개략도이다.
셀 어레이부는 워드라인 WL6~WL11과 더미 워드라인 DWL4~DWL7을 포함한다.
여기서, 워드라인 WL6~WL11은 매트 영역(D)에 형성되어 스탠바이(stand-by) 모드시 접지전압 VSS이 인가되고, 정상 모드시 고전압 VPP이 인가된다.
그리고, 더미 워드라인 DWL4~DWL7은 매트 영역(D) 외곽의 더미 영역(D)에 형성되고, 일측단이 공통으로 연결되어 스탠바이 및 정상 모드시 접지전압 VSS이 인가되고, 테스트 모드시 비트라인 프리차지 전압 VBLP이 인가된다.
도 4는 본 발명에 따른 반도체 메모리 장치의 불량 검출 회로를 도시한 회로도이다.
본 발명의 불량 검출회로는 센스앰프 드라이버(20), 테스트부(30)를 포함한다.
여기서, 센스앰프 드라이버(20)는 풀업부(201), 균등화부(202) 및 풀다운 부(203)를 포함한다.
그리고, 테스트부(30)는 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N3를 포함한다. PMOS 트랜지스터 P2와 NMOS 트랜지스터 N3는 비트라인 프리차지 전압 VBLP 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자를 통해 테스트 신호 TM를 인가받는다. 그리고, 공통 드레인 단자는 더미 워드라인 DWL4~DWL7과 연결되어 있다.
여기서, 테스트 신호 TM는 테스트 모드시 로우로 인가되고, 스탠바이 및 정상 모드시 하이로 인가되는 신호이다.
상기와 같은 구성을 갖는 본 발명의 불량 검출회로의 동작을 설명하면 다음과 같다.
먼저, 스탠바이 및 정상 모드시 테스트 신호 TM가 하이로 인가된다. 이에 따라, NMOS 트랜지스터 N3가 턴 온되어 더미 워드라인 DWL4~DWL7에 접지전압 VSS이 인가된다.
그 다음, 테스트 모드시 테스트 신호 TM가 로우로 인가되면, NMOS 트랜지스터 N3는 턴 오프되고, PMOS 트랜지스터 P2가 턴 온된다.
이에 따라, 더미 워드라인 DWL4~DWL7에 비트라인 프리차지 전압 VBLP이 인가된다.
따라서, 더미 워드라인 DWL4~DWL7과 더미 비트라인(미도시)이 전기적으로 단락(short)되는 경우, 더미 워드라인 DWL4~DWL7에 비트라인 프리차지 전압 VBLP을 공급하여 전류 누설(leakage) 경로를 차단할 수 있다.
또한, 테스트 신호 TM를 이용하여 더미 워드라인 DWL4~DWL7에 접지전압 VSS과 프리차지 전압 VBLP을 선택적으로 인가하면 도 5a와 같이 비트맵(BIT MAP)에서 결함 비트가 발생되었다가 도 5b와 같이 결함 비트가 발생되지 않아 불량이 더미 워드라인 DWL4~DWL7에서 발생된 것임을 전기적으로 확인할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 불량 검출 회로는 더미 워드라인에 비트라인 프리차지 전압을 공급함으로써 더미 비트라인으로부터 더미 워드라인으로의 전류 누설 경로를 차단할 수 있는 효과를 제공한다.
또한, 본 발명은 테스트 신호를 이용하여 더미 워드라인에 접지전압과 비트라인 프리차지 전압을 선택적으로 공급하면서 더미 워드라인의 불량 유무를 검출함으로써 불량 분석 시간을 단축시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 다수의 워드라인 일측에 구비되는 다수의 더미 워드라인; 및
    스탠바이 및 정상 모드시 상기 다수의 더미 워드라인에 접지전압을 인가하고, 테스트 모드시 상기 다수의 더미 워드라인에 상기 접지전압과 비트라인 프리차지 전압을 선택적으로 인가하여 상기 다수의 더미 워드라인의 불량여부를 테스트하는 테스트부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 불량 검출 회로.
  2. 제 1 항에 있어서, 상기 테스트부에 상기 비트라인 프리차지 전압을 공급하는 센스앰프 드라이버를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 불량 검출 회로.
  3. 제 1 항에 있어서, 상기 다수의 더미 워드라인은 적어도 2개 이상으로 패턴화되어 형성됨을 특징으로 하는 반도체 메모리 장치의 불량 검출 회로.
  4. 제 1 항에 있어서, 상기 테스트부는
    상기 비트라인 프리차지 전압의 인가단과 상기 더미 워드라인 사이에 연결되어 게이트 단자를 통해 상기 테스트 신호를 인가받는 제 1 MOS 트랜지스터; 및
    상기 더미 워드라인과 상기 접지전압의 인가단 사이에 연결되어 게이트 단자 를 통해 상기 테스트 신호를 인가받는 제 2 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 불량 검출회로.
  5. 제 4 항에 있어서, 상기 제 1 MOS 트랜지스터는 PMOS 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 불량 검출회로.
  6. 제 4 항에 있어서, 상기 제 2 MOS 트랜지스터는 NMOS 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 불량 검출회로.
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CN113345865A (zh) * 2021-05-28 2021-09-03 福建省晋华集成电路有限公司 半导体测试结构及缺陷检测方法
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