TW201735033A - 記憶體裝置及其操作方法 - Google Patents

Abstract

一種記憶體裝置，其包含一記憶體單元和一寫入輔助電路。該記憶體單元包含一第一反相器和交叉耦接於第一反相器的一第二反相器，且該寫入輔助電路耦接於該記憶體單元。在該記憶體單元的一寫入操作期間，該寫入輔助電路用以調整提供給該第一反相器或該第二反相器的一操作電壓的電壓位準，而調整的量為一偏壓電壓差。

Description

記憶體裝置及其操作方法

本揭示內容是有關於一種記憶體裝置，且特別是有關於一種記憶體裝置的寫入輔助電路。

記憶體是電腦裡的一個重要的元件，且有很多不同的記憶體架構為了不同的應用被研發。舉例來說，記憶體架構包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、快閃記憶體等等。SRAM單元的傳統架構是一個六電晶體(6T)單元，SRAM單元包含一對交叉耦接的反相器，且SRAM單元可以被用來儲存反相器間的數位位元資料。

本揭示內容之一實施方式係關於一種記憶體裝置，其包含一記憶體單元以及一寫入輔助電路。該記憶體單元包含一第一反相器和交叉耦接於第一反相器的一第二反 相器。該寫入輔助電路耦接到該記憶體單元。在該記憶體單元的一寫入操作期間，該寫入輔助電路用以調整至少一個操作電壓的電壓位準，其操作電壓提供給第一反相器或第二反相器，而調整的量為一偏壓電壓差。

本揭示內容之另一實施方式係關於一種方法，其包含以下的操作。在記憶體單元的寫入操作期間，至少一個操作電壓的電壓位準被調整。在記憶體單元的寫入操作期間，該至少一個的被調整過的電壓位準的操作電壓提供給記憶體單元的第一反相器或第二反相器。

本揭示內容之次一實施方式係關於一裝置，其包含一記憶體單元和一寫入輔助電路。該記憶體單元包含一第一反相器和一第二反相器。該第二反相器交叉耦接到該第一反相器。該第一反向器包含一第一P型電晶體和一第一N型電晶體。該第二反向器包含一第二P型電晶體和一第二N型電晶體。第一操作電壓是提供給第一P型電晶體。第二操作電壓是提供給第一N型電晶體。第三操作電壓是提供給第二P型電晶體。第四操作電壓是提供給第二N型電晶體。該寫入輔助電路耦接到該記憶體單元。在該記憶體單元的寫入操作期間，該寫入輔助電路用以調整第一操作電壓，第二操作電壓，第三操作電壓和第四操作電壓中的至少一個電壓位準。

本發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要(或關鍵)元件或界定本發明的範圍。

100‧‧‧記憶體裝置

120‧‧‧記憶體單元

121‧‧‧第一反相器

122‧‧‧第二反相器

140‧‧‧寫入輔助電路

140a、140b‧‧‧寫入輔助單元

200‧‧‧控制方法

S202、S204a、S204b、S206a、S206b‧‧‧操作

第1圖係根據本揭示內容的各種實施例所繪示的一種記憶體裝置的示意圖；第2A圖係依照本揭示內容的各種實施例所繪示的在一寫入操作期間的第1圖中的記憶體單元的訊號和電壓的波形示意圖；第2B圖係依照本揭示內容的各種實施例所繪示的在一寫入操作期間的第1圖中的記憶體單元的訊號和電壓的波形示意圖；第3A圖係依照本揭示內容的各種實施例所繪示的在一寫入操作期間的第1圖中的記憶體單元的訊號和電壓的波形示意圖；第3B圖係依照本揭示內容的各種實施例所繪示的在一寫入操作期間的第1圖中的記憶體單元的訊號和電壓的波形示意圖；以及第4圖係依照本揭示內容的各種實施例所繪示的一種控制方法的流程圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結 構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。舉例來說，在不脫離本揭示內容的規範的情況下，第一個元件可以被稱作第二個元件，同樣的，第二個元件也可以被稱作第一個元件。如本文中使用的”和/或”有包含一個或多個有關聯的術語的任一和所有的組合。

其次，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。

貫穿本說明書對『一個實施例』或『一實施例』意味著結合實施例描述的一特定特徵，架構，實施，或特性最少包含在本揭示內容中的一個實施例中。因此，在說明書中很多地方使用一句話『在一個實施例中』或『在一實施例中』不一定指同一個的實施例。再者，在一個或多個實施例中一特定特徵，架構，實施，或特性可以以任何合適的方式組合。

第1圖係依照本揭示內容的各種實施例所繪示的一種記憶體裝置100的示意圖。記憶體裝置100包含一記憶體單元(cell)120和一寫入輔助電路140。寫入輔助電路140耦接於記憶體單元120，如第1圖所示。

在一些實施例中，記憶體裝置100包含多個記憶體單元120，且記憶體單元120以行和列排列在記憶體位元陣列(未繪示)中。為了說明的目的，在第1圖中只有例示一個記憶體單元120。不同數量的記憶體單元120皆在本揭示內容的保護範圍內。

在一些實施例中，記憶體單元120包含一第一反相器121和一第二反相器122，且第一反相器121交叉耦接於第二反相器122。實際上，第一反相器121和第二反相器122操作為資料閂鎖器。例示而言，第一反相器121的一輸出節點和第二反相器122的一輸入節點在第1圖所示的節點LQ連接在一起。第一反相器121的一輸入節點和第二反相器122的一輸出節點在第1圖所示的節點LQB連接在一起。

以操作例示而言，資料閂鎖器包含第一反相器121和第二反相器122，且能在節點LQ儲存一位元資料。例示而言，在節點LQ的電壓位準可以被設定在不同的電壓位準。對應於存在記憶體單元120中的邏輯資料，在節點LQ的電壓位準表示為邏輯『1』或『0』，而節點LQB具有和節點LQ相反的邏輯位準。為了方便後面的說明，邏輯『0』代表低位準，而邏輯『1』代表高位準。這種表示法僅供說明，而各種表示皆在本揭示內容的保護範圍內。

在一些實施例中，第1圖所示的記憶體單元120是一靜態隨機存取記憶體(SRAM)單元，其包含，例示而言，六個電晶體TN1-TN4和TP1-TP2。電晶體TP1和TN1經設置且操作為第一反相器121，而電晶體TP2和TN2經設置且操作為第二反相器122。在一些實施例中，電晶體TN1-TN4是N型電晶體，而電晶體TP1-TP2是P型電晶體。

在一些實施例中，電晶體TN3用作第一寫入電晶體，而電晶體TN4用作第二寫入電晶體。例示而言，電晶體TN3和電晶體TN4被字元線訊號WL所控制。第一反相器121的輸出節點和第二反相器122的輸入節點，即節點LQ，經由電晶體TN3耦接於承載位元線訊號BL的位元線。第一反相器121的輸入節點和第二反相器122的輸出節點，即節點LQB，經由電晶體TN4耦接於承載互補位元線訊號BLB的互補位元線。

在一些實施例中，記憶體裝置100包含多個記憶體單元(未繪示)，且為了記憶體裝置100的寫入或讀取操作，字元線訊號WL被用來選擇及觸發記憶體單元中的至少一者，例如記憶體單元120。當記憶體單元120並未響應於字元線訊號WL而被選擇時，記憶體單元120在節點LQ和節電LQB上維持在相同的電壓位準。

在一些實施例中，寫入輔助電路140包含一寫入輔助單元140a和一寫入輔助單元140b。例示而言，寫入輔助單元140a耦接於第一反相器121的電晶體TP1，且耦接於第二反相器122的電晶體TP2。寫入輔助單元140b耦接於第一反相器121的電晶體TN1，且耦接於第二反相器122的電晶體 TN2。寫入輔助單元140a用以接收參考電壓VDD，且提供一操作電壓VDD1和一操作電壓VDD2給記憶體單元120。寫入輔助單元140b用以接收參考電壓VSS，且提供一操作電壓VSS1和一操作電壓VSS2給記憶體單元120。在一些實施例中，參考電壓VDD相對高於參考電壓VSS。在一些實施例中，參考電壓VDD1和VDD2相對高於參考電壓VSS1和VSS2。

如第1圖所示，操作電壓VDD1被提供給電晶體TP1，而操作電壓VSS1被提供給電晶體TN1。操作電壓VDD2被提供給電晶體TP2，而操作電壓VSS2被提供給電晶體TN2。

在一些實施例中，參考電壓VDD是一供電電壓，且在一個範圍內，例如，從大約0.5V到大約0.75V。在一些實施例中，參考電壓VSS是一接地電壓。在一些其他的實施例中，參考電壓VSS被配置為，例如，從大約-0.5V到大約-0.75V。

在一些實施例中，操作電壓VDD1和VDD2皆等於或約略等於參考電壓VDD。在一些實施例中，操作電壓VSS1和VSS2皆等於或約略等於參考電壓VSS。

在記憶體單元120的寫入操作期間(在第2A圖，第2B圖，第3A圖和第3B圖中標示為WR)，寫入輔助電路140用以調整操作電壓VDD1、VDD2、VSS1和VSS2中至少一者的電壓位準，而調整的量為一偏壓電壓差。該調整過的操作電壓提供給第一反相器120和/或第二反相器122以輔助記憶體單元120的寫入操作，之前提到的詳細的調整操作會在下面討論，例如，參考第2A圖、第2B圖、第3A圖和第3B圖。

第2A圖係依照本揭示內容的各種實施例所繪示的在一寫入操作WR期間，第1圖中的記憶體單元120的訊號和電壓的波形示意圖。關於第1圖中的實施例，第2圖中相同的元件用相同的附圖標記表示是為了便於理解。如第2A圖所示，寫入操作WR和修改該操作電壓VSS2一起執行，其將如下述參考第1圖作說明。

如第2A圖所示，在時間T1之前，節點LQ被設置至邏輯『1』，而節點LQB被設置至邏輯『0』。

如第2A圖所示，寫入操作WR從時間T1開始。在第1圖中，執行寫入操作WR把邏輯『1』資料寫入節點LQB，且把邏輯『0』資料寫入節點LQ。

在一些實施例中，在寫入操作WR期間，第1圖中的寫入輔助位元140b，如第2A圖所示，從時間T1開始對操作電壓VSS2提高一偏壓電壓差dV1。

在相同的寫入操作WR期間，操作電壓VSS1如第2A圖所示，還是等於或大約等於參考電壓VSS。在一些實施例中，在相同的寫入操作WR期間，操作電壓VDD1和VDD2等於或大約等於參考電壓VDD。

以操作例示而言，響應於在時間T1之前將節點LQ設置至邏輯『1』，在第1圖中的電晶體TN2被開啟。當寫入操作WR在時間T1執行時，寫入輔助位元140b開始去提高操作電壓VSS2。

在時間T2時，寫入輔助位元140b提高該操作電壓VSS2一偏壓電壓差dV1。因此，已提高的操作電壓VSS2等於 (VSS+dV1)。響應於已提高的操作電壓VSS2，經由開啟的電晶體TN2，節點LQB的電壓位準在時間T2亦提高了。相較於尚未提高的節點LQB的電壓位準的操作，節點LQB上已提高的電壓位準導致電晶體TP1更快地關閉，且導致TN1更快地開啟。

在時間T3，位元線訊號BL被轉換至邏輯『0』，且互補位元線訊號BLB保持在邏輯『1』。相應地，字元線訊號WL在時間T3被轉換為邏輯『1』。響應於字元線訊號WL，電晶體TN3和TN4都被開啟。因此，邏輯『0』的位元線訊號BL經由開啟的電晶體TN3提供給節點LQ，而邏輯『1』的互補位元線訊號BLB經由開啟的電晶體TN4提供給節點LQB。

響應於邏輯『0』的位元線訊號BL，節點LQ上的電壓位準開始放電至邏輯『0』的電壓位準。響應於邏輯『1』的互補位元線訊號BLB，節點LQB上的電壓位準開始充電至邏輯『1』的電壓位準。

如上述所討論的，已提高的操作電壓VSS2提高節點LQB上的電壓位準。在節點LQB上的已提高的電壓位準導致電晶體TN1更快的被開啟。隨著電晶體TN1較快開啟，節點LQ上的電壓位準能被更快的拉低到操作電壓VSS1，而導致節點LQ上的電壓位準更快的被放電到邏輯『0』的電壓位準。

相應的，節點LQB上的已提高的電壓位準導致電晶體TP1更快的被關閉。隨著電晶體TP1被更快的關閉，節點LQ能更快的從操作電壓VDD1斷開。

在時間T3之後，響應於節點LQ上的電壓位準更 快的放電到邏輯『0』，電晶體TP2更快的開啟，且電晶體TN2更快的關閉。因此，相較於在節點LQB上尚未提高的電壓位準的操作，節點LQB的電壓位準能夠更快的被操作電壓VDD2充電至邏輯『1』。此外，隨著操作電壓VSS2的提高，流經電晶體TP2和TN2的汲極到源極漏電流減小了。

第2B圖係依照本揭示內容的各種實施例所繪示的在寫入操作期間WR的第1圖中的記憶體單元120的訊號和電壓的波形示意圖。根據第1圖和第2A圖中的實施例，為了便於理解，第2B圖中相同的元件用相同的附圖標記表示。如第2B圖所示，寫入操作WR和修改該操作電壓VSS1一起執行，如下面參考第1圖和第2B圖的討論。

如第2B圖所示，在時間T1之前，節點LQ先設置至邏輯『0』，而節點LQB設置至邏輯『1』。

如第2B圖所示，寫入操作WR從時間T1開始。在第1圖中，寫入操作WR把邏輯『1』寫入節點LQ，且把邏輯『0』寫入節點LQB。

在一些實施例中，在寫入操作WR期間，第1圖中的寫入輔助位元140b在時間T1提高操作電壓VSS1一偏壓電壓差dV1，如第2B圖所示。

如第2B圖所示，在相同的寫入操作WR期間，操作電壓VSS2還是等於或大約等於參考電壓VSS。在一些實施例中，在相同的寫入操作WR期間，操作電壓VDD1和VDD2等於或大約等於參考電壓VDD。

以操作例示而言，響應於在時間T1之前將節點 LQB設置至邏輯『1』，在第1圖中的電晶體TN1被開啟。當寫入操作WR在時間T1執行，寫入輔助位元140b開始提高操作電壓VSS1。

在時間T2時，寫入輔助位元140b提高該操作電壓VSS1一偏壓電壓差dV1。因此，已提高的操作電壓VSS1等於(VSS+dV1)。響應於已提高的操作電壓VSS2，經由開啟的電晶體TN1，節點LQ的電壓位準在時間T2亦提高了。相較於在節點LQ上尚未提高的電壓位準的操作，在節點LQ的已提高的電壓位準導致電晶體TP2更快的關閉，且導致TN2更快的開啟。

在時間T3，互補位元線訊號BLB被轉換至邏輯『0』，且位元線訊號BL保持在邏輯『1』。相應的，字元訊號WL在時間點T3被轉換為邏輯『1』。響應於字元線訊號WL，電晶體TN3和TN4都被開啟。因此，邏輯『1』的位元線訊號BL經由開啟的電晶體TN3提供給節點LQ，而邏輯『0』的互補位元線訊號BLB經由開啟的電晶體TN4提供給節點LQB。

在時間T3之後，響應於邏輯『1』的位元線訊號BL，節點LQ上的電壓位準開始充電至邏輯『1』的電壓位準。響應於邏輯『0』的互補位元線訊號BLB，節點LQB上的電壓位準開始放電至邏輯『0』的電壓位準。

如上述所討論的，已提高的操作電壓VSS1提高節點LQ上的電壓位準。在節點LQ上的已提高的電壓位準導致電晶體TN2比較快開啟。隨著電晶體TN2較快開啟，節點LQB上的電壓位準能被更快的拉低到操作電壓VSS2，而導致節點 LQB上的電壓位準更快的被放電到邏輯『0』的電壓位準。

相應的，節點LQ上的已提高的電壓位準導致電晶體TP2更快的被關閉。隨著電晶體TP2被更快的關閉，節點LQB能更快的從操作電壓VDD2斷開。

時間點T3之後，響應於節點LQB上的電壓位準更快的放電到邏輯『0』，電晶體TP1更快的開啟，且電晶體TN1更快的關閉。因此，相較於節點LQ上尚未提高的電壓位準的操作，節點LQ的電壓位準能夠更快的被操作電壓VDD1充電至邏輯『1』。此外，隨著操作電壓VSS1的提高，經過電晶體TP1和TN1的汲極到源極漏電流減小了。

第2A圖和第2B圖中的實施例闡明在記憶體單元120的寫入操作WR期間，該寫入輔助單元140b提高操作電壓VSS1或操作電壓VSS2一偏壓電壓差dV1。

在一些實施例中，偏壓電壓差dV1的絕對值小於電晶體TN1-TN4和TP1-TP2的臨界電壓的絕對值，即|dV1|<|Vth|，Vth是電晶體TN1-TN4或TP1-TP2中的其中一個的臨界電壓，使得在節點LQ/LQB上的已提高的電壓位準不會導致電晶體TN1-TN4和TP1-TP2被切換。在一些實施例中，該偏壓電壓差dV1是記憶體裝置100的參考電壓VDD的大約百分之十到大約百分之三十。在一些實施例中，該偏壓電壓差dV1是100mV。

第3A圖係依照本揭示內容的各種實施例所繪示的在寫入操作期間WR的第1圖中的記憶體單元120的訊號和電壓的波形示意圖。根據第1圖中的實施例，為了便於 理解，第3A圖中相同的元件用相同的附圖標記表示。如第3A圖所示，寫入操作和修改該操作電壓VDD1一起執行，如下面參考第1圖和第3A圖的討論。

如第3A圖所示，在時間T1之前，節點LQ先設置至邏輯『1』，而節點LQB設置至邏輯『0』。

如第3A圖所示，寫入操作WR從時間T1開始。在第1圖中，寫入操作WR把邏輯『0』寫入節點LQ，且把邏輯『1』寫入節點LQB。

在一些實施例中，在相同的寫入操作WR期間，第1圖中的寫入輔助位元140a在時間T1提高操作電壓VDD1一偏壓電壓差dV2，如第3A圖所示。

如第3A圖所示，在相同的寫入操作WR期間，操作電壓VDD2還是等於或大約等於參考電壓VDD。在一些實施例中，在相同的寫入操作WR期間，操作電壓VSS1和VSS2等於或大約等於參考電壓VSS。

以操作例示而言，響應於在時間T1之前將節點LQB設置至邏輯『0』，在第1圖中的電晶體TP1被開啟。當寫入操作WR在時間T1執行，寫入輔助位元140a開始降低操作電壓VDD1。

在時間T2時，寫入輔助位元140a降低該操作電壓VDD1一偏壓電壓差dV2。因此，已降低的操作電壓VDD1等於(VDD-dV2)。響應於已降低的操作電壓VDD1，經由開啟的電晶體TP1，節點LQ的電壓位準在時間T2亦降低了。相較於在節點LQ上尚未降低的電壓位準的操作，在節點LQ的已降低 的電壓位準導致電晶體TN2更快的關閉，且導致TP2更快的開啟。

在時間點T3，位元線訊號BL被轉換至邏輯『0』，且互補位元線訊號BLB保持在邏輯『1』。相應的，字元線訊號WL在時間點T3被轉換為邏輯『1』。響應於字元線訊號WL，電晶體TN3和TN4都被開啟。因此，邏輯『0』的位元線訊號BL經由開啟的電晶體TN3提供給節點LQ，而邏輯『1』的互補位元線訊號BLB經由開啟的電晶體TN4提供給節點LQB。

在時間T3之後，響應於邏輯『0』的位元線訊號BL，節點LQ上的電壓位準開始放電至邏輯『0』的電壓位準。響應於邏輯『1』的互補位元線訊號BLB，節點LQB上的電壓位準開始充電至邏輯『1』的電壓位準。

如上述所討論的，已提高的操作電壓VDD1降低節點LQ上的電壓位準。在節點LQ上的已降低的電壓位準導致電晶體TP2較快的開啟。隨著電晶體TP2較快的開啟，節點LQB上的電壓位準能被更快的拉高到操作電壓VDD2，而導致節點LQB上的電壓位準更快的被充電到邏輯『1』的電壓位準。

相應的，節點LQ上的已降低的電壓位準導致電晶體TN2更快的被關閉。隨著電晶體TP2被更快的關閉，節點LQB能更快的從操作電壓VSS2斷開。

時間點T3之後，響應於節點LQB上的電壓位準更快的充電到邏輯『1』，電晶體TN1更快的開啟，且電晶體TP1更快的關閉。因此，相較於在節點LQ上尚未提高的電壓位準的操作，節點LQ的電壓位準能夠更快的被操作電壓VSS1放電 到邏輯『0』。此外，隨著操作電壓VDD1的下降，經過電晶體TP1和TN1的汲極到源極漏電流減小了。

第3B圖係依照本揭示內容的各種實施例所繪示的在一寫入操作期間的第1圖中的記憶體單元120的訊號和電壓的波形示意圖。根據第1圖和第3A圖中的實施例，為了便於理解，第3B圖中相同的元件用相同的附圖標記表示。如第3B圖所示，寫入操作WR和修改該操作電壓VDD2一起表示，如下面參考第1圖和第3B圖的討論。

如第3B圖所示，在時間T1之前，節點LQ先設置至邏輯『0』，而節點LQB設置至邏輯『1』。

如第3B圖所示，寫入操作WR從時間T1開始。在第1圖中，寫入操作WR把邏輯『1』寫入節點LQ，且把邏輯『0』寫入節點LQB。

在一些實施例中，在寫入操作WR期間，第1圖中的寫入輔助位元140a在時間T1降低操作電壓VDD2一偏壓電壓差dV2，如第3B圖所示。

如第3B圖所示，在相同的寫入操作WR期間，操作電壓VDD1還是等於或大約等於參考電壓VDD。在一些實施例中，在相同的寫入操作WR期間，操作電壓VSS1和VSS2等於或大約等於參考電壓VSS。

以操作例示而言，響應於在時間T1之前將節點LQ設置至邏輯『0』，在第1圖中的電晶體TP1被開啟。當寫入操作WR在時間T1執行，寫入輔助位元140a開始降低操作電壓VDD1。

在時間T2時，寫入輔助位元140a降低該操作電壓VDD2一偏壓電壓差dV2。因此，已降低的操作電壓VDD2等於(VDD-dV2)。響應於已降低的操作電壓VDD2，經由開啟的電晶體TP2，節點LQB的電壓位準在時間T2亦降低了。相較於在節點LQB上尚未降低的電壓位準的操作，在節點LQB的已降低的電壓位準導致電晶體TN1更快的關閉，且導致TP1更快的開啟。

在時間點T3，互補位元線訊號BLB被轉換為邏輯『0』，且位元線訊號BL保持在邏輯『1』。相應的，字元線訊號WL在時間點T3被轉換為邏輯『1』。響應於字元線訊號WL，電晶體TN3和TN4都被開啟。因此，邏輯『1』的位元線訊號BL經由開啟的電晶體TN3提供給節點LQ，而邏輯『0』的互補位元線訊號BLB經由開啟的電晶體TN4提供給節點LQB。

在時間T3之後，響應於邏輯『1』的位元線訊號BL，節點LQ上的電壓位準開始充電至邏輯『1』的電壓位準。響應於邏輯『0』的互補位元線訊號BLB，節點LQB上的電壓位準開始放電至邏輯『0』的電壓位準。

如上述所討論的，已提高的操作電壓VDD2降低節點LQB上的電壓位準。在節點LQB上的已降低的電壓位準導致電晶體TP1比較快開啟。隨著電晶體TP1較快開啟，節點LQ上的電壓位準能被更快的拉高到操作電壓VDD1，而導致節點LQ上的電壓位準更快的被充電到邏輯『1』的電壓位準。

相應的，節點LQB上的已降低的電壓位準導致電 晶體TN1更快的被關閉。隨著電晶體TN1被更快的關閉，節點LQ能更快的從操作電壓VSS1斷開。

時間點T3之後，響應於節點LQ上的電壓位準更快的充電到邏輯『1』，電晶體TN2更快的開啟，且電晶體TP2更快的關閉。因此，相較於在節點LQB上尚未降低的電壓位準的操作，節點LQB的電壓位準能夠更快的被操作電壓VSS2放電到邏輯『0』。此外，隨著操作電壓VDD2的下降，經過電晶體TP2和TN2的汲極到源極漏電流減小了。

第3A圖和第3B圖中的實施例闡明在記憶體單元120的寫入操作WR期間，該寫入輔助單元140b降低操作電壓VDD1或操作電壓VDD2一偏壓電壓差dV2。

在一些實施例中，偏壓電壓差dV2和偏壓電壓差dV1相似或相同。在一些實施例中，偏壓電壓差dV2高於(VDD-Vth)，其中Vth是電晶體TN1-TN4和TP1-TP2中的其中一個的臨界電壓，使得在節點LQ/LQB上降低電壓位準不會導致電晶體TN1-TN4和TP1-TP2被切換。在一些實施例中，該偏壓電壓差dV2是記憶體裝置100的參考電壓VDD的大約百分之十到大約百分之三十。在一些實施例中，該偏壓電壓差dV2是100mV。

在一些實施例中，寫入輔助單元140b被用來提高操作電壓VSS1或操作電壓VSS2，而不調整操作電壓VDD1和VDD2。在一些實施例中，寫入輔助單元140a被用來降低操作電壓VDD1或操作電壓VDD2，而不調整操作電壓VSS1和VSS2。

在一些實施例中，舉例來說，寫入輔助電流140根據第2A圖、第2B圖、第3A圖和第3B圖所示的實施例的組合執行寫入操作。換句話來說，在將邏輯『0』資料寫入到節點LQ和將邏輯『1』資料寫入到節點LQB的寫入操作期間，如第2A圖和第3A圖所示，寫入輔助電流140降低操作電壓VDD1一偏壓電壓差dV2，且/或提高操作電壓VSS2一偏壓電壓差dV1。另一方面，在將邏輯『1』資料寫入到節點LQ和將邏輯『0』資料寫入到節點LQB的寫入操作期間，如第2B圖和第3B圖所示，寫入輔助電流140降低操作電壓VDD2一偏壓電壓差dV2，且/或提高操作電壓VSS1一偏壓電壓差dV1。

第4圖係依照本揭示內容的各種實施例所繪示的一種控制方法的流程圖。控制方法200適合管理，例如，第1圖中之記憶體裝置上的寫入操作。

如第1圖和第4圖所示，響應於將要對記憶體裝置100的記憶體單元120執行的寫入操作，執行控制方法200的操作S202，以判斷上述寫入操作是否覆蓋寫入記憶體單元120的節點LQ，例如，從邏輯『1』到邏輯『0』，或從邏輯『0』到邏輯『1』。

控制方法200還用於在記憶體單元寫入操作期間，調整至少一個操作電壓的電壓位準。響應於記憶體單元120的節點LQ被從邏輯『1』覆蓋寫入到邏輯『0』，執行操作S204a以調整操作電壓VDD1(如第3A圖所示)，且/或調整操作電壓VSS2(如第2A圖所示)。響應於記憶體單元120的節點LQ被從邏輯『0』覆蓋寫入到邏輯『1』，執行操作S204b以調整操作 電壓VDD2(如第3B圖所示)，且/或調整操作電壓VSS1(如第2B圖所示)。

在一些實施例中，執行操作S204a以降低操作電壓VDD1一偏壓電壓差dV2，如第3A圖所示，即為VDD1=(VDD-dV2)。如第1圖和第3A圖所示，由於節點LQ的電壓位準在時間T2時被已降低的操作電壓VDD1拉低，相較於將節點LQ的電壓位準從VDD開始放電，在節點LQ的已降低的電壓位準導致電晶體TN2被更快的關閉，且導致電晶體TP2被更快的開啟。此外，相較於將LQ的電壓位準從VDD開始放電，節點LQ的電壓位準會被更快的放電到邏輯『0』。由於操作電壓VDD1降低了，如第3A圖所示，流經電晶體TP1的汲極到源極的漏電流減小了。

在一些實施例中，執行操作S204a以提高操作電壓VSS2一偏壓電壓差dV1，如第2A圖所示，即為VSS2=(VSS+dV1)。如第1圖和第2A圖所示，由於節點LQB的電壓位準在時間T2被已提高的操作電壓VSS2充電，相較於將節點LQB的電壓位準從VSS開始充電，在節點LQB的已提高的電壓位準導致電晶體TP1被更快的關閉，且導致電晶體TN1被更快的開啟。此外，節點LQ的電壓位準會經由電晶體TN3更快的被放電。因此，相較於將節點LQB的電壓位準從VSS開始充電，節點LQB的電壓位準會被更快的充電到邏輯『1』。由於第二操作電壓VSS2提高了，如第2A圖所示，流經電晶體TP2和電晶體TN2的汲極到源極的漏電流減小了。

基於前面所述，執行操作S204a以調整操作電壓 VDD1(如第3A圖所示)，且/或調整操作電壓VSS2(如第2A圖所示)。

執行操作S206a以提供調整過的操作電壓VDD1(如第3A圖所示)，且/或提供以調整操作電壓VSS2(如第2A圖所示)給第1圖中的電晶體TP1或TN2。在一些實施例中，如第2A圖所示，在記憶體單元120的節點LQ從邏輯『1』覆蓋寫入到邏輯『0』的寫入操作期間，執行操作S206a以提供調整過的操作電壓VSS2給第1圖中的電晶體TP1。在一些實施例中，如第3A圖所示，在記憶體單元120的節點LQ從邏輯『1』覆蓋寫入到邏輯『0』的寫入操作期間，執行操作S206a以提供調整過的操作電壓VDD1給第1圖中的電晶體TN2。

響應於第1圖中的記憶體單元120從邏輯『0』被覆蓋寫入到邏輯『1』，執行操作S204b以降低操作電壓VDD2一偏壓電壓差，如第3B圖所示，即為VDD2=(VDD-dV2)。如第1圖和第3B圖所示，因為已降低的操作電壓VDD2，節點LQB的電壓位準在時間T2被降低。如第3B圖所示，由於節點LQB的電壓位準在時間T2被已降低的操作電壓VDD2放電，相較於將節點LQB的電壓位準從VDD開始放電，節點LQB的已降低電壓位準導致電晶體TN1被更快的關閉，且導致電晶體TP1被更快的開啟。此外，節點LQ的電壓位準會經由電晶體TN3更快的被充電。因此，節點LQ的電壓位準會被更快的充電到邏輯『1』。由於操作電壓VDD2降低了，如第3B圖所示，流經電晶體TP2和電晶體TN2的汲極到源極的漏電流減小了。

在一些實施例中，執行操作S204b以提高操作電 壓VSS1一偏壓電壓差dV1，如第2B圖所示，即為VSS1=(VSS+dV1)。如第1圖和第2B圖所示，因為已提高的操作電壓VSS1，節點LQ的電壓位準在時間T2被提高。如第2B圖所示，由於節點LQ的電壓位準在時間T2被已提高的操作電壓VSS1充電，相較於節點LQ的電壓位準從VSS充電，在節點LQ的已提高的電壓位準導致電晶體TP2被更快的關閉，且導致電晶體TN2被更快的開啟。此外，節點LQB的電壓位準會經由電晶體TN4更快的被放電。因此，相較於將節點LQ的電壓位準從VSS開始充電，節點LQ的電壓位準會被更快的充電到邏輯『1』。由於操作電壓VSS1提高了，如第2B圖所示，流經電晶體TP1和電晶體TN1的汲極到源極的漏電流減小了。

基於前面所述，執行操作S204b以調整操作電壓VDD2(如第3B圖所示)，且/或調整操作電壓VSS1(如第2B圖所示)。

執行操作S206b以提供調整過的操作電壓VDD2(如第3B圖所示)，且/或提供以調整操作電壓VSS1(如第2B圖所示)給第1圖中的電晶體TP2或TN1。在一些實施例中，在如第2B圖所示，在記憶體單元120的節點LQ從邏輯『0』覆蓋寫入到邏輯『1』的寫入操作期間，執行操作S206a以提供調整過的操作電壓VSS1給第1圖中的電晶體TN1。在一些實施例中，在如第3B圖所示，在記憶體單元120的節點LQ從邏輯『0』覆蓋寫入到邏輯『1』的寫入操作期間，執行操作S206b以提供調整過的操作電壓VDD2給第1圖中的電晶體TP2。

本揭示內容之一實施方式係關於一種記憶體裝 置，其包含一記憶體單元以及一寫入輔助電路。該記憶體單元包含一第一反相器和交叉耦接於第一反相器的一第二反相器。該寫入輔助電路耦接到該記憶體單元。在該記憶體單元的一寫入操作期間，該寫入輔助電路用以調整至少一個操作電壓的電壓位準，其操作電壓是提供給該第一反相器或該第二反相器的，而調整的量為一偏壓電壓差。

本揭示內容之另一實施方式係關於記憶體裝置的一種操作方法，其包含以下的操作。在記憶體單元的寫入操作期間，至少一個操作電壓的電壓位準被調整。在記憶體單元的寫入操作期間，該至少一個被調整過的電壓位準的操作電壓提供給記憶體單元的第一反相器或第二反相器。

本揭示內容之次一實施方式係關於一記憶體裝置，其包含一記憶體單元和一寫入輔助電路。該記憶體單元包含一第一反相器和一第二反相器。該第二反相器交叉耦接於該第一反相器。該第一反向器包含一第一P型電晶體和一第一N型電晶體。該第二反向器包含一第二P型電晶體和一第二N型電晶體。第一操作電壓是提供給第一P型電晶體。第二操作電壓是提供給第一N型電晶體。第三操作電壓是提供給第二P型電晶體。第四操作電壓是提供給第二N型電晶體。該寫入輔助電路耦接到該記憶體單元。在該記憶體單元的寫入操作期間，該寫入輔助電路用以調整第一操作電壓，第二操作電壓，第三操作電壓和第四操作電壓中的至少一個電壓位準。

關於本文中所使用之『耦接』或『連接』，均 可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

120‧‧‧記憶體單元

121‧‧‧第一反相器

122‧‧‧第二反相器

140‧‧‧寫入輔助電路

140a、140b‧‧‧寫入輔助單元

Claims (11)

1. 一種記憶體裝置，包含：一記憶體單元，包含一第一反相器和交叉耦接於該第一反相器的一第二反相器；以及一寫入輔助電路，耦接於該記憶體單元，且在該記憶體單元的一寫入操作期間，用以對至少一操作電壓的一電壓位準調整一偏壓電壓差，該至少一操作電壓是提供給該第一反相器或該第二反相器。
2. 如請求項1所述之記憶體裝置，其中一第一操作電壓係提供給該第一反相器，一第二電壓係提供給該第二反相器，且在該記憶體單元的該寫入操作期間，該寫入輔助電路用以對該第一操作電壓和該第二操作電壓中的至少一者降低或提高該偏壓電壓差。
3. 如請求項2所述之記憶體裝置，其中在該第一操作電壓和該第二操作電壓中的至少一者降低時，在將第一資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該寫入輔助電路用以降低該第一操作電壓，而在將第二資料寫入該第一反相器的該輸出節點和該第二反相器的該輸入節點的寫入操作期間，該寫入輔助電路用以降低該第二操作的電壓，以及在該第一操作電壓和該第二操作電壓中的至少一者提高時，在將第一資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該寫入輔助 電路用以提高該第一操作電壓，且在將第二資料寫入該第一反相器的該輸出節點和該第二反相器的該輸入節點的寫入操作期間，該寫入輔助電路用以提高該第二操作的電壓。
4. 如請求項1所述之記憶體裝置，其中一第一操作電壓訊號提供給該第一反相器，一第二操作電壓訊號提供給該第二反相器，且在將第一資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該寫入輔助電路用以降低該第一操作電壓訊號，且提高該第二操作電壓訊號和該第四操作電壓訊號，或其中一第三操作電壓訊號提供給該第一反相器，一第四操作電壓訊號提供給該第二反相器，且在將第二資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該寫入輔助電路用以降低該第四操作電壓訊號，且提高該第三操作電壓訊號。
5. 如請求項1所述之記憶體裝置，其中該偏壓電壓差為一參考電壓的約略10%到約略30%，或該偏壓電壓差小於該第一反相器或該第二反相器的一電晶體的臨界電壓。
6. 一種記憶體裝置之操作方法，包含：在一記憶體單元的一寫入操作期間，調整至少一操作電壓的一電壓位準；以及在該記憶體單元的該寫入操作期間，提供具有調整過 的該電壓位準的該操作電壓給該記憶體單元的一第一反相器和一第二反相器的其中一者。
7. 如請求項6所述記憶體裝置之操作方法，其中一第一操作電壓提供給該第一反相器，而一第二操作電壓提供給該第二反相器，且在該記憶體單元的該寫入操作期間，調整該操作電壓的該電壓位準包含：對該第一操作電壓和該第二操作電壓的其中一者降低或提高一偏壓電壓差。
8. 如請求項7所述記憶體裝置之操作方法，其中在該第一操作電壓和該第二操作電壓中的至少一者降低時，在將第一資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該第一操作電壓係經降低該偏壓電壓差，且在將第二資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該第二操作電壓係經降低該偏壓電壓差，以及在該第一操作電壓和該第二操作電壓中的至少一者提高時，在將第一資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該第二操作電壓係經提高該偏壓電壓差，且在將第二資料寫入到該第一反相器的一輸出節點和該第二反相器的一輸入節點的寫入操作期間，該第一操作電壓係經提高該偏壓電壓差。
9. 如請求項6所述記憶體裝置之操作方法， 其中在一第一操作電壓訊號提供給該第一反相器，一第二操作電壓訊號提供給該第二反相器時，調整該操作電壓的該電壓位準包含：降低該第一操作電壓；以及提高該第二操作電壓；以及在一第三操作電壓訊號提供給該第一反相器，一第四操作電壓訊號提供給該第二反相器時，調整該操作電壓的該電壓位準包含：降低該第四操作電壓；以及提高該第三操作電壓。
10. 一種記憶體裝置，包含：一記憶體單元，包含一第一反相器和與交叉耦接於該第一反相器的一第二反相器，該第一反相器包含一第一P型電晶體和一第一N型電晶體，該第二反相器包含一第二P型電晶體和一第二N型電晶體，一第一操作電壓提供給該第一P型電晶體，一第二操作電壓提供給該第一N型電晶體，一第三操作電壓提供給該第二P型電晶體，一第四操作電壓提供給該第二N型電晶體；以及一寫入輔助電路，耦接於該記憶體單元，且在該記憶體單元的一寫入操作期間，用以調整該第一操作電壓、該第二操作電壓、該第三操作電壓和該第四操作電壓的至少一個電壓位準。
11. 如請求項10所述之記憶體裝置，其中在 將第一資料寫入該第一反相器的一輸出節點和該第二反相器的一輸入節點的期間，該寫入輔助電路用以降低該第一操作電壓，而在將第二資料寫入該第一反相器的一輸出節點和該第二反相器的一輸入節點的期間，該寫入輔助電路用以降低該第三操作電壓，或其中在將第一資料寫入該第一反相器的一輸出節點和該第二反相器的一輸入節點的期間，該寫入輔助電路用以提高該第四操作電壓，而在將第二資料寫入該第一反相器的一輸出節點和該第二反相器的一輸入節點的期間，該寫入輔助電路用以提高該第二操作電壓。