CN107408939A - 电子电路 - Google Patents

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Abstract

该电子电路设置有：双稳态电路，其连接在被供应电源电压的正电源和负电源之间，并且其中，包括在第一模式和第二模式之间切换的反相器电路的第一反相器和第二反相器连接成环状；控制电路20，其向反相器电路输出将反相器电路设定为第一模式的第一信号以及将反相器电路设定为第二模式的第二信号；以及电源供给电路30，其在反相器电路处于第一模式时供应第一电压作为电源电压，在反相器电路处于第二模式时供应高于第一电压的第二电压作为电源电压；其中，所述第一模式是作为传递特性具有滞后的模式并且所述第二模式是作为传递特性没有滞后的模式，或者所述第一模式是传递特性比第二模式陡的模式。

Description

电子电路
技术领域
本发明涉及电子电路，例如，涉及一种包括反相器电路的电子电路。
背景技术
已提出了电源门控(PG)技术作为降低诸如互补金属氧化物半导体(CMOS)集成电路等的集成电路的功耗的技术。电源门控技术的挑战之一是在断电时保持信息。为了在断电时保持信息，已研究了将诸如非易失性存储器的非易失性电路用于存储器电路(专利文献1)。还研究了低电压驱动技术以降低集成电路的功耗。
现有技术文献
专利文献
专利文献1：国际公布No.2013/172066
发明内容
本发明要解决的问题
然而，将非易失性存储器用于由CMOS组成的存储器电路使诸如操作速度的系统性能劣化，并且使制造工艺复杂。逻辑电路的电源电压的降低使诸如晶体管的变化容限和噪声容限的电路性能劣化，从而使稳定的操作变得困难。
鉴于上述问题而做出了本发明，本发明旨在降低电子电路的功耗。
解决问题的手段
本发明在于一种电子电路，其特征在于包括：双稳态电路，其连接在被供应电源电压的正电源和负电源之间，该双稳态电路包括连接成环状的第一反相器和第二反相器，所述第一反相器和所述第二反相器是被配置为在第一模式和第二模式之间切换的反相器电路；控制电路，其被配置为将第一信号和第二信号输出至反相器电路，所述第一信号将反相器电路设定为第一模式，所述第二信号将反相器电路设定为第二模式；以及电源供给电路，其被配置为在反相器电路处于第一模式时供应第一电压作为电源电压，在反相器电路处于第二模式时供应高于第一电压的第二电压作为电源电压，其中，所述第一模式是在传递特性中表现出滞后的模式并且所述第二模式是在传递特性中没有表现出滞后的模式，和/或所述第一模式是传递特性比所述第二模式的传递特性陡的模式。
在上述配置中，该电子电路可被配置为使得双稳态电路在第一模式下保持数据并且不写或读数据，在第二模式下写和读数据。
在上述配置中，该电子电路可被配置为使得电源供给电路在控制电路已输出第一信号之后将第二电压切换为第一电压，并且在控制电路输出第二信号之前将第一电压切换为第二电压。
在上述配置中，该电子电路可被配置为使得反相器电路在第一模式、第二模式和第三模式之间切换，所述第三模式表现出比第一模式的滞后小的滞后和/或具有比第二模式的传递特性陡的传递特性，控制电路向反相器电路输出将反相器电路设定为第三模式的第三信号，并且在反相器电路处于第三模式时电源供给电路供应低于第二电压的第三电压作为电源电压。
在上述配置中，该电子电路可被配置为包括：开关，其被配置为与时钟信号同步地导通和截止，该开关位于由第一反相器和第二反相器形成的环路中；以及时钟供给电路，其被配置为在第一反相器和第二反相器处于第二模式时向所述开关供应时钟信号，在第一反相器和第二反相器处于第一模式时不向所述开关供应时钟信号。
在上述配置中，该电子电路可被配置为使得各个反相器电路包括：第一P沟道FET和第一N沟道FET，第一P沟道FET的源极联接至正电源，第一N沟道FET的源极联接至负电源，第一P沟道FET和第一N沟道FET中的至少一个按照多个串联连接；输入节点，第一P沟道FET的栅极和第一N沟道FET的栅极共同联接至该输入节点；输出节点，第一P沟道FET的一个漏极和第一N沟道FET的一个漏极共同联接至该输出节点；以及第二FET，该第二FET是第二P沟道FET和第二N沟道FET中的、导电类型与第一P沟道FET和第一N沟道FET中的按照多个串联连接的所述至少一个的导电类型相同的至少一个，第二FET的源极和漏极中的一个联接至位于多个第一FET之间的中间节点，所述多个第一FET是第一P沟道FET和第一N沟道FET中的按照多个串联连接的所述至少一个，第二FET的栅极联接至输出节点，第二FET的源极和漏极中的另一个联接至控制节点，第一信号和第二信号被输入至控制节点。
在上述配置中，该电子电路可被配置为使得控制电路向第二P沟道FET的控制节点输出低电平和/或向第二N沟道FET的控制节点输出高电平作为第一信号，并且控制电路向第二P沟道FET的控制节点输出高电平和/或向第二N沟道FET的控制节点输出低电平作为第二信号。
在上述配置中，该电子电路可被配置为使得第一P沟道FET按照多个串联连接，并且第一N沟道FET按照多个串联连接，第二FET包括第二P沟道FET和第二N沟道FET，控制电路向第二P沟道FET的控制节点输出低电平并向第二N沟道FET的控制节点输出高电平作为第一信号，并且向第二P沟道FET的控制节点输出高电平并向第二N沟道FET的控制节点输出低电平作为第二信号。
在上述配置中，该电子电路可被配置为使得电源供给电路包括连接在正电源和负电源中的至少一个与反相器电路之间的MOSFET。
本发明在于一种电子电路，其特征在于包括：反相器电路，其包括：第一P沟道FET和第一N沟道FET，第一P沟道FET的源极联接至正电源，第一N沟道FET的源极联接至负电源，所述正电源和所述负电源被供应电源电压，第一P沟道FET和第一N沟道FET中的至少一个按照多个串联连接；输入节点，第一P沟道FET的栅极和第一N沟道FET的栅极共同联接至该输入节点；输出节点，第一P沟道FET的一个漏极和第一N沟道FET的一个漏极共同联接至该输出节点；以及第二FET，该第二FET是第二P沟道FET和第二N沟道FET中的、导电类型与第一P沟道FET和第一N沟道FET中按照多个串联连接的所述至少一个的导电类型相同的至少一个，第二FET的源极和漏极中的一个联接至位于多个第一FET之间的中间节点，第一FET是第一P沟道FET和第一N沟道FET中的按照多个串联连接的所述至少一个，第二FET的栅极联接至所述输出节点，第二FET的源极和漏极中的另一个联接至控制节点；以及控制电路，其被配置为将第一信号和第二信号输出至第二FET的控制节点，所述第一信号将反相器电路设定为第一模式，所述第二信号将反相器电路设定为第二模式，其中，控制电路被配置为向第二P沟道FET的控制节点输出低电平和/或向第二N沟道FET的控制节点输出高电平作为第一信号，并且向第二P沟道FET的控制节点输出高电平和/或向第二N沟道FET的控制节点输出低电平作为第二信号，所述第一模式是在传递特性中表现出滞后的模式并且所述第二模式是在传递特性中没有表现出滞后的模式，和/或所述第一模式是传递特性比所述第二模式的传递特性陡的模式。
在上述配置中，该电子电路可被配置为使得第一P沟道FET按照多个串联连接，并且第一N沟道FET按照多个串联连接；第二FET包括第二P沟道FET和第二N沟道FET；并且控制电路向第二P沟道FET的控制节点输出低电平并向第二N沟道FET的控制节点输出高电平作为第一信号，并且向第二P沟道FET的控制节点输出高电平并向第二N沟道FET的控制节点输出低电平作为第二信号。
在上述配置中，该电子电路可被配置为还包括电源供给电路，该电源供给电路被配置为在反相器电路处于第一模式时供应第一电压作为电源电压，并且在反相器电路处于第二模式时供应高于第一电压的第二电压作为电源电压。
在上述配置中，该电子电路可被配置为包括逻辑电路，该逻辑电路包括所述反相器电路。
本发明在于一种电子电路，其特征在于包括：双稳态电路，其连接在被供应电源电压的正电源和负电源之间，该双稳态电路包括形成环路的第一反相器和第二反相器以及与时钟信号同步地导通和截止并且位于所述环路中的开关；时钟供给电路，其被配置为向所述开关供应所述时钟信号；以及电源供给电路，其被配置为在时钟供给电路不供应时钟信号时供应第一电压作为电源电压，在时钟供给电路供应时钟信号时供应高于第一电压的第二电压作为电源电压。
本发明的效果
本发明降低了电子电路的功耗。
附图说明
[图1]图1(a)和图1(b)是根据第一实施方式的电子电路的电路图；
[图2]图2(a)和图2(b)是根据第一实施方式的第一变型的电子电路的电路图；
[图3]图3示出第一实施方式的第一变型中的反相器电路的传递特性；
[图4]图4(a)和图4(b)是第一实施方式的第一变型中的输出电压对时间的曲线图；
[图5]图5(a)至图5(e)是第一实施方式的第一变型中的时序图；
[图6]图6(a)是根据第二实施方式的电子电路的存储器单元的电路图，图6(b)是电子电路的电路图；
[图7]图7(a)和图7(b)示出第二实施方式中的存储器单元的特性；
[图8]图8(a)和图8(b)分别示出第二实施方式中处于反相器模式和施密特触发器模式的存储器单元的特性；
[图9]图9(a)和图9(b)分别是根据第二实施方式的第一和第二变型的电子电路的电路图；
[图10]图10是根据第二实施方式的第三变型的电子电路的电路图；
[图11]图11是根据第二实施方式的第四变型的电子电路的电路图；
[图12]图12(a)至图12(e)是第二实施方式的第三变型中的时序图；
[图13]图13是根据第二实施方式的第五变型的电子电路的电路图；
[图14]图14是根据第二实施方式的第六变型的电子电路的电路图；
[图15]图15(a)和图15(b)是第二实施方式的第五变型的控制电路的电路图，图15(c)是时序图；
[图16]图16(a)和图16(b)是第二实施方式的第五变型的控制电路的另选电路图，图16(c)是时序图；
[图17]图17(a)和图17(b)是根据第三实施方式的电子电路的电路图；
[图18]图18是根据第三实施方式的第一变型的电子电路的电路图；
[图19]图19(a)至图19(c)分别是根据第四实施方式、第四实施方式的第一变型和第四实施方式的第二变型的电子电路的电路图；
[图20]图20示出第五实施方式中的反相器电路的传递特性；
[图21]图21是采用第五实施方式的与非电路的电路图；
[图22]图22(a)是根据第六实施方式的电子电路的框图，图22(b)示出第六实施方式的各个模式下的操作；以及
[图23]图23(a)和图23(b)是根据第七实施方式的电子电路的电路图。
具体实施方式
CMOS集成电路中的低电压操作对于降低其功耗而言非常有效。存储器电路可通过在低电压下保持数据来降低其待机功耗，待机功耗是存储器电路的重要问题之一。尽管操作速度降低，逻辑电路可通过执行低电压操作来提高其计算的能效。以下，将描述存储器电路和逻辑电路中的低电压操作的当前状况和挑战。
存储器电路的重要挑战之一是降低在存储器电路保持数据并处于待机状态时所消耗的功率(待机功耗)。电源门控(PG)已被广泛用作CMOS集成电路中的待机功率降低技术。然而，在诸如微处理器的逻辑系统中，通常在电源被PG切断的区域(电源域)中使用易失性存储器电路。因此，在电源域中保持数据是PG中的重要挑战。
在保持供给电压低至存储器电路中的数据不丢失的程度(例如，电源电压的大约80％)时保持数据的方法已被用于由静态随机存取存储器(SRAM)等组成的存储器电路。此方法对于降低待机功耗是有效的，但是不像电源的切断那样有效，因为用于保持数据的电压无法大幅降低。因此，此方法没有像原始PG降低待机功耗那么多。
为了对存储器电路执行有效的PG，最近已研究了利用非易失性存储器保持数据。此技术允许即使电源被切断时也保持数据。因此，可执行完全切断电源的PG，并且存储器电路的待机功耗因此进一步降低。然而，由于使用非易失性存储器而引起的电路性能的劣化成为一个问题。因此，已尝试了包括引入能够在没有非易失性存储器的存储器操作与非易失性保持之间分离的非易失性存储器电路的技术。然而，非易失性存储器与CMOS逻辑电路的混合具有许多问题(包括例如制造工艺的复杂以及所导致的生产成本的增加)，因此还未实现。
使用由施密特触发器反相器组成的双稳态电路的存储器电路可在非常低的电压(例如0.3V或以下)下保持数据。因此，待机功耗可极大地降低到几乎与通过切断电源获得的功耗相同的水平。然而，由于施密特触发器反相器的结构，出现包括诸如其操作速度下降的电路性能劣化的问题。
因此，为了极大地降低存储器电路的待机功耗，要求存储器电路在非常低的电压(例如，当电源域的电源开关被关闭是所生成的虚拟电源电压，通常大约为0.2V至0.3V)下保持数据，并且在诸如写和/或读的典型存储器操作中按照像传统存储器电路(SRAM或触发器)那样足够高的速度操作。
接下来将描述逻辑电路的低电压操作的当前状况和挑战。近年来，超低功耗技术变得越来越重要，因为用于可穿戴装置的逻辑系统需要高能效。可穿戴装置也被称为“永远在线”装置。为了降低可穿戴装置的功耗，重要的是使算术处理的能效最大化并且使浪费的能耗最小化。
通常，通过降低电源电压来降低CMOS逻辑的功耗。然而，随着电源电压降低，能耗没有单调地减少。当电源电压降低到特定电压时，能耗达到最小值，然后随着电压减小反而增加。这是因为随着电压减小，CMOS的操作速度快速下降，并且在延长的操作时间期间消耗的待机(静态)能量增加
在可穿戴装置的后台中运行的信息处理不需要是高速计算。因此，对于后台计算而言，使能耗最小化的低电压下的操作被认为是重要的。然而，能量具有最小值的电压非常低，大约为0.3至0.5V。因此，元件中的噪声和变化使得逻辑系统的稳定运行变得困难。另外，未在后台中执行的正常电压(全摆幅(full swing))操作需要像智能电话那样高的速度进行信息处理。
因此，要求诸如可穿戴装置的逻辑系统实现：在能量具有最小值的低电压下的高能效和稳定操作，以及在正常电压下的高速计算。
以下描述的实施方式提供了如下的存储器电路：利用使用能够在施密特触发器反相器模式(也称为施密特触发器模式)和正常反相器模式下操作的反相器电路的存储器电路，在正常电压下的驱动期间高速操作并且在非常低的电压下保持数据。
另外，提供了如下的逻辑电路：利用使用能够在施密特触发模式和正常反相器模式操作的反相器电路的逻辑电路，在正常电压下的驱动期间实现具有高能效和高速操作的低电压操作。
第一实施方式
图1(a)和图1(b)是根据第一实施方式的电子电路的电路图。如图1(a)所示，电子电路100包括反相器电路10、控制电路20和电源供给电路30。反相器电路10包括输入节点Nin、输出节点Nout、中间节点Nm1和Nm2以及场效应晶体管(FET)11至16。FET 11、12和15是P沟道FET。FET 11和12是第一P沟道FET，FET 15是第二P沟道FET。FET 13、14和16是N沟道FET。FET 13和14是第一N沟道FET，FET 15是第二N沟道FET。FET 15和16可用作到由FET 11至14形成的反相器的反馈晶体管。
多个FET 11至14串联连接在电源线36和接地线38之间。FET 11的源极联接至电源线36，FET 14的源极联接至接地线38。FET 11的漏极和FET 12的源极联接至中间节点Nm1。FET 13的源极和FET 14的漏极联接至中间节点Nm2。FET 12和13的漏极共同联接至输出节点。FET 11至14的栅极共同联接至输入节点Nin。
FET 15的源极和漏极中的一个联接至中间节点Nm1，源极和漏极中的另一个联接至控制节点NFP。FET 16的源极和漏极中的一个联接至中间节点Nm2，栅极联接至输出节点Nout，源极和漏极中的另一个联接至控制节点NFN。
控制电路20将电压VFP施加至控制节点NFP并将电压VFN施加至控制节点NFN。电压VFP和VFN被设定为高电平或低电平。当控制电路20输出高电平的电压VFP和低电平的电压VFN时，反相器电路10作为典型反相器操作。此模式将被称为反相器模式。当控制电路20输出低电平的电压VFP和高电平的电压VFN时，反相器电路10作为施密特触发器反相器操作。此模式将被称为施密特触发器模式。例如，高电平对应于电源线36的电压，低电平对应于接地线38的电压。在反相器模式下仅要求电压中的高电平大于低电平。另外，在反相器模式下同样仅要求电压中的高电平大于低电平。反相器模式下的高电平可与施密特触发器模式下的高电平相同或不同。反相器模式下的低电平可与施密特触发器模式下的低电平相同或不同。例如，高电平可对应于从电源(参见例如图17(a))供应的电源电压VDD，低电平可对应于接地电压。
电源供给电路30在电源线36和接地线38之间供应电源电压。电源供给电路30从例如供应给电子电路的电源电压生成虚拟电源电压VVDD，并且将虚拟电源电压VVDD供应给电源线36。电源供给电路30在第一电压与比第一电压高的第二电压之间切换作为虚拟电源电压VVDD。例如，电源供给电路30是稍后描述的电源开关、调压器或者直流-直流(DC-DC)转换器。
在图1(a)中，电源供给电路30联接至电源线36，在将电源线36和接地线38之间供应的电源电压设定为低时将电源线36的虚拟电源电压VVDD设定为低，在将电源电压设定为高时将虚拟电源电压VVDD设定为高。如图1(b)所示，电源供给电路30可联接至接地线38，在将电源线36和接地线38之间供应的电源电压设定为低时将接地线38的虚拟接地电压VGND设定为高，在将电源电压设定为高时将虚拟接地电压VGND设定为低。电源供给电路30可切换虚拟电源电压VVDD和虚拟接地电压VGND二者。
图2(a)和图2(b)是根据第一实施方式的第一变型的电子电路的电路图。如图2(a)所示，在电子电路100a中，控制电路20包括反相器22和24。控制信号CTRL被输入至反相器24的输入节点。反相器24的输出节点联接至控制节点NFP。反相器22的输入节点联接至反相器24的输出节点，并且反相器22的输出节点联接至控制节点NFN。反相器22和24被供应虚拟电源电压VVDD。其它结构与图1(a)中的那些相同，因此省略其描述。当控制信号CTRL处于高电平时反相器电路10被设定为施密特触发器模式，而当控制信号CTR处于低电平时反相器电路10被设定为反相器模式。
如图2(b)所示，在电子电路100b中，反相器24的输出节点联接至控制节点NFN。反相器22的输入节点联接至反相器24的输出节点，并且反相器22的输出节点联接至控制节点NFP。当控制信号CTRL处于低电平时反相器电路10被设定为施密特触发器模式，而当控制信号CTRL处于高电平反相器电路10被设定为反相器模式。如图2(a)所示，控制信号CTRL可从控制节点NFP侧输入。另选地，如图2(b)所示，控制信号CTRL可从控制节点NFN侧输入。
利用图2(a)所示的电子电路100a对反相器特性进行仿真。图3示出第一实施方式的第一变型中的反相器电路的传递特性。实线指示当控制信号CTRL处于低电平时的反相器模式的传递特性。虚线指示当控制信号CTRL处于高电平时的施密特触发器模式的传递特性。如图3所示，在反相器模式下，FET 15将中间节点Nm1上推至高电平，而FET 16将中间节点Nm2下推至低电平。因此，反相器电路没有表现出传递特性的滞后，因此作为典型的反相器操作。在施密特触发器模式下，FET 15和16分别将输出节点Nout的信号正反馈给中间节点Nm1和Nm2。因此，在传递特性中生成滞后。另外，输出电压Vout从高电平至低电平以及从低电平至高电平快速地改变。因此，在施密特触发器模式下，即使在虚拟电源电压VVDD低时，反相器电路10也稳定地操作。
图4(a)和图4(b)是第一实施方式的第一变型中的输出电压对时间的曲线图。点划线(chain line)指示输入电压Vin，点线指示没有FET 15和16的反相器，实线指示反相器模式，虚线指示施密特触发器模式。图4(a)示出输入电压Vin从低电平切换为高电平的情况，图4(b)示出输入电压Vin从高电平切换为低电平的情况。如图4(a)和图4(b)所示，在施密特触发器模式下，与反相器相比输出电压Vout更缓慢地切换。在反相器模式下，由于FET 15和16辅助上拉和下拉，所以输出电压Vou像反相器一样快地切换。如上所述，在施密特触发器模式下操作速度慢，而在反相器模式下可实现高速操作。
图5(a)至图5(e)是第一实施方式的第一变型中的时序图。图5(a)相对于时间示出控制节点NFN和NFP的电压VFN和VFP，图5(b)相对于时间示出控制信号CTRL和虚拟电源电压VVDD，图5(c)相对于时间示出输出电压Vout和输入电压Vin，图5(d)相对于时间示出由于反相器电路10与反相器22和24的切换引起的贯通电流(through-current)，图5(e)相对于时间示出电流消耗。在图5(e)中，为了仿真方便，各个电压切换时的瞬态响应不精确，但是各个电压稳定之后的电流值是精确的。
在图5(b)中，控制信号CTRL处于高电平的时段对应于施密特触发器模式，而控制信号CTRL处于低电平的时段对应于反相器模式。在反相器模式下，如图5(a)所示，电压VFP处于高电平，并且电压VFN处于低电平。如图5(c)所示，当输入电压Vin处于低电平时输出电压Vout处于高电平，而当输入电压Vin处于高电平时输出电压Vout处于低电平。如图5(d)所示，当反相器电路10和反相器22和24的输出切换时，贯通电流流过。如图5(e)所示，电流消耗为229nA。
在施密特触发器模式下，如图5(b)所示，虚拟电源电压VVDD从1.2V至0.8V和0.3V顺序地改变。1.2V的电压对应于反相器电路10正常地操作的虚拟电源电压VVDD。0.8V的电压对应于用于在所谓的睡眠模式下操作反相器的虚拟电源电压VVDD。0.3V的电压对应于典型反相器不操作的虚拟电源电压VVDD。如图5(a)和图5(c)所示，电压VFN和输出电压Vout随着虚拟电源电压VVDD减小而减小。如图5(e)所示，当虚拟电源电压VVDD为0.8V时电流消耗为67nA，而当虚拟电源电压VVDD为0.3V时电流消耗为8nA。因此，在施密特触发器模式下通过将虚拟电源电压VVDD设定为低(例如，0.3V)来降低功耗。例如，在反相器模式下通过将虚拟电源电压VVDD设定为1.2V来实现高速操作，而在施密特触发器模式下通过将虚拟电源电压VVDD设定为0.3V来降低功耗。施密特触发器模式下虚拟电源电压VVDD减小至0.3V时的功耗是反相器模式下虚拟电源电压VVDD被设定为1.2V时的功耗的一小部分。另外，与典型反相器的睡眠模式下的功耗相比，功耗降低。另外，可实现低电压操作。
在第一实施方式中，反相器电路10连接在被供应电源电压的电源线(正电源)与接地线(负电源)之间，并且在施密特触发器模式(第一模式)和反相器模式(第二模式)之间切换。控制电路20输出将反相器电路10设定为施密特触发器模式下的第一信号以及将反相器电路10设定为反相器模式下的第二信号。电源供给电路30在设定施密特触发器模式时供应第一电压作为电源电压，在设定反相器模式时供应高于第一电压的第二电压。此配置允许反相器电路10在反相器模式和施密特触发器模式下操作。在反相器模式下，反相器电路10可高速操作。在施密特触发器模式下，反相器电路10具有陡的传递特性，其具有滞后以允许反相器电路10甚至在低电源电压下操作，因此功耗降低。仅要求第一模式是在其传递特性中表现出滞后的模式，第二模式是在其传递特性中未表现出滞后的模式，和/或与在第二模式下相比，在第一模式下相对于传递特性的输入电压的输出电压的变化更陡。例如，在存储器电路中，在施密特触发器模式下滞后优选地为大且陡。在逻辑电路中，施密特触发器模式下的传递特性优选比反相器模式下的传递特性更陡。
反相器电路10的电路结构不限于图1(a)或图1(b)。仅要求反相器电路10是通过来自控制电路20的信号来切换是否存在传递特性的滞后的电路。例如，仅要求FET 15和16是根据从控制电路20输入的第一信号和第二信号将输出节点Nout的信号分别反馈给FET 11和12和FET 13和14的反馈电路。在具有图1(a)和图1(b)所示的电路结构的反相器电路10中，控制电路20在高电平和低电平的电压之间切换，并且将所得电压输出给FET 15和16的控制节点NFP和NFN作为第一信号和第二信号。此配置允许切换反相器电路10的传递特性中的滞后的存在和不存在。
作为设定反相器模式的第二信号，控制电路20向FET 15的控制节点NFP输出高电平并向FET 16的控制节点NFN输出低电平。另外，作为设定施密特触发器模式的第一信号，控制电路20向FET 15的控制节点NFP输出低电平并向FET 16的控制节点NFN输出高电平。此配置允许FET 15和16当第二信号被输入至控制节点NFP和NFN时将反相器电路10设定为反相器模式，当第一信号被输入至控制节点NFP和NFN时将反相器电路10设定为施密特触发器模式。
另外，控制电路20包括连接在FET 15的控制节点NFP与FET 16的控制节点NFN之间的反相器(反相电路)22。此配置允许控制电路20容易地反转控制节点NFP和NFN的电压。
在仿真中，反相器22和24的电源电压被设定为虚拟电源电压VVDD，但是可被设定为自由选择的电源电压。控制电路20可在不使用反相器22和24的情况下生成第一信号和第二信号。例如，控制电路20可以是将诸如与非电路和/或或非电路的逻辑门组合的电路。
如图5(b)所示，在控制电路20输出了将反相器电路10设定为施密特触发器模式的第一信号之后，电源供给电路30将虚拟电源电压VVDD从第二电压(高)切换为第一电压(低)。在控制电路20输出将反相器电路10设定为反相器模式的第二信号之前，电源供给电路30将虚拟电源电压VVDD从第一电压(低)切换为第二电压(高)。此配置在虚拟电源电压VVDD被设定为第一电压(低)时稳定地操作反相器电路10。例如，在稍后描述的第二实施方式中，双稳态电路稳定地保持数据。反相器模式的传递特性可以是具有窄滞后的传递特性。仅要求基本上不存在滞后。例如，与施密特触发器模式不同，仅要求没有有目的地形成滞后。
第二实施方式
第二实施方式是使用第一实施方式的反相器电路的示例性存储器电路。图6(a)是根据第二实施方式的电子电路的存储器单元的电路图，图6(b)是电子电路的电路图。如图6(a)所示，电子电路104包括存储器单元102、控制电路20和电源供给电路30。存储器单元102包括反相器电路10a和10b以及FET 41和42。反相器电路10a和10b中的每一个是第一实施方式的反相器电路10。反相器电路10a和10b联接成环状以形成双稳态电路40。即，反相器电路10a的输出节点Nout联接至反相器电路10b的输入节点Nin，反相器电路10b的输出节点Nout联接至反相器电路10a的输入节点Nin。反相器电路10a和10b的输出节点Nout分别对应于存储器节点N2和N1。FET 41和42是N沟道FET。FET 41的源极和漏极中的一个联接至存储器节点N2，源极和漏极中的另一个联接至位线BL，栅极联接至字线WL。FET 42的源极和漏极中的一个联接至存储器节点N1，源极和漏极中的另一个联接至位线BLB，栅极联接至字线WL。
如图6(b)所示，电子电路104包括存储器区域70、列驱动器71、行驱动器72和控制器73。存储器单元102按照矩阵形式布置在存储器区域70内。列驱动器71根据地址信号选择列，并且将电压等施加至所选列的位线BL和BLB。行驱动器72根据地址信号选择行，并且将电压施加至所选行的字线WL，将电压VFP和VFN施加至所选行的控制线。控制器73控制列驱动器71和行驱动器72。例如，控制器73使用读电路和写电路(未示出)来将数据写入通过字线WL以及位线BL和BLB选择的存储器单元102以及从其读取数据。
控制电路20和电源供给电路30的功能与第一实施方式及其变型相同。可相对于各行或者相对于各个存储器单元102设置控制电路20。为了简化，优选相对于各行设置控制电路20。电源供给电路30可被存储器区域70内的存储器单元102共享。另选地，存储器区域70可被划分成多个区域，并且可相对于所划分的各个区域设置电源供给电路30。例如，可相对于各行设置电源供给电路30。
对存储器单元102的特性进行仿真。图7(a)和图7(b)示出第二实施方式中的存储器单元的特性，并且是存储器节点N2的电压V2对存储器节点N1的电压V1的曲线图。图7(a)示出存储器节点N2初始处于存储点(即，存储器节点N2处于高电平)的情况。图7(b)示出存储器节点N1初始处于存储点(即，存储器节点N1处于高电平)的情况。在虚拟电源电压VVDD为0.3V的假设下进行仿真。
如图7(a)和图7(b)所示，在反相器模式下，在存储器节点N1和N2中特性是对称的。另一方面，在施密特触发器模式下，蝶形曲线的存储点侧的孔径较大。这是因为如图3所示，在施密特触发器模式下反相器电路10的传递特性具有滞后。另外，蝶形曲线的孔径具有与正方形相似的形状。这是因为如图3所示，输出电压out相对于输入电压Vin快速地变化。适合孔径的正方形的边长对应于噪声容限。即，较大的正方形表示较大的噪声容限。在图7(b)中，由实线80限定的正方形表示反相器模式下的噪声容限，由虚线82限定的正方形表示施密特触发器模式下的噪声容限。在反相器模式下，当虚拟电源电压VVDD被设定为0.3V时，噪声容限小。因此，当虚拟电源电压VVDD被设定为0.3V时，存储器节点N1和N2中的数据没有被稳定地保持。在施密特触发器模式下，即使当虚拟电源电压VVDD被设定为0.3V时，噪声容限也大两倍。因此，即使当虚拟电源电压VVDD被设定为0.3V时，存储器节点N1和N2中的数据被更稳定地保持。
图8(a)和图8(b)分别示出第二实施方式中的反相器模式和施密特触发器模式下的存储器单元的特性。如图8(a)所示，在反相器模式下，随着虚拟电源电压VVDD减小至0.3V、0.2V和0.15V，噪声容限减小。如图8(b)所示，在施密特触发器模式下，在0.3V、0.2V和0.15V的虚拟电源电压VVDD下存储点侧的噪声容限比反相器模式下的噪声容限大。在任何虚拟电源电压VVDD下，噪声容限的形状比反相器模式下更接近矩形。
在第二实施方式中，电子电路104包括双稳态电路40，其包括连接成环状的反相器电路10a(第一反相器)和反相器电路10b(第二反相器)。此结构允许在施密特触发器模式下即使当虚拟电源电压VVDD被设定为低时双稳态电路40中的数据也能被稳定地保持。在低虚拟电源电压VVDD下保持数据降低了数据保持期间的待机功耗。在反相器模式下通过将虚拟电源电压VVDD设定为高，可实现高速操作。
图9(a)和图9(b)分别是根据第二实施方式的第一变型和第二变型的电子电路的电路图。如图9(a)所示，在电子电路104a中，反相器电路10a和10b不包括FET 12或15。控制电路20包括反相器26。控制电路20的输出联接至反相器电路10a和10b的控制节点NFN。其它结构与第二实施方式相同，因此省略其描述。如图9(b)所示，在电子电路104b中，反相器电路10a和10b不包括FET 13或16。控制电路20的输出联接至反相器电路10a和10b的控制节点NFP。其它结构与第二实施方式相同，因此省略其描述。在第二实施方式的第一变型和第二变型中，反相器26可被省略，并且控制信号CTRL可被直接输入至控制节点NFN或NFP。
如第二实施方式的第一变型和第二变型中一样，P沟道FET和N沟道FET中的一者可按多个连接，另一者可为一个。仅要求FET 15或16仅联接至按多个连接的FET。如上所述，即使当反馈电路将Vout反馈给P沟道FET和N沟道FET中的一者时，反相器模式与施密特触发器模式之间的切换也是可能的。
第二实施方式的第三变型和第四变型是示例性锁存电路。图10是根据第二实施方式的第三变型的电子电路的电路图。如图10所示，电子电路106a包括双稳态电路40、通门(pass gate)44和45、控制电路20、电源供给电路30和时钟供给电路46。双稳态电路40包括连接成环状的反相器电路10a和10b。通门44连接在双稳态电路40的存储器节点N1与输入节点Din之间。通门45连接成环状的。控制电路20将电压VFP和VFN分别施加至反相器电路10a和10b中的控制节点NFP和NFN。电源供给电路30将虚拟电源电压VVDD供应给电源线36。时钟供给电路46包括反相器47和48。时钟供给电路46从时钟信号CLK生成时钟C和CB，并且将时钟C和CB供应给通门44和45。
图11是根据第二实施方式的第四变型的电子电路的电路图。如图11所示，在电子电路106b中，通门44被电路44a代替，其中FET 61至64串联连接在电源与地之间。FET 61和62是P沟道FET，FET 63和64是N沟道FET。FET 61和64的栅极联接至输入节点Din。时钟CB和C分别被输入至FET 62和63的栅极。时钟CB和C可被分别输入至FET 61和64(而非FET 62和63)的栅极，并且FET 62和63的栅极可联接至输入节点Din。FET 62和63的漏极联接至存储器节点N1。时钟C和CB被分别输入至反相器电路10b的FET 12和13的栅极。时钟C和CB可分别被输入至反相器电路10b的FET 11和14(而非FET 12和13)的栅极，并且FET 12和13的栅极可联接至存储器节点N2。其它结构与第二实施方式的第三变型相同，因此省略其描述。如第二实施方式的第三和第四变型中一样，根据第一实施方式及其变型中的任一个的反相器电路可用于锁存电路。
图12(a)至图12(e)是第二实施方式的第三变型中的时序图。图12(a)相对于时间示出控制节点NFN和NFP的电压VFN和VFP，图12(b)相对于时间示出控制信号CTRL、时钟信号CLK和虚拟电源电压VVDD，图12(c)相对于时间示出存储器节点N1和N2的电压V1和V2，图12(d)相对于时间示出从电源线36至接地线38的贯通电流，图12(e)相对于时间示出电流消耗。在图12(e)中，为了仿真方便，各个电压切换时的瞬态响应不精确，但是各个电压稳定之后的电流值是精确的。
如图12(e)所示，在反相器模式下，电流消耗为188nA。在施密特触发器模式下，如图12(b)所示，当虚拟电源电压VVDD从1.2V切换为0.3V时，电压VFN和电压V2如图12(a)和图12(c)所示变为低。如图12(e)所示，当虚拟电源电压VVDD为0.3V时，电流消耗为5.5nA。如上所述，通过设定施密特触发器模式并将虚拟电源电压VVDD设定为低来降低功耗。可相对于各个锁存电路或者多个锁存电路的各组来设置控制电路20和时钟供给电路46。
第二实施方式的第五和第六变型是示例性主从触发器电路。图13是根据第二实施方式的第五变型的电子电路的电路图。如图13所示，电子电路115包括锁存电路(D锁存电路)97和98。锁存电路97包括双稳态电路40以及通门44和45(与第二实施方式相同)。从存储器节点N1输出的信号通过反相器91变为QB信号。从存储器节点N2输出的信号通过反相器92变为Q信号。存储器节点N1通过通门45联接至锁存电路98。
锁存电路98包括双稳态电路90a以及通门95和96。在双稳态电路90a中，无法切换模式的典型反相器99a和99b连接成环状。通门96连接在双稳态电路90a的环路中。数据D通过反相器93和通门95被输入至双稳态电路90a。锁存电路97和98以及时钟供给电路46联接至电源线36和接地线38。电源线36被供应虚拟电源电压VVDD或电源电压VDD，而接地线38被供应虚拟接地电压VGND或接地电压GND。控制电路20被供应电压VA和VB。VA为例如虚拟电源电压VVDD或电源电压VDD，而VB为例如虚拟接地电压VGND或接地电压GND。VA和VB可以是其它两个电压或其它三个电压。
如第二实施方式的第五变型中一样，根据第二实施方式的第三或第四变型的锁存电路可用于作为主从触发器电路的锁存电路97。因此，通过将反相器电路10a和10b设定为施密特触发器模式，即使当电源线36与接地线38之间供应的电压被设定为低时，锁存电路97中的数据也能被保持。为了保持数据，仅要求锁存电路97保持数据。因此，锁存电路98的反相器99a和99b可以是在施密特触发器模式下不操作的典型反相器电路。
图14是根据第二实施方式的第六变型的电子电路的电路图。如图14所示，在电子电路116中，锁存电路98的双稳态电路90中所使用的反相器电路10a和10b中的每一个是根据第一实施方式及其变型中的任一个的反相器电路。其它结构与第二实施方式的第五变型相同，因此省略其描述。
在第二实施方式的第六变型中，锁存电路97和98的双稳态电路40和90的所有反相器电路10a和10b是根据第一实施方式及其变型中的任一个的反相器电路。因此，如稍后在第五实施方式中描述的，电子电路116在施密特触发器模式下以低电压稳定地操作。
在第二实施方式的第五变型中将描述控制信号CTRL与时钟信号CLK同步的情况。图15(a)和图15(b)是示出第二实施方式的第五变型的控制电路的电路图，图15(c)是时序图。如图15(a)所示，控制电路117包括电源供给电路30、时钟供给电路46和控制电路20。稍后在第三实施方式中描述的电源开关32用作电源供给电路30。电源开关32是P沟道FET，并且连接在具有虚拟电源电压VVDD的电源线36与具有电源电压VDD的电源之间。虚拟电源电压VVDD联接至时钟供给电路46和控制电路20。使能信号EN和电源门控互补信号PGB被输入至或非电路74，或非电路74的输出变为电源开关控制信号VPS。时钟供给电路46包括与非电路48a，使能信号EN和时钟信号CLK被输入至与非电路48a。使能信号EN被输入至控制电路20的反相器24。控制电路20和时钟供给电路46的其它结构与第二实施方式相同，因此省略其描述。
如图15(b)所示，控制电路117a不包括或非电路74。电源门控信号PG被输入至电源开关32的栅极作为电源开关控制信号VPS。使能信号EN被输入至与非电路48a和反相器24。其它结构与图15(a)所示那些相同，因此省略其描述。
如图15(c)所示，在使能信号EN和电源门控互补信号PGB处于高电平时(或者在电源开关控制信号VPS处于低电平时)，时钟供给电路46供应时钟C和CB，并且控制电路20输出设定反相器模式的信号(即，高电平的电压VFP和低电平的电压VFN)。电源开关32导通，并且虚拟电源电压VVDD处于高电压。
在时间t1，使能信号EN变为低电平。时钟供给电路46停止供应时钟C和CB。控制电路20输出设定施密特触发器模式的信号(即，低电平的电压VFP和高电平的电压VFN)。此处理将双稳态电路40的反相器电路10a和10b设定为施密特触发器模式。在时间t2，电源门控互补信号PGB变为低电平(或者电源开关控制信号VPS变为高电平)。因此，电源开关32截止，并且低电压作为虚拟电源电压VVDD被供应。锁存电路97在低电压下保持数据。
在时间t3，电源门控互补信号PGB变为高电平(或者电源开关控制信号VPS变为低电平)。因此，电源开关32导通，并且虚拟电源电压VVDD变为高电压。在时间t4，使能信号EN变为高电平。时钟供给电路46开始供应时钟C和CB。控制电路20供应设定反相器模式的信号(电压VFP和VFN)。
图16(a)和图16(b)是第二实施方式的第五变型的控制电路的另选电路图，图16(c)是时序图。如图16(a)所示，在控制电路118中，电源开关32是N沟道FET，并且连接在接地线38和接地电压GND之间。代替或非电路74，设置或电路75。其它结构与图15(a)所示那些相同，因此省略其描述。
如图16(b)所示，控制电路118a不包括或电路75。电源门控互补信号PGB被输入至电源开关32作为电源开关控制信号VPS。使能信号EN被输入至与非电路48a和反相器24。其它结构与图16(a)所示那些相同，因此省略其描述。
如图16(c)所示，当电源门控互补信号PGB处于高电平时，电源开关控制信号VPS处于高电平。当电源门控互补信号PGB处于低电平时，电源开关控制信号VPS处于低电平。其它操作与图15(c)所示那些相同，因此省略其描述。
如图13和图14所示，与时钟C和CB同步地导通和截止的通门45(开关)位于由反相器电路10a和10b形成的环路中。如图15(a)至图16(c)所示，时钟供给电路46在反相器电路10a和10b处于反相器模式的时向通门44和45供应时钟C和CB，在反相器电路10a和10b处于施密特触发器模式时不向通门44或45供应时钟C或CB。如上所述，时钟供给电路46的时钟C和CB的供应可与控制电路20的控制信号(电压VFP和VFN)的供应同步。
另外，在施密特触发器模式下，时钟供给电路46停止供应时钟C和CB(时钟门控)，并且电源供给电路30将虚拟电源电压VVDD设定为低或者将虚拟接地电压VGND设定为高。此配置减小泄漏电流。如上所述，在存储器电路中，当执行时钟门控时，设定施密特触发器模式并执行电源门控。此配置降低动态功率和静态功率二者。
如上所述，电源供给电路30在时钟供给电路46不供应时钟信号时供应第一电压作为电源电压，在时钟供给电路46供应时钟信号时供应比第一电压高的第二电压作为电源电压。如上所述，在存储器电路中，同时执行时钟门控和电源门控。这种操作通过利用被配置为具有施密特触发器模式和反相器模式的反相器电路形成双稳态电路40来实现。可通过提供在存储器单元中存储双稳态电路的数据的非易失性存储器元件来同时执行时钟门控和电源门控。第二实施方式的第五变型不使用非易失性存储器元件，因此，与使用非易失性存储器元件的情况相比可更高速地操作。另外，第二实施方式的第五变型在电源切断时不在非易失性存储器元件中存储数据。因此，与数据存储关联的能耗较小。因此，通过频繁地执行电源门控来有效地降低能耗。应该注意，在存储器电路中在不使用非易失性存储器元件的情况下仅使用CMOS技术，时钟门控和电源门控二者的同时执行是不可能的。仅利用第一实施方式和第二实施方式及其变型，时钟门控和电源门控二者的同时执行变得可能。
第三实施方式
第三实施方式使用电源开关作为电源供给电路30。图17(a)和图17(b)是根据第三实施方式的电子电路的电路图。如图17(a)所示，电子电路108a包括电源开关32作为电源供给电路30。电源开关32是P沟道FET。电源开关32的源极联接至具有电源电压VDD的电源，电源开关32的漏极联接至电源线36。例如，具有电源电热VDD的电源是供应给集成电路的电源。电源开关32根据输入至其栅极的电源信号来切换虚拟电源电压VVDD的电压。通过使电源开关32导通或截止，电源开关32和反相器电路的分压比改变。当电源开关32导通时，虚拟电源电压VVDD接近电源电压VDD。当电源开关32截止时，虚拟电源电压VVDD显著低于电源电压VDD。此时，施加至反相器电路10的电压例如是：在存储器电路中在施密特触发器模式下保持数据的电压；以及在逻辑电路中在施密特触发器模式下实现稳定操作的电压。其它结构与图2所示的第一实施方式相同，因此省略其描述。
如图17(b)所示，在电子电路108b中，电源供给电路30是联接在接地侧的电源开关32。电源开关32是N沟道FET。电源开关32的源极联接至地，漏极联接至接地线38。例如，地是提供给集成电路的地。电源开关32根据输入至其栅极的电源信号来切换虚拟接地电压VGND的电压。使电源开关32导通或截止改变电源开关32和反相器电路的分压比。当电源开关32导通时，虚拟接地电压VGND接近接地电压。当电源开关32截止时，虚拟接地电压VGND显著高于接地电压。在这种情况下，施加至反相器电路10的电压例如是：在存储器电路中在施密特触发器模式下保持数据的电压；以及在逻辑电路中在施密特触发器模式下实现稳定操作的电压。其它结构与图17(a)所示那些相同，因此省略其描述。
图18是根据第三实施方式的第一变型的电子电路的电路图。如图18所示，在电子电路109中，电源开关32被设置为电源供给电路30。其它结构与图6(a)所示的第二实施方式相同，因此省略其描述。如第三实施方式及其第一变型中一样，电源供给电路30可以是电源开关32。通过在电源开关32截止时将虚拟电源电压VVDD设定为保持数据的电压(例如，通过将电源开关32的大小设计为使得在切断的时候获得这种虚拟电源电压VVDD)，即使当电源开关32截止时，存储器电路中的数据也能被保持。电源开关32可仅位于接地线38侧，或者可位于电源线36侧和接地线38侧二者。
二极管可连接在电源开关32的源极和漏极之间，以当电源开关32截止时生成虚拟电源电压VVDD或虚拟接地电压VGND。二极管可由诸如MOSFET的晶体管形成。另外，电流源可连接在电源开关32的源极和漏极之间，以当电源开关32截止时生成虚拟电源电压VVDD和虚拟接地电压VGND。电流源可利用诸如MOSFET的晶体管来形成。另外，可通过将施加至电源开关32的栅极的信号设定为介于高电平与低电平之间的电压来生成期望的虚拟电源电压VVDD或期望的虚拟接地电压VGND。
第四实施方式
第四实施方式是包括存储器电路和逻辑电路的示例性电子电路。图19(a)至图19(c)分别是根据第四实施方式、第四实施方式的第一变型和第四实施方式的第二变型的电子电路的电路图。如图19(a)所示，电子电路110a包括存储器电路50和逻辑电路52。存储器电路50例如为高速缓冲存储器或寄存器，并且包括第二实施方式的SRAM存储器电路或者包括根据第二实施方式的第二变型和第三变型中的任一个的锁存电路的触发器。从电源线36向存储器电路50和逻辑电路52供应虚拟电源电压VVDD。电源供给电路30包括电源开关32。电源开关32切换虚拟电源电压VVDD或者切断电源电压。电源开关32被设计为使得电源开关32供应低电压的虚拟电源电压VVDD(在该低电压的虚拟电源电压VVDD，存储器电路50在施密特触发器模式下可稳定地保持数据)。另外，稍后描述的第五实施方式的逻辑电路可被安装在逻辑电路52中。此结构允许逻辑电路52在施密特触发器模式下以低电压稳定地操作。
作为存储器电路50和逻辑电路52的组合，考虑以下三种情况。第一种情况是存储器电路50能够在施密特触发器模式和反相器模式之间切换并且逻辑电路52是无法切换模式的典型逻辑电路的情况。第二种情况是存储器电路50是无法切换模式的典型存储器电路并且逻辑电路52是能够切换模式的逻辑电路的情况。第三种情况是存储器电路50和逻辑电路52二者均为能够切换模式的电路的情况。在任何情况下，在能够切换模式的电路中，虚拟电源电压VVDD的设计是重要的。存储器电路50和逻辑电路52可包括多个块。另外，存储器电路50可包括外围电路。
第四实施方式提供了电源开关32，所述电源开关32将虚拟电源电压VVDD共同地供应给存储器电路50和逻辑电路52。此结构减少了电源开关32的数量，因此减小了尺寸。例如，电源开关32的占用面积减小。
如图19(b)所示，在电子电路110b中，从电源线36a向存储器电路50供应虚拟电源电压VVDD1，并且从电源线36b向逻辑电路52供应虚拟电源电压VVDD2。电源供给电路30包括电源开关32a和32b。电源开关32a切换虚拟电源电压VVDD1或者切断电源电压，电源开关32b切换虚拟电源电压VVDD2或者切断电源电压。存储器电路50和逻辑电路52可包括多个块。另外，存储器电路50可包括外围电路。其它结构与第四实施方式相同，因此省略其描述。
第四实施方式的第一变型包括电源开关32a和32b，其分别向存储器电路50和逻辑电路52单独地供应虚拟电源电压VVDD1和VVDD2。此结构允许存储器电路50和逻辑电路52的虚拟电源电压在不同的时间为不同的电压。
如图19(c)所示，在电子电路110c中，电源开关32a将来自电源电压VDD的电源的虚拟电源电压VVDD1供应给存储器电路50，而电源开关32b将来自电源电压VDD的电源的虚拟电源电压VVDD2供应给逻辑电路52。存储器电路50和逻辑电路52可包括多个块。另外，存储器电路50可包括外围电路。其它结构与第四实施方式的第一变型相同，因此省略其描述。
在第四实施方式的第二变型中，由于电源线36a和36b被省略，所以布局简化并且占用面积减小。
在第四实施方式及其变型中，当存储器电路50包括能够在施密特触发器模式和反相器模式之间切换的电路时，电源开关被设计为使得电源开关供应允许保持数据的虚拟电源电压VVDD。当逻辑电路52包括能够在施密特触发器模式和反相器模式之间切换的电路时，电源开关被设计为使得电源开关供应允许稳定的低电压操作的虚拟电源电压VVDD。另外，电源开关可由一个晶体管或多个晶体管组成。
在第四实施方式及其变型中，图19(a)至图19(c)所示的相同结构可适于电源供给电路30位于接地侧的情况。即，存储器电路50和逻辑电路52可共同地联接至接地线，并且电源开关32可位于接地线与地之间。另选地，存储器电路50和逻辑电路52中的每一个可联接至接地线，并且电源开关32可位于各条接地线与地之间。另选地，可未必提供接地线，电源开关32可位于存储器电路50与地之间以及逻辑电路52与地之间。另选地，电源开关32可位于电源侧和接地侧。
第五实施方式
将描述在施密特触发器模式下的低功耗(或者使能耗最小的电压下)的操作。图20示出第五实施方式中的反相器电路的传递特性。如图20所示，在第五实施方式中，使得施密特触发器模式下的滞后比第一实施方式中小。例如，可通过设定FET 15和16和/或设定电压VFP和VFN来改变滞后的大小。
在逻辑电路中，可使施密特触发器模式下的滞后为小。即使当滞后小时，如果电压快速地改变，噪声容限增大，因此，变化容限和噪声容限改进。因此，可实现低电源电压下的操作。因此，在施密特触发器模式下通过将虚拟电源电压VVDD设定为低来降低功耗。例如，虚拟电源电压VVDD可被设定为在操作能效具有最小值的电压附近的电压。在反相器模式下，通过将虚拟电源电压VVDD设定为高，可实现高速操作。
另外在存储器电路中，在施密特触发器模式下，使得滞后比第一实施方式中小，并且虚拟电源电压VVDD被设定为比反相器模式下低。此配置允许低功耗的操作，但是操作速度比反相器模式下低。虚拟电源电压VVDD可高于第一实施方式的施密特触发器模式下的虚拟电源电压VVDD。
例如，第五实施方式可被用于第四实施方式及其变型的存储器电路50中的存储器单元和/或逻辑电路52中的逻辑电路。作为示例将描述使用与非电路的逻辑电路。
图21是使用第五实施方式的与非电路的电路图。如图21所示，电子电路112包括FET 11a至16。在电源线36与输出节点Nout之间，FET 11a和12a串联连接，FET11b和12b串联连接，并且FET 11a和12a并联连接至FET 11b和12b。FET 11a和12a之间的节点以及FET 11b和12b之间的节点共同联接至中间节点Nm1。
FET 13a至14b串联连接在输出节点Nout和接地线38之间。FET 13b和FET 14a之间的节点是中间节点Nm2。FET 11a至14a的栅极共同联接至输入节点Nin1，FET11b至14b的栅极共同联接至输入节点Nin2。FET 15和16之间的连接与第一实施方式相同。其它结构与第一实施方式相同，因此省略其描述。
在电子电路112中，A和B分别被输入至输入节点Nin1和Nin2。作为A和B的与非的C被输出至输出节点Nout。尽管操作速度低，在施密特触发器模式下通过将虚拟电源电压VVDD设定为低电压(例如，0.3V)来降低功耗。在反相器模式下通过将虚拟电源电压VVDD设定为高电压(例如，1.2V)来实现高速操作。已使用与非电路作为示例，但是第五实施方式可被用于与非电路以外的逻辑电路(例如，或电路、AND电路、X或电路、或非电路)。
第六实施方式
图22(a)是根据第六实施方式的电子电路的框图，图22(b)示出第六实施方式中的各个模式下的操作。如图22(a)所示，电子电路114包括存储器电路86、控制电路20和电源供给电路30。存储器电路86包括根据第二实施方式及其变型中的任一个的双稳态电路40。控制电路20输出切换存储器电路86中的反相器电路10的模式的信号。电源供给电路30向电源线36供应虚拟电源电压VVDD。当电源供给电路30是电源开关时，电源开关的连接可以是图19(a)至图19(c)所示的任一个。另外，电源开关可连接在接地侧，或者电源开关可连接在接地侧和电源电压VDD侧二者。
如图22(b)所示，当存储器电路86中的反相器电路处于反相器模式(处于第二模式)时，如图20所示不存在滞后。在第二模式下，当电源供给电路30供应高电压作为虚拟电源电压VVDD时，存储器电路86高速操作。施密特触发器模式包括第一模式和第三模式。在第一模式下，滞后如图20中的第一实施方式的滞后一样大。当电源供给电路30供应低电压作为虚拟电源电压VVDD时，存储器电路86以低功耗保持数据。在第三模式下，如图20中的第五实施方式中一样，滞后比第一模式下的滞后小。另外，第三模式的传递特性比第二模式陡，并且与第一模式相同或比第一模式平缓。在第三模式下，当电源供给电路30供应高于第一电压并低于第二电压的第三电压作为虚拟电源电压VVDD时，存储器电路86甚至以低功耗稳定地操作，尽管其操作速度低。
在第六实施方式中，存储器电路86中的反相器电路10在第一模式、第二模式和第三模式之间切换。除了第一信号和第二信号之外，控制电路20向反相器电路10输出将反相器电路10设定为第三模式的第三信号。当反相器电路10处于第三模式时，电源供给电路30供应低于第二电压的第三电压作为虚拟电源电压VVDD。存储器电路86可在三个模式下操作。在第六实施方式中，第三电压高于第一电压，但是第三电压可与第一电压相同或低于第一电压。
仅要求在第一实施方式至第六实施方式及其变型中描述的FET是按照与MOSFET、金属绝缘体半导体(MIS)FET、金属半导体(MES)FET、FinFET和隧道FET相同的方式操作的场效应晶体管。
第七实施方式
在第一实施方式和第二实施方式中，如图5(a)和图12(a)所示，虚拟电源电压VVDD用作高电平的电压VFN和VFP。这是因为供应给例如图2(a)所示的控制电路20(例如，反相器22和24)的电源电压被设定为虚拟电源电压VVDD。另外，当虚拟接地电压VGND被供应给控制电路20时，低电平的电压VFN和VFP是虚拟接地电压VGND。如上所述，通过将虚拟电源电压VVDD和虚拟接地电压VGND供应给控制电路20来降低控制电路20的功耗。
另一方面，分别使得供应给控制电路20的电源电压和接地电压不同于虚拟电源电压VVDD和虚拟接地电压VGND。图23(a)和图23(b)是根据第七实施方式的电子电路的电路图。如图23(a)所示，在电子电路116a中，向电源供给电路30供应电压VDD。向反相器22和24供应作为电源电压的电压VDD2以及作为接地电压的电压GND。低电平的电压VFP和VFN是电压GND，高电平的电压VFP和VFN是电压VDD2。其它结构与图2(a)所示的第一实施方式相同，因此省略其描述。例如，电压VDD2被设定为施加给电源供给电路30的电压VDD。此设定允许高电平的电压VFP和VFN被设定为电压VDD，而不管电源供给电路30所供应的虚拟电源电压VVDD。
如图23(b)所示，在电子电路116b中，电源供给电路30位于接地侧。电源供给电路30向接地线38供应虚拟接地电压VGND。向反相器22和24供应作为电源电压的电压VDD以及作为接地电压的电压GND2。低电平的电压VFP和VFN是电压GND2，高电平的电压VFP和VFN是电压VDD。其它结构与图23(a)所示那些相同，因此省略其描述。例如，电压GND2被设定为供应给电源供给电路30的接地电压GND。此设定允许低电平的电压VFP和VFN被设定为接地电压GND，而不管电源供给电路30所供应的虚拟接地电压VGND。
第七实施方式允许高电平和低电平的电压VFP和VFN分别不同于虚拟电源电压VVDD和接地电压VGND。例如，高电平和低电平的电压VFP和VFN可分别被设定为电压VDD和GND。另外在第二实施方式至第六实施方式及其变型中，电压VFP和VFN可自由地设定。
尽管迄今为止描述了本发明的优选实施方式，本发明不限于那些特定实施方式，在本文要求保护的本发明的范围内，可进行各种改变和修改。
标号的描述
10、10a、10b：反相器电路
11-16：FET
20：控制电路
22-26：反相器
30：电源供给电路
40：双稳态电路

Claims (14)

1.一种电子电路，其特征在于，所述电子电路包括：
双稳态电路，该双稳态电路连接在被供应电源电压的正电源和负电源之间，该双稳态电路包括连接成环状的第一反相器和第二反相器，所述第一反相器和所述第二反相器是被配置为在第一模式和第二模式之间切换的反相器电路；
控制电路，该控制电路被配置为将第一信号和第二信号输出至所述反相器电路，所述第一信号将所述反相器电路设定为所述第一模式，所述第二信号将所述反相器电路设定为所述第二模式；以及
电源供给电路，该电源供给电路被配置为在所述反相器电路处于所述第一模式时供应第一电压作为所述电源电压，在所述反相器电路处于所述第二模式时供应高于所述第一电压的第二电压作为所述电源电压，其中
所述第一模式是在传递特性中表现出滞后的模式且所述第二模式是在传递特性中不表现出滞后的模式，并且/或者所述第一模式是传递特性比所述第二模式的传递特性陡的模式。
2.根据权利要求1所述的电子电路，其特征在于，
所述双稳态电路在所述第一模式下保持数据并且不写或读数据，并且在所述第二模式下写和读数据。
3.根据权利要求1或2所述的电子电路，其特征在于，
所述电源供给电路在所述控制电路已输出所述第一信号之后将所述第二电压切换为所述第一电压，并且在所述控制电路输出所述第二信号之前将所述第一电压切换为所述第二电压。
4.根据权利要求1至3中的任一项所述的电子电路，其特征在于，
所述反相器电路在所述第一模式、所述第二模式和第三模式之间切换，
所述第三模式表现出比所述第一模式的滞后小的滞后，并且/或者具有比所述第二模式的传递特性陡的传递特性，
所述控制电路向所述反相器电路输出将所述反相器电路设定为所述第三模式的第三信号，并且
在所述反相器电路处于所述第三模式时，所述电源供给电路供应低于所述第二电压的第三电压作为所述电源电压。
5.根据权利要求1至4中的任一项所述的电子电路，其特征在于，所述电子电路还包括：
开关，该开关被配置为与时钟信号同步地导通和截止，该开关位于由所述第一反相器和所述第二反相器形成的环路中；以及
时钟供给电路，该时钟供给电路被配置为在所述第一反相器和所述第二反相器处于所述第二模式时向所述开关供应所述时钟信号，并且在所述第一反相器和所述第二反相器处于所述第一模式时不向所述开关供应所述时钟信号。
6.根据权利要求1至5中的任一项所述的电子电路，其特征在于，
所述反相器电路中的每一个包括：
第一P沟道FET和第一N沟道FET，所述第一P沟道FET的源极联接至所述正电源，所述第一N沟道FET的源极联接至所述负电源，所述第一P沟道FET和所述第一N沟道FET中的至少一个按照多个串联连接；
输入节点，所述第一P沟道FET的栅极和所述第一N沟道FET的栅极共同联接至该输入节点；
输出节点，所述第一P沟道FET的一个漏极和所述第一N沟道FET的一个漏极共同联接至该输出节点；以及
第二FET，该第二FET是第二P沟道FET和第二N沟道FET中的、导电类型与所述第一P沟道FET和所述第一N沟道FET中的按照多个串联连接的所述至少一个的导电类型相同的至少一个，所述第二FET的源极和漏极中的一个联接至位于多个第一FET之间的中间节点，所述多个第一FET是所述第一P沟道FET和所述第一N沟道FET中的、按照多个串联连接的所述至少一个，所述第二FET的栅极联接至所述输出节点，所述第二FET的源极和漏极中的另一个联接至控制节点，所述第一信号和所述第二信号被输入至所述控制节点。
7.根据权利要求6所述的电子电路，其特征在于，
所述控制电路向所述第二P沟道FET的控制节点输出低电平并且/或者向所述第二N沟道FET的控制节点输出高电平作为所述第一信号，并且
所述控制电路向所述第二P沟道FET的控制节点输出高电平并且/或者向所述第二N沟道FET的控制节点输出低电平作为所述第二信号。
8.根据权利要求6所述的电子电路，其特征在于，
所述第一P沟道FET按照多个串联连接，并且所述第一N沟道FET按照多个串联连接，
所述第二FET包括所述第二P沟道FET和所述第二N沟道FET，
所述控制电路向所述第二P沟道FET的控制节点输出低电平并向所述第二N沟道FET的控制节点输出高电平作为所述第一信号，并且所述控制电路向所述第二P沟道FET的控制节点输出高电平并向所述第二N沟道FET的控制节点输出低电平作为所述第二信号。
9.根据权利要求1至8中的任一项所述的电子电路，其特征在于，
所述电源供给电路包括连接在所述正电源和所述负电源中的至少一个与所述反相器电路之间的MOSFET。
10.一种电子电路，其特征在于，所述电子电路包括：
反相器电路，该反相器电路包括：
第一P沟道FET和第一N沟道FET，所述第一P沟道FET的源极联接至正电源，所述第一N沟道FET的源极联接至负电源，所述正电源和所述负电源被供应电源电压，所述第一P沟道FET和所述第一N沟道FET中的至少一个按照多个串联连接；
输入节点，所述第一P沟道FET的栅极和所述第一N沟道FET的栅极共同联接至该输入节点；
输出节点，所述第一P沟道FET的一个漏极和所述第一N沟道FET的一个漏极共同联接至该输出节点；以及
第二FET，该第二FET是第二P沟道FET和第二N沟道FET中的、导电类型与所述第一P沟道FET和所述第一N沟道FET中的按照多个串联连接的所述至少一个的导电类型相同的至少一个，所述第二FET的源极和漏极中的一个联接至位于多个第一FET之间的中间节点，所述多个第一FET是所述第一P沟道FET和所述第一N沟道FET中的按照多个串联连接的所述至少一个，所述第二FET的栅极联接至所述输出节点，所述第二FET的源极和漏极中的另一个联接至控制节点；以及
控制电路，该控制电路被配置为将第一信号和第二信号输出至所述第二FET的控制节点，所述第一信号将所述反相器电路设定为第一模式，所述第二信号将所述反相器电路设定为第二模式，其中
所述控制电路被配置为，向所述第二P沟道FET的控制节点输出低电平且/或向所述第二N沟道FET的控制节点输出高电平作为所述第一信号，并且向所述第二P沟道FET的控制节点输出高电平且/或向所述第二N沟道FET的控制节点输出低电平作为所述第二信号，并且
所述第一模式是在传递特性中表现出滞后的模式且所述第二模式是在传递特性中不表现出滞后的模式，并且/或者所述第一模式是传递特性比所述第二模式的传递特性陡的模式。
11.根据权利要求10所述的电子电路，其特征在于，
所述第一P沟道FET按照多个串联连接，并且所述第一N沟道FET按照多个串联连接；
所述第二FET包括所述第二P沟道FET和所述第二N沟道FET；并且
所述控制电路被配置为，向所述第二P沟道FET的控制节点输出低电平并向所述第二N沟道FET的控制节点输出高电平作为所述第一信号，并且向所述第二P沟道FET的控制节点输出高电平并向所述第二N沟道FET的控制节点输出低电平作为所述第二信号。
12.根据权利要求10或11所述的电子电路，其特征在于，所述电子电路还包括：
电源供给电路，该电源供给电路被配置为在所述反相器电路处于所述第一模式时供应第一电压作为所述电源电压，在所述反相器电路处于所述第二模式时供应高于所述第一电压的第二电压作为所述电源电压。
13.根据权利要求12所述的电子电路，其特征在于，所述电子电路还包括：
逻辑电路，该逻辑电路包括所述反相器电路。
14.一种电子电路，其特征在于，所述电子电路包括：
双稳态电路，该双稳态电路连接在被供应电源电压的正电源和负电源之间，所述双稳态电路包括：形成环路的第一反相器和第二反相器；以及与时钟信号同步地导通和截止并且位于所述环路中的开关；
时钟供给电路，该时钟供给电路被配置为向所述开关供应所述时钟信号；以及
电源供给电路，该电源供给电路被配置为在所述时钟供给电路不供应所述时钟信号时供应第一电压作为所述电源电压，在所述时钟供给电路供应所述时钟信号时供应高于所述第一电压的第二电压作为所述电源电压。
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