JP6230204B2 - 記憶回路 - Google Patents

Description

本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを有する複数のセルを備えた記憶回路に関する。

近年、情報処理機器による消費電力量は急激に増大している。今後、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックシステムを中心とする情報処理機器の省エネルギー化はこれまで以上に重要になってくると予想される。最近のパーソナルコンピュータ（ＰＣ）、サーバのマイクロプロセッサ、およびスマートフォン等の携帯機器、のシステムオンチップ（ＳｏＣ）などのＣＭＯＳロジックシステムでは、トランジスタの微細化および高密度集積化にともない、リーク電流によって待機時に消費する待機（スタティックまたはスタンバイ）電力が著しく大きくなる。このように、待機時の電力の増大が重大な問題となっている。例えば、最近のマイクロプロセッサの待機電力はＣＭＯＳの動作（演算）時に消費するダイナミックパワーと同じレベルに達している。すなわち、このようなマイクロプロセッサは演算を行わなくても待機時に演算と同レベルの電力を消費してしまう。したがって、待機電力の削減がＣＭＯＳロジックシステムにおける重要課題になっている。

パワーゲーティング（ＰＧ）はロジック回路をパワードメインと呼ばれるブロックに分割して、パワードメイン毎に電源遮断によるパワーマネジメント（電力制限）を行うことで、待機電力を削減する方法である。パワーマネジメントには、パワースイッチまたはスリープトランジスタと呼ばれるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）スイッチを用いる。なお、以下では、パワースイッチとスリープトランジスタとを含め、パワースイッチと呼ぶ。ＰＧは現在ではマイクロプロセッサやＳｏＣなどのＣＭＯＳロジックシステムにおける必須の電力削減アーキテクチャの１つになっている。ＰＧにおける省電力（省エネルギー）効果は、パワードメインの空間的な粒度（パワードメインの大きさ）とＰＧを行う時間的な粒度（ＰＧをかける時間的頻度）が重要な因子となる。パワードメイン内にある記憶回路内の情報の保持がＰＧの空間的および時間的粒度に制約を与えている。これは、パワードメイン内にあるレジスタやキャッシュメモリなどの記憶回路に記憶されている重要な情報が、電源遮断によって失われてしまうためである。

不揮発性パワーゲーティング（ＮＶ（non-volatile）ＰＧ）は以上に述べた従来のＰＧにおける問題を解消し、ＣＭＯＳ回路のみでは実現できない最適な空間的および時間的粒度のＰＧを実現する。これにより、高効率にエネルギーを削減し、大幅に待機時消費電力を削減できる技術である。ＮＶＰＧを実現するためには、マイクロプロセッサやＳｏＣ内で使用されるキャッシュメモリやレジスタ、レジスタファイルのような記憶回路を不揮発化する。これらの記憶回路はＳＲＡＭ（Static Random Access Memory）やフリップフロップ（ＦＦ）といった双安定回路で構成されている。強磁性トンネル接合（ＭＴＪ）などの不揮発メモリ素子を双安定回路に付加することで、不揮発性ＳＲＡＭ（ＮＶ-ＳＲＡＭ）や不揮発性ＦＦ（ＮＶ−ＦＦ）といった不揮発性双安定回路を構成することができる。

特許文献１には、双安定回路と不揮発性素子を有するセルを用いた記憶回路が記載されている。双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする回路を不揮発性双安定回路という。特許文献２には、不揮発性双安定回路を有するセルにおいて、通常ＳＲＡＭ動作、スリープ動作、ストア動作および電源遮断（シャットダウン）を行なう記憶回路が記載されている。特許文献３には、双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、双安定回路のデータを不揮発性素子にストアしない制御を行なう記憶回路が記載されている。

国際公開第２００９／０２８２９８号 国際公開第２０１３／１７２０６６号 国際公開第２０１３／１７２０６５号

しかしながら、特許文献１から３のような記憶回路では、選択されたセルの双安定回路のデータを不揮発性素子にストアするときに、選択されていないセルにもストア動作のための電圧が供給される。このように、選択されていないセルがストア動作のためのスタンバイ状態となる。これにより、無駄な待機電力が生じる。

また、特許文献２および３のように、セルをスリープモードやシャットダウンモードとするためには、パワースイッチを用いる。ストア動作のときに低インピーダンスの不揮発性素子に電流が流れる。このため、セルに印加される仮想電源電圧を高く（または仮想接地電圧を低く）維持するためには、セルをスリープまたはシャットダウンするためのパワースイッチが大きくなる。このため、パワースイッチの占有面積が大きくなる。

さらに、特許文献３のように、セル単位でストアの有無を判断する場合、周辺回路が大きくなる。

本発明は、上記課題に鑑みなされたものであり、待機電力を抑制すること、または、占有面積を抑制することを目的とする。

本発明は、各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が１または複数の行を含む複数のバンクを形成するように配列された複数のセルと、前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第１バンクのセルの電源に供給される電圧を第１電圧とし、前記複数のバンクのうち前記第１バンク以外のセルの電源に供給される電圧を前記第１電圧より低く前記双安定回路のデータが維持される第２電圧とする制御部と、を具備することを特徴とする記憶回路である。

上記構成において、前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第２電圧とする構成とすることができる。

上記構成において、前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンする構成とすることができる。

上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、前記複数のセルの電源に供給される電圧は、前記双安定回路に供給される構成とすることができる。

上記構成において、前記複数のバンクは各々１つの行を含む構成とすることができる。

本発明は、各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、前記複数のセルの電源に供給される電圧を変更する１または複数のパワースイッチと、１つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、を具備することを特徴とする記憶回路である。

上記構成において、前記複数のセルは、複数の行および複数の列に配列され、前記領域は、１または複数の行を含み、１つの行が前記複数のブロックに分割されている構成とすることができる。

上記構成において、前記複数のセルは、各々データのストアを実行するスイッチを有し、前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、同じ行のサブスイッチ線は１つのスイッチ線に接続され、前記複数のブロックのうち１つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備する構成とすることができる。

上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、前記セルの電源に供給される電圧は、前記双安定回路に供給される構成とすることができる。

上記構成において、前記複数のブロックの各々は、同じ行内の連続したセルを含む構成とすることができる。

上記構成において、前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含む構成とすることができる。

上記構成において、前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、を具備する構成とすることができる。

本発明は、各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたスイッチをオフさせる選択回路と、を具備することを特徴とする記憶回路である。

上記構成において、１つの行が各々複数のセルを含む複数のブロックに分割され、前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせる構成とすることができる。

上記構成において、前記判定回路は、同じブロック内の複数の制御線に共通に設けられている構成とすることができる。

上記構成において、一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定する構成とすることができる。

本発明は、電源線および接地線から電圧が供給され、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第１期間において、前記ＦＥＴのゲートに印加される電圧を、前記ＦＥＴがｎチャネルＦＥＴの場合前記接地線の電圧より低くし、前記ＦＥＴがｐチャネルＦＥＴの場合前記電源線の電圧より高くする制御部と、を具備することを特徴とする記憶回路である。

上記構成において、前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第１期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第２期間に、前記ＦＥＴのゲートに印加される電圧を、前記ＦＥＴがｎチャネルＦＥＴの場合前記第１期間における前記接地線の電圧より低くし、前記ＦＥＴがｐチャネルＦＥＴの場合前記第１期間における前記電源線の電圧より高くする構成とすることができる。

上記構成において、前記制御部は、前記ＦＥＴがｎチャネルＦＥＴの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記ＦＥＴのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に不揮発性メモリにストアする期間における前記ＦＥＴのゲートに印加される電圧より、低くし、前記ＦＥＴがｐチャネルＦＥＴの場合、前記リストアする期間における前記ＦＥＴのゲートに印加される電圧を、前記ストアする期間における前記ＦＥＴのゲートに印加される電圧より、高くする構成とすることができる。

本発明によれば、待機電力を抑制すること、または、占有面積を抑制することができる。

図１は、実施例１から３におけるセルの回路図である。 図２は、実施例１から３における記憶回路を示すブロック図である。 図３は、実施例１から３におけるＮＶ−ＳＲＡＭおよび６Ｔ−ＳＲＡＭの各期間の消費電流を示す図である。 図４（ａ）および図４（ｂ）は、実施例１における動作を説明する図である。 図５は、実施例１におけるセルアレイとパワースイッチとの接続を示すブロック図である。 図６は、実施例１におけるセルアレイとパワースイッチとの別の接続を示すプロック図である。 図７は、実施例１におけるストア動作の例１を示すタイミングチャートである。 図８は、実施例１におけるストア動作の例２を示すタイミングチャートである。 図９は、実施例１におけるストア動作の例３を示すタイミングチャートである。 図１０は、実施例１におけるストア動作の例４を示すタイミングチャートである。 図１１は、実施例１においてシミュレーションに用いた記憶回路を示すブロック図である。 図１２（ａ）および図１２（ｂ）は、実施例１においてシミュレーションに用いたシーケンスを示す図である。 図１３（ａ）は、ｎＲＷに対するＥｃｙｃを示す図、図１３（ｂ）は、ｔＳＤに対するＥｃｙｃを示す図である。 図１４は、実施例１におけるセルアレイのサイズに対するＢＥＴの削減率を示す図である。 図１５（ａ）および図１５（ｂ）は、実施例２におけるセルとパワースイッチを示す回路図である。 図１６は、パワースイッチのチャネル幅Ｗに対する仮想電源電圧ＶＶＤＤを示す図である。 図１７は、実施例２におけるセルアレイの一部を示すブロック図である。 図１８（ａ）および図１８（ｂ）は、実施例２における選択回路の例を示すブロック図である。 図１９は、実施例２におけるスイッチ線、サブスイッチ線および仮想電源電圧ＶＶＤＤのタイミングチャートである。 図２０は、実施例２の変形例に係る記憶回路を示すブロック図である。 図２１（ａ）は、実施例２におけるｎＳＲに対するＭＯＳＦＥＴの総チャネル幅を示す図であり、図２１（ｂ）は、実施例２におけるｎＳＲに対する総チャネル幅／セルを示す図である。 図２２は、実施例２の変形例１におけるセルアレイの一部を示すブロック図である。 図２３は、実施例２の変形例２におけるセルアレイの一部を示すブロック図である。 図２４は、実施例２の変形例２における各セルのストア動作、スイッチ線、サブスイッチ線および仮想電源電圧ＶＶＤＤのタイミングチャートである。 図２５は、実施例２の変形例３におけるセルアレイの一部を示すブロック図である。 図２６は、実施例３における判定回路とセルとのブロック図である。 図２７は、実施例３における判定回路とセルとの別の例を示すブロック図である。 図２８は、実施例３における記憶回路を示すブロック図である。 図２９は、実施例３におけるスイッチ線、制御線およびマッチ信号のタイミングチャートである。 図３０は、実施例３の変形例１における記憶回路を示すブロック図である。 図３１は、実施例３の変形例２における記憶回路を示すブロック図である。 図３２は、実施例３の変形例３における記憶回路を示すブロック図である。 図３３は、実施例３の変形例４における記憶回路を示すブロック図である。 図３４（ａ）および図３４（ｂ）は、実施例１から４およびその変形例におけるセルの回路図である。 図３５（ａ）および図３５（ｂ）は、実施例１におけるｎＲＷに対するＢＥＴを示す図である。 図３６（ａ）および図３６（ｂ）は、実施例１においてストアフリーの割合を変えたときのｎＲＷに対するＢＥＴを示す図である。 図３７（ａ）および図３７（ｂ）は、通常ＳＲＡＭ動作期間におけるそれぞれ電圧ＶＣＴＲＬおよびＶＳＲに対するリーク電流Ｉ_Ｌ ^ＮＶを示す図である。 図３８（ａ）および図３８（ｂ）は、実施例４におけるｎＲＷに対するＢＥＴを示す図である。 図３９（ａ）および図３９（ｂ）は、実施例４の変形例１におけるｎＲＷに対するＢＥＴを示す図である。

以下、図面を参照し、不揮発性双安定回路の例をＮＶ−ＳＲＡＭとして実施例について説明する。なお、以下の実施例に係る記憶回路は、例えばパワーゲーティングが行なわれるパワードメインに含まれる記憶回路であり、例えばキャッシュメモリまたはレジスタである。また、不揮発性ＳＲＡＭを例に説明するが、不揮発性ＦＦでもよい。

実施例１は、ストア時スリープ・アーキテクチャの例である。実施例１では、ストア動作時に、ストア動作を実行していないセルアレイの各行に、接続されているセルをスリープモードまたはシャットダウンモードにする。または、ストア動作を実行している行を含む近傍の数行以外の行に接続されているセルをスリープモードまたはシャットダウンモードにする。ストア動作を行なう前の行については、シャットダウンモードとはせずスリープモードとするが、ストア動作を行なった後の行については、スリープモードでもシャットダウンモードでもよい。なお、行は、例えばワード線と平行な方向に配置されたセルである。これにより、不揮発性双安定回路を含む不揮発性パワーゲ−ティング（ＮＶＰＧ）可能な記憶回路において、ＮＶＰＧの電力削減効率を高めることができる。

図１は、実施例１から３におけるセルの回路図である。図１に示すように、ＮＶ−ＳＲＡＭセル１０は、インバータ回路１４および１６、スピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では簡単のため単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を有している。

インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ｎ型ＭＯＳＦＥＴｍ２およびｐ型ＭＯＳＦＥＴｍ１を有している。インバータ回路１６は、ｎ型ＭＯＳＦＥＴｍ４およびｐ型ＭＯＳＦＥＴｍ３を有している。

インバータ回路１４と１６が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードである。双安定回路１２は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路１２は、安定状態となることにより、データを記憶することができる。

ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＭＯＳＦＥＴｍ１からｍ６により６トランジスタ（ＦＥＴ）型のＳＲＡＭが形成される。

ノードＱと制御線ＣＴＲＬとの間にＭＯＳＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＭＯＳＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＭＯＳＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＭＯＳＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＭＯＳＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＭＯＳＦＥＴｍ７およびｍ８は、設けられていなくてもよい。

強磁性トンネル接合素子ＭＴＪ１とＭＯＳＦＥＴｍ７とは、擬似スピンＭＯＳＦＥＴ（ＰＳ−ＭＯＳＦＥＴ）ＰＳＭ１を構成する。同様に、強磁性トンネル接合素子ＭＴＪ２とＭＯＳＦＥＴｍ８とはＰＳＭ２を構成する。

強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２は、それぞれフリー層１７、トンネル絶縁膜１８およびピン層１９を有している。フリー層１７およびピン層１９は強磁性体からなる。フリー層１７とピン層１９との磁化方向が平行な状態（平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が低くなる。フリー層１７とピン層１９との磁化方向が反平行な状態（反平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が平行状態より高くなる。ＭＴＪ１およびＭＴＪ２は、ＭＴＪ１およびＭＴＪ２の抵抗値によりデータをストアする。後述する仮想電源方式では、フリー層１７が制御線ＣＴＲＬに接続され、仮想接地方式では、ピン層１９が制御線ＣＴＲＬに接続される。仮想電源方式では、ＰＳＭ１およびＰＳＭ２のＭＯＳＦＥＴｍ７およびｍ８はｎ型であり、仮想接地方式では、ＰＳＭ１およびＰＳＭ２のＭＯＳＦＥＴｍ７およびｍ８はｐ型である。

双安定回路１２へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＭＯＳＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２に入出力線ＤおよびＤＢのデータが書き込まれる。また、入出力線ＤおよびＤＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＭＯＳＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２のデータを入出力線ＤおよびＤＢに読み出すことができる。ＭＯＳＦＥＴｍ５およびｍ６を遮断状態とすることにより、双安定回路１２のデータが保持される。なお、双安定回路１２へのデータの書き込み、読み出し、および保持の際、スイッチ線ＳＲはローレベルとし、ＭＯＳＦＥＴｍ７およびｍ８は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流をほぼ遮断し、安定動作を実現し、さらに、消費電力の増大を抑制することができる。

図２は、実施例１から３における記憶回路を示すブロック図である。図２に示すように、記憶回路１００は、セルアレイ２０、列デコーダ２１、列ドライバ２２、行デコーダ２３、行ドライバ２４および制御部２５を備えている。セルアレイ２０には、複数のセル１０が複数の行および複数の列にマトリックス状に配置されている。列デコーダ２１および行デコーダ２３は、アドレス信号から列および行を選択する。列ドライバ２２は、選択された列の入出力線（ビット線ともいう）Ｄ、ＤＢおよび制御線ＣＴＲＬに電圧等を印加する。行ドライバ２４は、選択された行のワード線ＷＬおよびスイッチ線ＳＲに電圧等を印加する。制御部２５は、列デコーダ２１、列ドライバ２２、行デコーダ２３および行ドライバ２４を介し、セル１０の入出力線Ｄ、ＤＢ、ワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。

図３は、実施例１から３におけるＮＶ−ＳＲＡＭおよび６Ｔ−ＳＲＡＭの各期間の消費電流を示す図である。実線は図１に示したＮＶ−ＳＲＡＭを有する記憶回路の消費電流を示す。実線の消費電流は、リーク電流とＮＶＰＧに用いる電流を含み、通常のＳＲＡＭ動作における書き込みおよび読み出しの電流は含んでいない。破線は、ＭＯＳＦＥＴｍ７、ＭＯＳＦＥＴｍ８、ＭＴＪ１およびＭＴＪ２を設けない６トランジスタＳＲＡＭ（６Ｔ−ＳＲＡＭ）セルを用いた記憶回路の消費電流を示している。点線は、６Ｔ−ＳＲＡＭセルを用いた記憶回路の通常ＳＲＡＭ動作期間の消費電流を示している。破線および点線の消費電流は、リーク電流を含み、ＳＲＡＭ動作における書き込みおよび読み出しの電流は含んでいない。

図３に示すように、ＮＶ−ＳＲＡＭセル１０の動作期間には、スリープ期間、通常ＳＲＡＭ動作（ノーマルＳＲＡＭオペレーション）期間、ストア期間、シャットダウン（電源遮断）期間およびリストア期間がある。スリープ期間と通常ＳＲＡＭ動作期間は、双安定回路１２にデータが保持されている期間である。通常ＳＲＡＭ動作期間は、通常のＳＲＡＭとして双安定回路１２のデータを書き換え、揮発的に保持する（これを、「データを揮発的に書き換える」という）期間である。スリープ期間は、セル１０がスリープモードの期間であり、双安定回路１２のデータを保持するのみであり、データの書き換えを行なわない期間である。スリープ期間においては、通常ＳＲＡＭ動作期間に対し、双安定回路１２に供給される電源の電圧Ｖｓｕｐｐｌｙを、データを保持できる程度に低くする。例えば、通常ＳＲＡＭ動作期間のＶｓｕｐｐｌｙを１．１Ｖ、およびスリープ期間のＶｓｕｐｐｌｙを０．９Ｖとする。これにより、消費電力を抑制できる。スリープ期間および通常ＳＲＡＭ動作期間では、制御線ＣＴＲＬおよびスイッチ線ＳＲはローレベルであり、ＭＯＳＦＥＴｍ７およびｍ８はオフしている。

ストア期間は、ストア動作が行なわれる期間であり、双安定回路１２に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアし、これを不揮発的に保持する（これを、「不揮発的にストアする」という）期間である。ストア期間のうち一部の期間において、スイッチ線ＳＲおよび制御線ＣＴＲＬをハイレベルとし、残りの期間において、スイッチ線ＳＲをハイレベル（ＭＯＳＦＥＴｍ７およびｍ８をオン）とし制御線ＣＴＲＬをローレベルとする。例えば、ストア期間のうち初めの期間において、制御線ＣＴＲＬをローレベルとし、ストア期間のうちその後の期間において、制御線ＣＴＲＬをハイレベルとする。ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗となる。ノードＱおよびＱＢがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ低抵抗および高抵抗となる。このように、双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。

シャットダウン期間は、セル１０をシャットダウンモードとする期間である。シャットダウン期間においては、セル１０の電源に供給される電圧（Ｖｓｕｐｐｌｙ−接地電圧）をほぼ０Ｖとする。これにより、セル１０はシャットダウンモードとなる。このとき、セル１０にほとんど電流が流れないため、消費電力を抑制することができる。

リストア期間においては、制御線ＣＴＲＬをローレベルとしスイッチ線ＳＲをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げることにより行なわれる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗のとき、ノードＱおよびＱＢはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗および高抵抗のとき、ノードＱおよびＱＢはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされ不揮発的に保持されたデータ（これを、「不揮発的にストアされたデータ」という）が双安定回路１２にリストアされる。

スリープ期間の長さをτ_{ｓｌｅｅｐ}、６Ｔ−ＳＲＡＭのリーク電流Ｉ_ＬＳ ^Ｖ、ＮＶ−ＳＲＡＭのリーク電流Ｉ_ＬＳ ^ＮＶとする。通常ＳＲＡＭ動作期間の長さをτ_ａｃｔ、６Ｔ−ＳＲＡＭのリーク電流Ｉ_Ｌ ^Ｖ、ＮＶ−ＳＲＡＭのリーク電流Ｉ_Ｌ ^ＮＶとする。ストア期間の長さをτ_ｓｔ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の書き込み電流（ストア動作時に生じる電流）をＩ_ＭＴＪとする。シャットダウン期間の長さをτ_ＳＤ、ＮＶ−ＳＲＡＭのリーク電流をＩ_Ｌ ^ＳＤとする。リストア期間の長さをτ_ｒｅｔ、ＮＶ−ＳＲＡＭのリストア動作時に生じる電流Ｉ_Ｒｕｓｈとする。スリープ期間と通常ＳＲＡＭ動作期間との合計の長さをτ_ｅｘｅとする。スリープ期間からリストア期間までの長さをτ_ｃｙｃとする。

スリープ期間および通常ＳＲＡＭ動作期間においては、ＭＯＳＦＥＴｍ７およびｍ８にもリーク電流が流れるため、ＮＶ−ＳＲＡＭのリーク電流による消費電力は６Ｔ−ＳＲＡＭより大きい。ＮＶ−ＳＲＡＭにおいては、ストア期間においてはストアのための電流、リストア期間においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を介して生じる電流と、電源復帰させる回路に生じるラッシュ電流とが生じる。シャットダウン期間においては、ＮＶ−ＳＲＡＭは、わずかにリーク電流が流れるものの消費電力は十分に小さくなる。６Ｔ−ＳＲＡＭにおいては、シャットダウンできないため、ＮＶ−ＳＲＡＭにおけるストア期間、シャットダウン期間およびリストア期間に相当する期間を、スリープ期間とする。よって、これらの期間の６Ｔ−ＳＲＡＭのリーク電流Ｉ_ＬＳ ^Ｖとなる。

ＮＶ−ＳＲＡＭセルにおいて、６Ｔ−ＳＲＡＭセルと比べて、通常ＳＲＡＭ動作時およびスリープ動作時におけるリーク電流の増加分と、ストア期間およびリストア期間の消費エネルギーの増加分とが、シャットダウンによって節約できるエネルギーに等しくなる期間がＢＥＴ（Break-even time）である。そこで、待機期間がＢＥＴ以上のときはシャットダウンを行ない、ＢＥＴ以下のときはスリープとする。これにより、極めて高効率に電力を削減できる。

図４（ａ）および図４（ｂ）は、実施例１における動作を説明する図である。図４（ａ）は、仮想電源方式を示し、図４（ｂ）は仮想接地方式を示す。図４（ａ）に示すように、セルアレイ２０には、Ｎ行×Ｍ列のセル１０が配列されている。同じ行０からＮ−１のセル１０には、それぞれ同じスイッチ線ＳＲ０からＳＲＮ−１が接続されている。各セル１０には電源線と接地線とが接続されている。仮想電源方式では、電源線２６は、各行ごとに設けられる。電源電圧ＶＤＤは、パワースイッチ３０に供給される。

パワースイッチ３０は、各電源線２６に供給する電圧ＶＶＤＤ（図１の電源電圧Ｖｓｕｐｐｌｙに対応する）を、スリープ期間、通常ＳＲＡＭ動作期間、ストア期間、シャットダウン期間およびリストア期間に応じて変更する。例えば、シャットダウン期間において、パワースイッチ３０は、セル１０の電源に供給される電圧（電源線の電圧−接地線の電圧）をほぼ０Ｖにする（または遮断する（ＶＶＤＤを０Ｖに近づける））。スリープ期間において、パワースイッチ３０は、セル１０の電源に供給される電圧を通常ＳＲＡＭ動作期間、ストア期間およびリストア期間に比べ低くする。

制御部２５は、パワースイッチ３０に、各行の電源線２６に供給する電圧ＶＶＤＤを変更させる。また、制御部２５は、スイッチ線ＳＲ０からＳＲＮ−１にスイッチ信号を出力する。スイッチ信号によりスイッチ線ＳＲ０からＳＲＮ−１のいずれかが選択される。

図４（ｂ）に示すように、仮想接地方式では、接地線２７は、各行ごとに設けられる。接地電圧ＶＧＮＤは、パワースイッチ３０に供給される。パワースイッチ３０は、制御部２５の指示に基づき各接地線２７に供給する電圧ＶＶＧＮＤをスリープ期間、通常ＳＲＡＭ動作期間、ストア期間、シャットダウン期間およびリストア期間に応じ変更する。その他の構成は図４（ａ）と同じであり説明を省略する。

セル１０に供給される供給電圧は、電源線と接地線との間の電圧差である。例えば、図４（ａ）に示した仮想電源方式では、供給電圧はほぼ（電源線２６の電圧）−（接地電圧）である。図４（ｂ）に示した仮想接地方式では、供給電圧はほぼ（電源電圧）−（接地線２７の電圧）である。よって、仮想電源方式および仮想接地方式のいずれを用いても同様の動作を実現できる。以下の実施例１から３およびその変形例では、主に仮想電源方式を例に説明するが仮想接地方式を用いてもよい。

キャッシュメモリ等のＳＲＡＭ回路では，セルアレイ２０を構成する行単位で読み出しおよび書き込みのアクセスを行うことが多い。行は、通常はワード線単位であり、上位のアーキテクチャから見た場合、行をラインともいう。１行当たりのセル１０数は、例えばプロセッサの処理単位であるワードのビット数（例えば３２ビット）である。ＮＶＰＧのストア動作時も同様にセルアレイ２０の行単位でストア動作を行うことができる。

しかし、１回のストア動作にかかる時間は、ＭＴＪ１およびＭＴＪ２のスピン注入磁化反転の確率を考慮すると、１０ナノ秒程度またはこれ以上の比較的に長い時間となる。このため、ストア動作を行うセルアレイ２０内では、ストア動作を実行するセル１０以外の大多数のセル１０は、ストア動作は行なわれないが電圧が供給された待機状態となる。待機状態のセル１０にはリーク電流が流れる。これにより待機電力が増大する。待機電力の増大はセルアレイ２０が大きいほど顕著になる。

そこで、実施例１においては、図４（ａ）および図４（ｂ）のように、セルアレイ２０の行または少数の行ごとの電圧設定を可能にする。ストア動作中の行またはストア動作中の行を含む少数の行には、ストア動作のための電圧を供給する。その他の行に対してセル１０の電源に供給される電圧を低くしスリープモードを実行する。この動作をストア時スリープ動作という。これにより、スリープモードのセル１０は、ストア動作のための電圧が供給されたセル１０に比べリーク電流が抑制される。よって、セル１０の消費電力が抑制される。

図５は、実施例１におけるセルアレイとパワースイッチとの接続を示すブロック図である。図５に示すように、各行０からＮ−１ごとの電源線２６にパワースイッチ３０が設けられている。これにより、各行０からＮ−１ごとに電源線２６の電圧を変更できる。この例では、各行０からＮ−１が各々バンクに相当する。

図６は、実施例１におけるセルアレイとパワースイッチとの別の接続を示すプロック図である。図６に示すように、複数の行の電源線２６に共通にパワースイッチ３０が設けられている。パワースイッチ３０が共通する複数の行が、バンクＢＫ０からＢＫ（Ｎ／２−１）である。例えばバンクＢＫ０は、行０および１を含む。これにより、１つのバンクＢＫ０に含まれる複数の行０および１の電源線２６の電圧をまとめて変更できる。これにより、パワースイッチ３０の占有面積を抑制できる。

図７は、実施例１におけるストア動作の例１を示すタイミングチャートである。１つのバンクが１つの行を含む図５の例である。縦軸は、各行のセル１０に供給される供給電圧（電源線の電圧−接地線の電圧）を示す。図７に示すように、時間ｔ０までは通常の６Ｔ−ＳＲＡＭのＳＲＡＭ動作およびスリープ動作が行なわれる。時間ｔ０にセルアレイ２０を含むパワードメインのストア動作が開始される。時間ｔ０からｔ１の間の期間において、制御部２５は、パワースイッチ３０に、行０のセル１０の供給電圧として電圧Ｖ１を供給させる。電圧Ｖ１は、例えばＶＤＤ−ＶＧＮＤ−（パワースイッチ３０による降下電圧）である。制御部２５は、パワースイッチ３０に、その他の行１からＮ−１のセル１０の供給電圧としてスリープモードの電圧Ｖ２を供給させる。電圧Ｖ２は電圧Ｖ１より低く、かつ双安定回路１２のデータが消失しない電圧である。

制御部２５は、行０のストア動作を行なう。時間ｔ１において、行０のストア動作が終了すると、制御部２５は、パワースイッチ３０に、行０のセル１０に供給電圧としてスリープモードの電圧Ｖ２を供給させる。その後、制御部２５は、パワースイッチ３０に、行１からＮ−１のセル１０順に供給電圧として電圧Ｖ１を供給させる。制御部２５は、供給電圧として電圧Ｖ１を供給する行以外の行のセル１０に供給電圧として電圧Ｖ２を供給させる。制御部２５は、供給電圧として電圧Ｖ１を供給する行のストア動作を行なう。時間ｔ２において、全ての行のストア動作が終了すると、制御部２５は、パワースイッチ３０に、全ての行０からＮ−１のセル１０の供給電圧をシャットダウンさせる。これにより、セルアレイ２０をシャットダウンする。

図８は、実施例１におけるストア動作の例２を示すタイミングチャートである。図８に示すように、時間ｔ１において、行０のストア動作が終了すると、制御部２５は、パワースイッチ３０に行０のセル１０の供給電圧をシャットダウンさせる。その後、行１からＮ−１において、ストア動作が終了するごとに、制御部２５は、パワースイッチ３０に各行のセル１０に供給する供給電圧をシャットダウンされる。その他の動作は図７と同じであり説明を省略する。ストア動作を行なうまでのセル１０はデータを維持するためスリープモードとする。ストア動作後のセル１０はデータを維持しなくてもよいため、シャットダウンする。図８の例では、図７の例より待機電力を抑制できる。

図９は、実施例１におけるストア動作の例３を示すタイミングチャートである。１つのバンクが複数の行を含む例えば図６の例である。図９に示すように、複数の行０からＮ−１は、複数のバンクＢＫ０からＢＫ（Ｎ／４−１）に分割されている。各バンクＢＫ０からＢＫ（Ｎ／４−１）は複数の行を含む（この例では４行）。例えば、バンクＢＫ０、ＢＫ１およびＢＫ（Ｎ／４−１）は、それぞれ行０から３、行４から７、および行Ｎ−４からＮ−１を含む。時間ｔ０において、制御部２５は、パワースイッチ３０にバンクＢＫ０内の行０から３のセル１０に供給電圧として電圧Ｖ１を供給させる。制御部２５は、行０のストア動作（太線で示す）を行なう。

時間ｔ３において行０のストア動作が終了すると、制御部２５は、行１のストア動作を行う。その後、制御部２５は、行２および３のストア動作を順に行なう。時間ｔ１において、行０から３のストア動作が終了すると、制御部２５は、パワースイッチ３０に、行０から３のセル１０の供給電圧として電圧Ｖ２を供給させる。制御部２５は、バンクＢＫ１からＢＫ（Ｎ／４−１）において、同様のストア動作を行なう。その他の動作は図７と同じであり説明を省略する。図９の例では、図７の例に比べ、パワースイッチ３０の占有面積を抑制できる。

図１０は、実施例１におけるストア動作の例４を示すタイミングチャートである。時間ｔ１において、行０から３のストア動作が終了すると、制御部２５は、パワースイッチ３０に、バンクＢＫ０内のセル１０の供給電圧をシャットダウンさせる。その後、制御部２５は、バンクＢＫ１からＢＫ（Ｎ／４−１）において、同様のストア動作を行なう。その他の動作は図９と同じであり説明を省略する。図１０の例では、図９の例より待機電力を抑制できる。

実施例１についてシミュレーションを行なった。図１１は、実施例１においてシミュレーションに用いた記憶回路を示すブロック図である。図１１に示すように、記憶回路１００は、セルアレイ２０、プリチャージ回路３１および３２、セレクタ３３、リード回路３４およびライト回路３５を備えている。セルアレイ２０には、動作させるＮＶ−ＳＲＡＭセル１０と擬似的なセル１０（破線で示す）が配置されている。行方向にワード線ＷＬ、スイッチ線ＳＲおよび電源線２６が設けられている。列方向にビット線ＢＬおよびＢＬＢ、制御線ＣＴＲＬが設けられている。

電源線２６はパワースイッチ３０を介し電源電圧ＶＤＤに接続されている。パワースイッチ３０は、例えばＰ型ＭＯＳＦＥＴである。プリチャージ回路３１および３２は、プリチャージ信号ＰＣに基づき、ビット線ＢＬおよびＢＬＢをプリチャージする。セレクタ３３は、セレクト信号ＳＬに基づきビット線ＢＬおよびＢＬＢを選択する。リード回路３４は、リード信号ＲＥに基づき、選択されたセル１０の双安定回路１２の出力データＯＵＴを読み出す。ライト回路３５は、ライト信号ＷＥに基づき、入力データＩＮを選択されたセル１０の双安定回路１２に書き込む。

図１２（ａ）および図１２（ｂ）は、実施例１においてシミュレーションに用いたシーケンスを示す図である。図１２（ａ）は、ＮＶ−ＳＲＡＭを想定したシーケンス、図１２（ｂ）は、６Ｔ−ＳＲＡＭを想定したシーケンスである。図１２（ａ）に示すように、ＮＶ−ＳＲＡＭにおいては、双安定回路１２からの読み出し（リード）動作（ステップＳ１０）、および双安定回路１２への書き込み（ライト）動作（ステップＳ１２）を行なう。これらの動作は通常の６Ｔ−ＳＲＡＭと同じ動作である。その後、期間ｔＳＬの短いスリープ動作を行なう（ステップＳ１４）。ステップＳ１０からＳ１４をｎＲＷ回繰り返し行なう。その後、ストア動作を行なう（ステップＳ１８）。期間ｔＳＤの間セル１０をシャットダウンモードとする（ステップＳ２０）。その後、リストア動作を行なう（ステップＳ２２）。これにより、セルアレイ２０の電源を復帰させる。ステップＳ１０からＳ２２までの動作をｎｃｙｃ回繰り返す。ｎｃｙｃ＝１のときのセル１０あたりのエネルギーをＥｃｙｃとする。

図１２（ｂ）に示すように、６Ｔ−ＳＲＡＭにおいては、ステップＳ１０からＳ１４をｎＲＷ回繰り返した後、シャットダウンモードの代わりにスリープモードとする。すなわち、ステップＳ１８からＳ２２の代わりにスリープ２動作を行なう（ステップＳ１６）。前述のように、スリープ期間では、双安定回路１２のデータが消失しない程度に双安定回路１２に供給される電圧を低減する。

シミュレーションでは、通常ＳＲＡＭ動作期間、ストア期間、およびリストア期間における電源電圧Ｖｓｕｐｐｌｙ＝１．１Ｖとした。スリープ期間におけるＶｓｕｐｐｌｙ＝０．９Ｖおよび制御線ＣＴＲＬの電圧を０．１Ｖとした。ストア期間において、ハイレベルをストアするときのスイッチ線ＳＲの電圧を０．７Ｖとした。ローレベルをストアするときの制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧を、それぞれ０．４Ｖおよび０．７Ｖとした。

図１３（ａ）は、ｎＲＷに対するＥｃｙｃを示す図、図１３（ｂ）は、ｔＳＤに対するＥｃｙｃを示す図である。破線は６Ｔ−ＳＲＡＭを示す。点線はＮＶ−ＳＲＡＭでストア動作時に全ての行に電圧Ｖ１を供給した場合（ストア時スリープ動作なし）を示す。実線は、ストア動作時にストアする行以外の行をスリープとした（電圧Ｖ２を供給した）場合（ストア時スリープ動作あり）を示す。

図１３（ａ）では、期間ｔＳＤ＝０ｓ（秒）とする。この条件では、シャットダウン期間が０のため、ストア動作およびリストア動作によるエネルギーの増加が検証できる。列Ｍを３２ビットとする。行Ｎ＝１０２４（セルアレイサイズが４ｋＢ（バイト）に相当）、Ｎ＝４０９６（セルアレイサイズが１６ｋＢに相当）とする。期間ｔＳＬ＝１μｓとする。６Ｔ−ＳＲＡＭに対するＮＶ−ＳＲＡＭのＥｃｙｃの増加がストア動作およびリストア動作のエネルギーの増加に相当する。ストア時スリープ動作ありの場合、なしの場合に比べエネルギー増加を削減できる。特に、ｎＲＷが小さいときに、ストア時スリープ動作の効果が大きい。

図１３（ｂ）に示すように、ｎＲＷ＝１に固定する。Ｎ＝４０９６とする。シャットダウン期間ｔＳＤが短いと、ＮＶ−ＳＲＡＭより６Ｔ−ＳＲＡＭの方のエネルギーが小さい。ｔＳＤが長くなり、ＮＶ−ＳＲＡＭと６Ｔ−ＳＲＡＭとが交差するｔＳＤがＢＥＴである。ストア時スリープ動作ありは、なしに比べＢＥＴを約半分に削減することができる。

図１４は、実施例１におけるセルアレイのサイズに対するＢＥＴの削減率を示す図である。ＢＥＴの削減率は、ストア時スリープ動作なしに対するストア時スリープ動作ありの削減率であり、負に大きいほどストア時スリープ動作によるＢＥＴの削減が大きいことを示す。ｎＲＷを図１４中の矢印方向に１、１０、１００および１０００とする。Ｍは３２ビット、ｔＳＬは１μsである。図１４に示すように、セルアレイサイズが大きくなるとＢＥＴ削減率は大きくなる。ｎＲＷは小さい方がＢＥＴ削減率は大きい。セルアレイサイズが数ｋＢと実用的なサイズでも、ストア時スリープ動作を行なうことにより、ストア動作時における待機電力の削減が可能となり、ＢＥＴを効果的に削減できる。

実施例１によれば、図７から図１０のように、制御部２５は、複数の行０からＮ−１のストア動作を順に制御する。制御部２５は、１または複数の行を含む複数のバンクからのうちストア動作される行を含む第１バンクに供給される供給電圧を電圧Ｖ１（第１電圧）とする。制御部２５は、複数のバンクのうち第１バンク以外のセル１０に供給される供給電圧を電圧Ｖ２（第２電圧）とする。このように、ストア動作する行を含むバンク以外を電圧Ｖ１より低い電圧Ｖ２とするため、ストア動作時における待機電力の削減が可能となり、ＢＥＴを効果的に削減できる。

複数の行０からＮ−１を分割したバンクは、図７および図８のように、１つの行のみを含んでもよいし、図９および図１０のように複数の行を含んでもよい。各々のバンクに含まれる複数の行は連続する行であることが好ましい。

図７および図９のように、制御部２５は、含まれる行のストア動作が終了したバンクごとにセル１０に供給される供給電圧を電圧Ｖ２としてもよい。図８および図１０のように、制御部２５は、含まれる行のストア動作が終了したバンクごとにセル１０に供給される供給電圧をシャットダウンしてもよい。これにより、待機電力をより削減することができる。供給電圧のシャットダウンとして、供給電圧（電源線と接続線との間の電圧）をほぼ０Ｖにしてもよいが、供給電圧を遮断してもよい。

実施例１では、セル１０として、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２が、双安定回路１２内のノードＱおよびＱＢと制御線ＣＴＲＬとの間に接続され、ＭＯＳＦＥＴｍ７およびｍ８（スイッチ）がＭＴＪ１およびＭＴＪ２と直列に接続されるＮＶ−ＳＲＡＭセルを例として説明した。セル１０は、双安定回路１２と不揮発性素子を含む不揮発性双安定回路であればよい。

図５および図６のように、同じ行のセル１０のスイッチは共通のスイッチ線ＳＲに接続されている。これにより、行ごとにストア動作を行なうことができる。

ＭＴＪ１およびＭＴＪ２がノードＱおよびＱＢにそれぞれ接続される例を説明したが、ノードＱまたはＱＢにＭＴＪ１およびＭＴＪ２のいずれか一方が接続されていればよい。不揮発性素子としてＭＴＪを例に説明したが、不揮発性素子としては巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子を用いることができる。

実施例２は、時間分割ストア制御によるパワースイッチ・アーキテクチャの例である。実施例２では、共通のパワースイッチに接続されたセルに対し、ストア動作を時分割することで、パワースイッチの大きさを削減できる。

図１５（ａ）および図１５（ｂ）は、実施例２におけるセルとパワースイッチを示す回路図である。図１５（ａ）は、仮想電源方式の例であり、図１５（ｂ）は、仮想接地方式の例である。図１５（ａ）に示すように、仮想電源方式では、セル１０の双安定回路１２と電源との間にパワースイッチ３０が接続されている。パワースイッチ３０は、ｐ型ＭＯＳＦＥＴである。電源電圧ＶＤＤに対し、双安定回路１２には、パワースイッチ３０により電圧降下した仮想電源電圧ＶＶＤＤ（擬似ＶＤＤ）が供給される。図１５（ｂ）に示すように、仮想接地方式では、セル１０の双安定回路１２とグランドとの間にパワースイッチ３０が接続されている。パワースイッチ３０は、ｎ型ＭＯＳＦＥＴである。ＭＯＳＦＥＴｍ７およびｍ８はｐ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴｍ７およびｍ８のゲートにはスイッチ線ＳＲの補信号であるＳＲＢが入力する。接地電圧ＶＧＮＤに対し、双安定回路１２には、パワースイッチ３０により電圧降下（上昇）した仮想接地電圧ＶＶＧＮＤ（擬似ＶＧＮＤ）が供給される。以下では、主に仮想電源方式を例に説明するが、仮想接地方式にも適用できる。

ＮＶ−ＳＲＡＭセル１０では、通常のＳＲＡＭ動作時にはＭＯＳＦＥＴｍ７およびｍ８がオフし、ＭＴＪ１およびＭＴＪ２は双安定回路１２から電気的に分離されている。このため、一般的な６Ｔ−ＳＲＡＭセルと同じ大きさのパワースイッチ３０で動作させることが可能である。しかし、ストア動作時に双安定回路１２のデータをＭＴＪ１およびＭＴＪ２にストアするときに、双安定回路１２のノードＱおよびＱＢが低抵抗なＭＴＪ１またはＭＴＪ２を介してグランドに接続される。このように、セル１０のインピーダンスが大きく低下することから、仮想電源電圧ＶＶＤＤを高く保つためには（または仮想接地電圧ＶＶＧＮＤを低く保つためには）、十分に大きなパワースイッチを用いることとなる。ストア動作時にセル１０が安定にデータを保持し続けるためには、例えば（電源電圧ＶＤＤ−接地電圧ＶＧＮＤ）の９５％以上の供給電圧（ＶＶＤＤ−ＶＧＮＤ）を確保することが望ましい。

図１６は、パワースイッチのチャネル幅Ｗに対する仮想電源電圧ＶＶＤＤを示す図である。チャネル幅Ｗはチャネル長Ｌで規格化し、Ｗ／Ｌ比としている。実線はＮＶ−ＳＲＡＭにおけるストア動作時のＶＶＤＤを示し、破線は、ＮＶ−ＳＲＡＭにおける通常ＳＲＡＭ動作時のＶＶＤＤを示す。通常ＳＲＡＭ動作では、ＶＶＤＤは低下しない。ストア動作時は、ＭＴＪに電流が流れるため、ＶＶＤＤが低下する。ＶＶＤＤを、ＶＤＤの９５％（点線）とするためには、Ｗ／Ｌが４以上となる。このように、ＶＶＤＤの低下を抑制するため、パワースイッチ３０を大きくすることになる。

図２のように、ＮＶ-ＳＲＡＭセル１０をマトリックス状に配置した場合、６Ｔ−ＳＲＡＭの読み出しおよび書き込み動作と同様に、１つのワード線ＷＬに接続される複数のセル１０を同時にストア動作することが、回路の構成上都合がよい。セルアレイ２０の共通のワード線ＷＬを有する複数のセル１０を行という。ＮＶ−ＳＲＡＭの場合は、セル１０のインピーダンスが低下するため、１セルあたりのサイズの大きなパワースイッチ３０を用いる。このことから、１つの行に対して共通のパワースイッチ３０を割り当てると、非常に大きなサイズ（または多数）のパワースイッチ３０を用いることになる。このため、パワースイッチ３０の占有面積がレイアウト上の大きな問題となる。

実施例１に示した図５のように、各行にパワースイッチ３０を配置することで、行方向に同時にストア動作を行うことができる。パワースイッチ３０として用いるトランジスタの１セルあたりのサイズをチャネル幅Ｗ０とする。セルアレイ２０を行方向のセル数Ｍ、列方向のセル数Ｎとする。このとき、Ｎ×Ｍセルアレイ２０に用いるパワースイッチ３０のトランジスタのチャネル幅はＷ０×Ｍ×Ｎと相当大きくなる。総チャネル幅Ｗ０×Ｍ×Ｎは、例えば図５のような複数のパワースイッチ３０で実現する。

図６のように、複数の行を含むバンクでパワースイッチ３０を共有し、同じバンクに含まれる行について同時に供給電圧を制御する。ストア動作において、スイッチ線ＳＲの選択はバンク内の各行ごとに行なう。これにより、ストア動作で一度に駆動するセル数は１行分のみである。このため、パワースイッチ３０のサイズ（または数）を小さくできる。パワースイッチ３０を共有する行の数（１つのバンクに含まれる行の数）をｎｂｋとする。このとき、パワースイッチ３０のトランジスタのチャネル幅はＷ０×Ｍ×Ｎ／ｎｂｋに削減できる。ただし、ｎｂｋを大きくしすぎると、ストア動作時の待機電力が大きくなりすぎる。このため、ｎｂｋはあまり大きくはできない。通常パワースイッチ３０の占有面積は全体の１０％から２０％程度に抑えることが望ましい。Ｗ０が大きいことと、ｎｂｋを大きくできないことから、パワースイッチ３０の占有面積を記憶回路全体の１０％から２０％とすることは容易ではない。

図１７は、実施例２におけるセルアレイの一部を示すブロック図である。図１７では、セルアレイ２０のうち行０から７を図示している。図１７に示すように、複数（ｎｂｋ個：図１７では８本）の行０から７の電源線２６に共通にパワースイッチ３０を設ける。パワースイッチ３０は、セルアレイ２０の全ての行に共通に１つ設けてもよいし、セルアレイ２０の一部の行に共通に設けてもよい。パワースイッチ３０は複数のトランジスタで構成されていてもよい。行を複数（ｎＳＲ個：図１７では４個）のブロック４２に分割する。例えば行のビット数は３２ビットであり、ブロック４２のビット数は８ビットである。分割されたブロック４２ごとにスイッチ線ＳＲ０からＳＲ７を分割する。例えば行０では、スイッチ線ＳＲ０をサブスイッチ線ＳＲ００からＳＲ０３に分割する。スイッチ線ＳＲ０とサブスイッチ線ＳＲ００からＳＲ０３の間には、各々選択回路４０が設けられている。パワースイッチ３８は、選択回路４０に電源電圧を供給する。制御部２５は、パワースイッチ３０および３８を制御する。制御部２５は、各選択回路４０に選択信号ＳＥＬ００からＳＥＬ７３を、スイッチ線ＳＲ０からＳＲ７にスイッチ信号を出力する。

図１８（ａ）および図１８（ｂ）は、実施例２における選択回路の例を示すブロック図である。図１８（ａ）に示すように、選択回路４０は、スイッチ線ＳＲ０と選択信号ＳＥＬ００のＡＮＤ処理を行なうＡＮＤ回路である。選択回路４０は、例えばスイッチ線ＳＲ０がハイレベルでかつ選択信号ＳＥＬ００がハイレベルのときサブスイッチ線ＳＲ００をハイレベルとする。その他の場合、サブスイッチ線ＳＲ００をローレベルとする。

図１８（ｂ）に示すように、選択回路４０は、スイッチ線ＳＲ０と選択信号ＳＥＬ００のＮＯＲ処理を行なうＮＯＲ回路である。選択回路４０は、例えばスイッチ線ＳＲ０がローレベルでかつ選択信号ＳＥＬ００がローベルのときサブスイッチ線ＳＲ００をハイレベルとする。その他の場合、サブスイッチ線ＳＲ００をローレベルとする。

選択回路４０は、ＭＯＳＦＥＴｍ７およびｍ８の導電型、スイッチ線ＳＲ０からＳＲ７の信号レベルおよび選択信号ＳＥＬ００からＳＥＬ７３のレベルに応じ、適宜設計できる。

図１９は、実施例２におけるスイッチ線、サブスイッチ線および仮想電源電圧ＶＶＤＤのタイミングチャートである。選択回路４０として図１８（ａ）のようなＡＮＤ回路を用いた例である。図１９に示すように、時間ｔ４において、制御部２５は、パワースイッチ３０に仮想電源電圧ＶＶＤＤを電圧Ｖ２から電圧Ｖ１に変更させる。電圧Ｖ２は、例えばスリープモードの電圧であり、電圧Ｖ１はストア動作のための電圧である。制御部２５は、スイッチ線ＳＲ０およびサブスイッチ線ＳＲ００に対応する選択信号ＳＥＬ００をハイレベルとし、その他のサブスイッチ線ＳＲ０１からＳＲ０３に対応する選択信号ＳＥＬ０１からＳＥＬ０３をローレベルとする。これにより、サブスイッチ線ＳＲ００がハイレベルとなり、サブスイッチ線ＳＲ０１からＳＲ０３がローレベルとなる。よって、サブスイッチ線ＳＲ００に接続されたセル１０のＭＯＳＦＥＴｍ７およびｍ８がオンとなる。サブスイッチ線ＳＲ０１からＳＲ０３に接続されたセル１０のＭＯＳＦＥＴｍ７およびｍ８はオフのため、これらのサブスイッチ線に接続されるＭＴＪ１およびＭＴＪ２に電流は流れない。このように、１つのブロック４２のセル１０のＭＴＪ１およびＭＴＪ２のみに電流が流れ、他のブロック４２のセル１０のＭＴＪ１およびＭＴＪ２には電流は流れない。

サブスイッチ線ＳＲ００に接続されたセル１０のストア動作が終了すると、時間ｔ５において、制御部２５は、サブスイッチ線ＳＲ０１の選択信号ＳＥＬ０１のみをハイレベルとする。サブスイッチ線ＳＲ０１のストア動作が行なわれる。その後、制御部２５は、サブスイッチ線ＳＲ０２からＳＲ０３のストア動作を順に行なう。バンクＢＫ０のストア動作が終了すると、時間ｔ６において、制御部２５は、スイッチ線ＳＲ０をローレベルとし、スイッチ線ＳＲ１をハイレベルとする。その後、制御部２５は、行１以降を順にストア動作する。パワースイッチ３０に接続されたバンク（行０から７）のストア動作が終了すると、時間ｔ７において、制御部２５は、仮想電源電圧ＶＶＤＤを電圧Ｖ２とする。制御部２５は、時間ｔ７において、仮想電源電圧ＶＶＤＤをシャットダウンしてもよい。

図２０は、実施例２の変形例に係る記憶回路を示すブロック図である。図２０に示すように、列の選択信号を共通にする配線が設けられている。例えば選択信号ＳＥＬ００、ＳＥＬ１０、ＳＥＬ２０、ＳＥＬ３０、ＳＥＬ４０、ＳＥＬ５０、ＳＥＬ６０およびＳＥＬ７０（図１７参照）を共通に選択信号ＳＥＬ０とする。同様に、列方向に共通に選択信号ＳＥＬ１からＳＥＬ３を供給する。このように、列を選択信号ＳＥＬ０からＳＥＬ３で選択し、行をスイッチ線ＳＲ０からＳＲ７で選択する。これにより、選択信号とスイッチ線とで活性化するサブスイッチ線を選択できる。その他の構成は実施例２の図１７と同じであり説明を省略する。

図１７および図２０のように、ＮＶ−ＳＲＡＭのストア動作を実行するための信号に用いるスイッチ線ＳＲ０からＳＲ７をそれぞれ複数に分割する。これにより、１つの行内において同時にストア動作するセル数を減らすことができる。これにより、パワースイッチ３０のサイズ（または数）を小さくする（または減らす）ことができる。例えば、行の分割数をｎＳＲとすれば、パワースイッチ３０の総チャネル幅をＷ０×（Ｍ／ｎＳＲ）×（Ｎ／ｎｂｋ)に減少できる。実際には、複数のトランジスタでこのサイズを実現する。ただし、この方法では、スイッチ線ＳＲの分割制御のための選択回路４０が付加される。このため、選択回路４０のトランジスタの追加を考慮することが必要になる。ｎｂｋ、ｎＳＲおよび選択回路４０を適切に選ぶことで、パワースイッチ３０のサイズ（数）を大きく削減できる。

図２１（ａ）は、実施例２におけるｎＳＲに対するＭＯＳＦＥＴの総チャネル幅を示す図である。図２１（ａ）において、総チャネル幅は、選択回路４０をＮＯＲ回路で構成した場合に、選択回路４０とパワースイッチ３０および３８におけるＭＯＳＦＥＴの総チャネル幅ＷＴをチャネル長Ｌで規格化した値である。セル１０に電圧を供給するパワースイッチ３０のチャネル幅をＷ０、選択回路４０内のＭＯＳＦＥＴ１個のチャネル幅をＷ１、選択回路４０に電圧を供給するパワースイッチ３８のチャネル幅をＷ２とする。総チャネル幅ＷＴ＝Ｗ０×（Ｍ／ｎＳＲ）×（Ｎ／ｎｂｋ）＋Ｗ１×４×ｎＳＲ×Ｎ＋Ｗ２となる。幅Ｗ０は、図１６から仮想電源電圧ＶＶＤＤが電源電圧ＶＤＤの９５％となるようにＷ０＝４Ｌとした。幅Ｗ１は、十分な駆動能力を得るため、１セルあたりＬ／４とし、Ｗ１＝（Ｌ／４）×（Ｍ／ｎＳＲ）とした。ただし、Ｗ１が１Ｌ以下のときはＷ１＝１×Ｌとした。選択回路４０は複数同時に動作しないため、選択回路４０に接続されるパワースイッチ３８は、全体で１個とした。パワースイッチ３８のチャネル幅Ｗ２＝２×Ｗ１とした。Ｍを３２ビット、Ｎを３２行とし、ｎｂｋを１、２、４、８および１６とした。総チャネル幅ＷＴは、例えばチャネル幅がチャネル長Ｌと同じとしたとき、ＭＯＳＦＥＴの個数とみなせる。

図２１（ａ）に示すように、ｎｂｋが大きくかつｎＳＲが小さくなるとチャネル幅は減少する。いずれのｎｂｋのときもｎＳＲ＝８のときに総チャネル幅が極小となる。よって、この例では、１行あたりのブロック４２の分割数は８が最適である。

図２１（ｂ）は、実施例２におけるｎＳＲに対する総チャネル幅／セルを示す図である。図２１（ｂ）において、総チャネル幅／セルは、ＮＶ−ＳＲＡＭセル１０、パワースイッチ３０、３８およびＮＯＲ型の選択回路４０に含まれるトランジスタの総チャネル幅を１セル当たりで示す値である。総チャネル幅／セルは、例えば１つのＭＯＳＦＥＴのチャネル幅がチャネル長Ｌと同じとしたとき、１つのセル１０あたりのＭＯＳＦＥＴの個数とみなせる。図２１（ｂ）中の総チャネル幅／セル＝１３の直線は、周辺回路を含まないＮＶ−ＳＲＡＭセル１０のみのチャネル幅／セルを示す。

図２１（ｂ）のように、ｎＳＲ＝８のときは、ｎｂｋが１から１６において、総チャネル幅／セルは１４程度である。ストア動作を時間分割しない場合、ＮＶ−ＳＲＡＭセル１０の占有面積に対して、周辺回路の面積は４０％の増加となる。これに対し、実施例２では、周辺回路を加えた総チャネル幅／セルは、ＮＶ−ＳＲＡＭセル１０のみのチャネル幅／セルに対し、わずか８％程度の増加にとどまる。このように、記憶回路の占有面積を大幅に削減できる。

実施例２およびその変形例によれば、記憶回路に１または複数のパワースイッチ３０が設けられている。パワースイッチ３０は、複数のセル１０の電源に供給される電圧を変更する。１つのパワースイッチ３０により共通の電圧が供給される領域（例えば図１７のセルアレイ２０）が複数のブロック４２に分割されている。図１８のように、制御部２５は、この領域内で複数のブロック４２ごとに異なる期間にストア動作を行なう。これにより、図２１（ａ）および図２１（ｂ）のように、パワースイッチ３０の占有面積を削減できる。なお、パワースイッチ３０は、複数のセル１０に共通の電圧が供給され、ほぼ同じタイミングで変更される領域に対し設けられているものを「１つ」とする。１つのパワースイッチ３０に複数のトランジスタまたはスイッチが含まれていてもよい。

図６、図９および図１０のように、ブロックは、行単位でもよい。パワースイッチ３０の占有面積をより削減するためには、図１７のように、１つの行が複数のブロック４２に分割されていることが好ましい。

図１７および図２０のように、複数のブロック４２のそれぞれ内のセル１０のＭＯＳＦＥＴｍ７およびｍ８（データをストアするためのスイッチ）は、共通のサブスイッチ線ＳＲ００からＳＲ７３に接続されている。同じ行のサブスイッチ線（例えばＳＲ００からＳＲ０３）は１つのスイッチ線（例えばＳＲ０）に接続されている。図１９のように、選択回路４０は、複数のブロック４２のうち１つのブロックを選択し、選択されたブロックのサブスイッチ線（例えばＳＲ００）にスイッチをオンする信号を出力する。他のブロックのサブスイッチ線（例えばＳＲ０１からＳＲ０３）にスイッチをオフする信号を出力する。これにより、複数のブロック４２ごとに異なる時間にＭＯＳＦＥＴｍ７およびｍ８（スイッチ）をオンすることができる。

セル１０は、双安定回路１２および不揮発性素子を含めばよいが、特に、ＮＶ−ＳＲＡＭセル１０の場合、ストア時にＭＴＪ１およびＭＴＪ２が低インピーダンスとなる。これにより、同時に複数のセル１０をストア動作しようとすると、パワースイッチ３０を大きくすることになる。よって、ＮＶ−ＳＲＡＭの場合に、同じパワースイッチ３０から電圧が共通に供給されるセル１０を異なる時間にストア動作することにより、パワースイッチ３０の占有面積を大きく削減できる。

ＭＴＪ１およびＭＴＪ２がノードＱおよびＱＢにそれぞれ接続される例を説明したが、ＭＴＪ１およびＭＴＪ２のいずれか一方がノードＱまたはＱＢに接続されていればよい。不揮発性素子としてＭＴＪを例に説明したが、不揮発性素子としては巨大磁気抵抗素子、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。

次に実施例２の変形例として、インターリーブ動作する記憶回路について説明する。図２２は、実施例２の変形例１におけるセルアレイの一部を示すブロック図である。図２２では、セルアレイ２０内の複数の行のうち行０から３を図示している。図２２に示すように、行方向には、ワード線Ｗｏｒｄ００からＷｏｒｄ０３、スイッチ線ＳＲ０からＳＲ３および電源線２６が延伸している。列方向にはビット線（不図示）が延伸している。制御線ＣＴＲＬ（不図示）は、行方向または列方向のいずれに延伸していてもよい。行０から３の電源線２６に共通にパワースイッチ３０を設ける。パワースイッチ３０は、セルアレイ２０の全ての行に共通に１つ設けてもよいし、セルアレイ２０の一部の行に共通に設けてもよい。パワースイッチ３０は複数のトランジスタで構成されていてもよい。制御部２５は、スイッチ線ＳＲ０からＳＲ３に信号を出力する。各行のビット数は例えば１２８ビットであり、各行には１２８個のセル１０が配列されている。セル１０は、Ａ０からＡ３１、Ｂ０からＢ３１、Ｃ０からＣ３１およびＤ０からＤ３１に相当する。

ビット線は４個のセル１０ごとにセレクタ４４により選択され、リード／ライト（Ｒ／Ｗ）回路４６に接続される。セレクタ４４はセレクト信号Ｓｅｌｅｃｔにより、ＡからＤのいずれか１個のセル１０をリード／ライト回路４６に接続する。リード／ライト回路４６は、通常ＳＲＡＭ動作期間において、セル１０からデータを読み出す、またはセル１０にデータを書き込む。通常ＳＲＡＭ動作期間にセレクタ４４がＡからＤを順次選択する。これにより、リード／ライト回路４６は、Ａ０からＡ３１に相当するセル１０、Ｂ０からＢ３１に相当するセル１０、Ｃ０からＣ３１に相当するセル１０、およびＤ０からＤ３１に相当するセルに対し、データの読み出しまたは書き込みを順次行なう。各セル１０のストア動作は、実施例１と同様に行ごとに行なう。制御線ＣＴＲＬが行方向に延伸しているとき、制御部２５は、ストア動作を行なう行に相当する制御線ＣＴＲＬにストアのための電圧を印加してもよい。制御線ＣＴＲＬが列方向に延伸しているとき、制御部２５は、ストア動作を行なうセル１０に相当する制御線ＣＴＲＬにストアのための電圧を印加してもよい。ストア動作を行なうセル１０はスイッチ線ＳＲ０からＳＲ３により選択できるため、制御部２５は制御線ＣＴＲＬの延伸方向によらず、全ての制御線ＣＴＲＬにストアのための電圧を印加してもよい。これにより、制御線ＣＴＲＬに印加する電圧の複雑な制御が不要となる。その他の動作は実施例１および２と同じであり説明を省略する。実施例２の変形例１では、スイッチ線ＳＲ０が同時にハイレベルとなるセル１０の個数は１２８個である。このため、パワースイッチ３０のトランジスタのチャネル幅をＷ０×１２８とする。その他の構成は実施例１および実施例２と同じであり説明を省略する。

実施例２の変形例１のように、実施例１および実施例２において、通常ＳＲＡＭ動作期間においてインターリーブ動作させてもよい。

図２３は、実施例２の変形例２におけるセルアレイの一部を示すブロック図である。図２３では、セルアレイ２０内の複数の行のうち行０を図示している。各行は、Ａ０からＡ３１、Ｂ０からＢ３１、Ｃ０からＣ３１、およびＤ０からＤ３１の４つのブロックに分割されている。各ブロックのビット数は３２ビットである。分割されたブロックごとにスイッチ線ＳＲ０をサブスイッチ線ＳＲ０ａからＳＲ０ｄに分割する。スイッチ線ＳＲ０とサブスイッチ線ＳＲ０ａからＳＲ０ｄの間には、各々選択回路４０が設けられている。制御部２５は、選択信号ＳＥＬ０ａからＳＥＬ０ｄを出力し、スイッチ線ＳＲ０からＳＲ３に信号を出力する。各選択回路４０には制御部２５から選択信号ＳＥＬ０ａからＳＥＬ０ｄが入力し、スイッチ線ＳＲ０からＳＲ７が入力する。選択回路４０はＡＮＤ回路であり、スイッチ線ＳＲ０がハイレベルかつ選択信号ＳＥＬ０ａからＳＥＬ０ｄがハイレベルのとき、サブスイッチ線ＳＲ０ａからＳＲ０ｄをハイレベルとする。その他の構成は実施例２およびその変形例と同じであり、説明を省略する。

図２４は、実施例２の変形例２における各セルのストア動作、スイッチ線、サブスイッチ線および仮想電源電圧ＶＶＤＤのタイミングチャートである。図２４に示すように、制御部２５は、時間ｔ４からｔ５のとき、サブスイッチ線ＳＲ０ａの信号をハイレベルとし、他のサブスイッチ線ＳＲ０ｂからＳＲ０ｄの信号をローレベルとする。制御部２５は、Ａ０からＡ３１のセル１０にストア動作を行なう。同様に、時間ｔ５からｔ１１のとき、制御部２５はサブスイッチ線ＳＲ０ｂの信号をハイレベルとし、かつＢ０からＢ３１のセル１０にストア動作を行なう。時間ｔ１１からｔ１２のとき、制御部２５はサブスイッチ線ＳＲ０ｃの信号をハイレベルとし、かつＣ０からＣ３１のセル１０にストア動作を行なう。時間ｔ１２からｔ６のとき、制御部２５はサブスイッチ線ＳＲ０ｄの信号をハイレベルとし、かつＤ０からＤ３１のセル１０にストア動作を行なう。その他の動作は実施例２の図１９と同じであり説明を省略する。

実施例２の変形例２では、各サブスイッチ線ＳＲ０ａからＳＲ０ｄに接続されているセル１０の個数は３２個である。このため、パワースイッチ３０のトランジスタのチャネル幅をＷ０×３２とする。

図２５は、実施例２の変形例３におけるセルアレイの一部を示すブロック図である。図２５では、セルアレイ２０内の複数の行のうち行０を図示している。図２５に示すように、サブスイッチ線ＳＲ０ａをサブスイッチ線ＳＲ０ａ０からＳＲ０ａ７に分割する。同様にサブスイッチ線ＳＲ０ｂからＳＲ０ｄを、それぞれサブスイッチ線ＳＲ０ｂ０からＳＲ０ｂ７、サブスイッチ線ＳＲ０ｃ０からＳＲ０ｃ７、およびサブスイッチ線ＳＲ０ｄ０からＳＲ０ｄ７に分割する。サブスイッチ線ＳＲ０ａとサブスイッチ線ＳＲ０ａ０からＳＲ０ａ７、ＳＲ０ｂ０からＳＲ０ｂ７、ＳＲ０ｃ０からＳＲ０ｃ７、およびＳＲ０ｄ０からＳＲ０ｄ７の間には、各々選択回路４１が設けられている。制御部２５は、選択信号ＳＲ＿ｄｅｖ０からＳＲ＿ｄｅｖ７を出力する。各選択回路４１には制御部２５から選択信号ＳＲ＿ｄｅｖ０からＳＲ＿ｄｅｖ７が入力し、選択回路４０からサブスイッチ線ＳＲ０ａからＳＲ０ｄが入力する。選択回路４１はＡＮＤ回路であり、サブスイッチ線ＳＲ０ａからＳＲ０ｄがハイレベルかつ選択信号ＳＲ＿ｄｅｖ０からＳＲ＿ｄｅｖ７がハイレベルとのとき、サブスイッチ線ＳＲ０ａ０からＳＲ０ｄ７をハイレベルとする。その他の構成は実施例２の変形例２と同じであり、説明を省略する。

実施例２の変形例３では、各サブスイッチ線ＳＲ０ａ０からＳＲ０ｄ７に接続されているセル１０の個数は４個である。このため、パワースイッチ３０のトランジスタのチャネル幅をＷ０×４とすることができる。

実施例２の変形例において、インターリーブの段数が４段の場合を例に説明したが、インターリーブの段数は任意に設定できる。実施例２の変形例３において、サブスイッチ線ＳＲ０ａからＳＲ０ｄを各々８分割する例を説明したが、任意の数に分割できる。

１つの行を複数のブロックに分割するときに、実施例２のように、複数のブロック４２のそれぞれは、同じ行内の連続したセル１０を含むように分割してもよい。また、実施例２の変形例２および３のように、複数のブロックのそれぞれは、同じ行内の周期的に配列されたセルを含んでもよい。実施例２の変形例２および３では、インターリーブ動作するときにセレクタ４４が選択するセル１０のグループＡ０からＡ３１等と、同じスイッチ線に接続されるセル１０のグループＡ０からＡ３１等と、を対応させている。インターリーブ動作のセルのグループと同じスイッチ線に接続されるグループは異なっていてもよい。また、インターリーブ動作しない記憶回路において、複数のブロックのそれぞれは、同じ行内の周期的に配列されたセルを含んでもよい。

実施例３は、時間分割ストア制御によるストアフリーシャットダウン・アーキテクチャの例である。

図２６は、実施例３における判定回路とセルとのブロック図である。図２６に示すように、制御線ＣＴＲＬに判定回路５０が接続されている。判定回路５０は制御線ＣＴＲＬの信号に基づきマッチ信号を出力する。例えば、マッチ信号は、セル１０内の双安定回路１２のデータと、ＭＴＪ１およびＭＴＪ２のデータと、が一致するか否かを示す信号である。判定回路５０は、セル１０内の２つのＭＴＪ１およびＭＴＪ２のデータを区別せず同時に判定を行なう。例えば、仮想電源方式では、判定回路５０は、双安定回路１２のハイレベルのノードに反平行状態のＭＴＪが接続し、ローレベルのノードに平行状態のＭＴＪが接続されていれば、データが一致と判定する。仮想接地方式では、判定回路５０は、双安定回路１２のハイレベルのノードに平行状態のＭＴＪが接続し、ローレベルのノードに反平行状態のＭＴＪが接続されていれば、データが一致と判定する。判定回路５０は、制御線ＣＴＲＬの電圧に基づきマッチ信号を出力してもよいし、制御線ＣＴＲＬの電流に基づきマッチ信号を出力してもよい。制御部は、マッチ信号が一致を示す場合、セル１０のストア動作を行なわずシャットダウンし（ストアフリーシャットダウン）、マッチ信号が不一致を示す場合セル１０のストア動作を行なう。ＮＶ−ＳＲＡＭセル１０の詳細は、図１と同じであり説明を省略する。

図２７は、実施例３における判定回路とセルとの別の例を示すブロック図である。図２７に示すように、ＮＶ−ＳＲＡＭセル１０の詳細は、実施例１の図１と同じであり説明を省略する。判定回路５０は、読出回路５６および検出回路５８を備えている。読出回路５６は、双安定回路１２のデータを読み出す。検出回路５８は、読出回路５６の出力、制御線ＣＴＲＬ１およびＣＴＲＬ２の信号に基づき、マッチ信号およびエラー信号を出力する。エラー信号は、ＭＴＪ１とＭＴＪ２とのデータがエラーか否かを示す信号である。例えばＭＴＪ１とＭＴＪ２がともに平行状態の場合またはともに反平行状態の場合は、エラーである。マッチ信号が一致を示し、かつエラー信号がエラーでないことを示す場合、制御部は、セル１０のストア動作を行なわずシャットダウンする（ストアフリーシャットダウン）。その他の場合、制御部はセル１０のストア動作を行なう。ＮＶ−ＳＲＡＭセル１０の詳細は、図１と同じであり説明を省略する。

図２６および図２７において、ストアフリーシャットダウンにより、双安定回路１２のデータと、ＭＴＪ１およびＭＴＪ２のデータと、が一致する場合、ストア動作を行なわないことにより、ストア動作時の消費電力を抑制できる。

図２６および図２７の判定回路５０をセル１０ごとに配置すると、周辺回路の規模が大きくなる。実施例３では、判定回路５０を列ごとに配置する。また、行を複数のブロックに分割する。ストア動作時に、ブロックごとに、セルの不揮発性素子にストアされたデータとストアするデータとを比較する。ブロック内で少なくとも１つのセルでデータが異なる場合のみ、ブロック内のセルのストア動作を行なう。全てのデータが一致する場合にはストア動作を省略する。これにより、ストア動作にともなう消費電力を大幅に削減して、ＢＥＴを大きく削減することができる。

図２８は、実施例３における記憶回路を示すブロック図である。図２８は、図２６の判定回路５０を用いる例である。図２８に示すように、記憶回路において、列ごとに判定回路５０が設けられている。セル１０ごとに選択回路４０が設けられている。同じ列（例えば列０）のセル１０は制御線（例えばＣＴＲＬ００）を共有する。判定回路５０は、制御線ＣＴＲＬ００の信号に基づき、列０のマッチ信号を出力する。マッチ信号は、列０の各行の選択回路４０に入力する。選択回路４０は、スイッチ線ＳＲ０が選択され、かつマッチ信号が不一致を示す場合、サブスイッチ線ＳＲ００にセル１０のＭＯＳＦＥＴｍ７およびｍ８をオンする信号を出力する。一方、選択回路４０は、スイッチ線ＳＲ０が選択されていない場合とマッチ信号が一致を示す場合とのいずれかの場合、サブスイッチ線ＳＲ００にセル１０のＭＯＳＦＥＴｍ７およびｍ８をオフする信号を出力する。ＯＲ回路６０は、列０から７のマッチ信号のＯＲ信号を制御部２５に出力する。

選択信号ＳＥＬ０が行０の選択回路４０に入力する。選択信号ＳＥＬ００はマッチ信号によらずサブスイッチ線ＳＲ００を選択する信号である。例えばサブスイッチ線ＳＲ００の信号＝（スイッチ線ＳＲ０の信号）ＡＮＤ［（選択信号ＳＥＬ００）ＯＲ（マッチ信号）］である。最初に判定を行なうときには、選択信号ＳＥＬ０を用いてサブスイッチ線ＳＲ００からＳＲ０７を活性化する。次からは、マッチ信号を用いサブスイッチ線ＳＲ００からＳＲ０７を選択して、ストア動作を行なう。図２８では、同じ行の選択回路４０に共通の選択信号ＳＥＬ０の線を接続しているが、選択回路４０ごとに別の選択信号線を接続してもよい。数個の選択回路４０ごとに共通の選択信号線を接続してもよい。図２８では、スイッチ線および選択信号の線をそれぞれ２本記載しているが、行の数をＮとしたとき、スイッチ線ＳＲ０からＳＲＮ−１、および選択信号ＳＥＬ０からＳＥＬＮ−１の線が設けられている。図３０から図３３も同様である。また、選択信号ＳＥＬ００からＳＥＬ０７を行方向に共通化し選択信号ＳＥＬ０とし、選択信号ＳＥＬ１０からＳＥＬ１７を行方向に共通化し選択信号ＳＥＬ１としているが、図２０のように、選択信号を列方向に共通化し、列方向に選択信号の線を配線してもよい。図３０から図３３も同様である。

図２９は、実施例３におけるスイッチ線、制御線およびマッチ信号のタイミングチャートである。図２９に示すように、時間ｔ８においてストア動作が開始されると、制御部２５は、制御線ＣＴＲＬ００からＣＴＲＬ０７をそれぞれ浮遊状態とし、スイッチ線ＳＲ０をハイレベルとし、他のスイッチ線ＳＲ１をローレベルとし、選択信号ＳＥＬ０をハイレベルとし、他の選択信号ＳＥＬ１からＳＥＬＮ−１（図２９には不図示、ＳＥＬ１については図２８を参照）をローレベルにする。これにより、サブスイッチ線ＳＲ００からＳＲ０７が活性化され、ハイレベルとなる。制御線ＣＴＲＬ００からＣＴＲＬ０７は、行０内のそれぞれ列０から７のセル１０のデータの一致か不一致かにより異なるレベルとなる。判定回路５０は、制御線ＣＴＲＬ００からＣＴＲＬ０７のレベルに基づき、マッチ信号を出力する。制御部２５は、選択信号ＳＥＬ０をローレベルとする。これにより、選択回路４０は、マッチ信号が不一致を示すサブスイッチ線ＳＲ００からＳＲ０７をハイレベルとし、マッチ信号が一致を示すサブスイッチ線ＳＲ００からＳＲ０７をローレベルとする。

時間ｔ９において、制御部２５は、制御線ＣＴＲＬ００からＣＴＲＬ０７をローレベルとしその後ハイレベルとする。これにより、行０のうち、マッチ信号が不一致を示すセル１０はストア動作し、他のセル１０はストア動作しない。時間ｔ１０において、行０のストア動作が終了すると、制御部２５は、スイッチ線ＳＲ０をローレベルとし、スイッチ線ＳＲ１をハイレベルとする。その後、制御部２５は、行１以降を順次ストア動作する。

なお、図２９では、判定回路５０は、選択信号ＳＥＬ０がローレベルになった以降にマッチ信号を出力しているが、判定回路５０は、選択信号ＳＥＬ０がハイレベルの間にマッチ信号を出力してもよい。判定回路５０または選択回路４０は、マッチ信号を所望の期間保持してもよい。これより、判定回路５０は、所望の期間マッチ信号を出力することができる。

図２８では、判定回路５０を列ごとに配置できるため、セル１０ごとに判定回路５０を設置するのに比べ、判定回路５０の占有面積を削減できる。また、ストアを行なわなくてもよいセル１０のストア動作を行なわない。よって、ストア動作のパワーを削減でき、ＢＥＴを削減できる。

図３０は、実施例３の変形例１における記憶回路を示すブロック図である。図３０に示すように、実施例２の図１７と同様に各行が複数のブロック４２に分割されている。ブロック４２内の判定回路５０から出力されたマッチ信号がＯＲ回路６０に入力する。マッチ信号のＯＲ信号が選択回路４０および制御部２５に入力する。このため、あるスイッチ線（例えばＳＲ０）が選択されているときに、判定回路５０がブロック４２内のセル１０のうち１つでもデータの不一致を示すマッチ信号を出力すると、サブスイッチ線（例えばＳＲ００）は、ハイレベルとなる。これにより、ブロック４２内のセル１０は全てストア動作する。判定回路５０がブロック４２内のセル１０の全てについてデータの一致を示すマッチ信号を出力すると、サブスイッチ線（例えばＳＲ００）は、ローレベルとなる。これにより、ブロック４２内のセル１０はストア動作しない。最初に判定を行なう場合には、選択信号ＳＥＬ０からＳＥＬＮ−１を用い、サブスイッチ線ＳＲ００−ＳＲ０７を活性化する。その他の構成は図２８と同じであり説明を省略する。

実施例３の変形例１では、選択回路４０をブロック４２ごと配置できる。これにより、実施例３に比べ選択回路４０等の周辺回路を削減できる。また、ストアを行なわなくてもよいブロック４２のストア動作を行なわない。よって、ストア動作のパワーを削減でき、ＢＥＴを削減できる。

図３１は、実施例３の変形例２における記憶回路を示すブロック図である。図３１に示すように、列０から３で判定回路５０を共有し、列４から７で判定回路５０を共有している。判定回路５０は、制御線ＣＴＲＬ００からＣＴＲＬ０３（またはＣＴＲＬ０４からＣＴＲＬ０７）に接続され、かつ選択されたサブスイッチ線ＳＲ００に接続される４つのセル１０の全てのデータが一致か不一致かを判定する。最初に判定を行なう場合には、選択信号ＳＥＬ０からＳＥＬＮ−１を用い、サブスイッチ線ＳＲ００−ＳＲ０７を活性化する。その他の構成は図３０と同じであり説明を省略する。

図３２は、実施例３の変形例３における記憶回路を示すブロック図である。図３２に示すように、列０から７で判定回路５０を共有している。判定回路５０は、制御線ＣＴＲＬ００からＣＴＲＬ０７に接続され、かつ選択されたサブスイッチ線ＳＲ００に接続される８つのセル１０の全てのデータが一致か不一致かを判定する。その他の構成は図３０と同じであり説明を省略する。

実施例３の変形例２および３によれば、ブロック４２内の複数の列で判定回路５０を共有できる。これにより、実施例３の変形例１より判定回路５０を削減でき、占有面積を削減できる。また、ストアを行なわなくてもよいブロック４２のストア動作を行なわない。よって、ストア動作のパワーを削減でき、ＢＥＴを削減できる。

図３３は、実施例３の変形例４における記憶回路を示すブロック図である。図３３は、図２７において説明したように判定回路５０として読出回路５６および検出回路５８を用いる例である。図３３に示すように、列方向に制御線ＣＴＲＬ００からＣＴＲＬ０７、ビット線ＢＬ００およびＢＬＢ００からＢＬ０７およびＢＬＢ０７が設けられている。制御線ＣＴＲＬ００の片方はセル１０のＭＴＪ１に、他方はＭＴＪ２に接続されている。列０の読出回路５６はビット線ＢＬ００およびＢＬＢ００からセル１０の双安定回路１２のデータを読み出す。検出回路５８は、読出回路５６の出力および制御線ＣＴＲＬ００からＣＴＲＬ０７の信号に基づき、マッチ信号とエラー信号を出力する。ＯＲ回路６０はマッチ信号をＯＲ処理する。最初に判定を行なう場合には、選択信号ＳＥＬ０からＳＥＬＮ−１を用い、サブスイッチ線ＳＲ００−ＳＲ０７を活性化する。その他の構成は、実施例３の変形例１と同じであり、説明を省略する。

実施例３およびその変形例１から３では、ＭＴＪ１とＭＴＪ２にストアされているデータがエラーか否かを検出できない。実施例３の変形例４によれば、ＭＴＪ１とＭＴＪ２にストアされているデータがエラーか否かを検出できる。実施例３およびその変形例２および３の判定回路５０を、実施例３の変形例４の判定回路５０とすることもできる。

実施例３およびその変形例１から４によれば、ＮＶ−ＳＲＡＭセル１０が、各々共通のスイッチ線ＳＲ０からＳＲＮ−１に接続された複数の行０からＮ−１と各々共通の制御線ＣＴＲＬ００からＣＴＲＬＭ−１に接続された複数の列０からＭ−１とに配列されている。判定回路５０は、同じ制御線（例えばＣＴＲＬ００）に接続されるセル１０に対し共通に設けられている。判定回路５０は、対応する制御線ＣＴＲＬ００の信号に基づき、制御線ＣＴＲＬ００に接続されたセル１０内の双安定回路１２とＭＴＪ１およびＭＴＪ２とのデータが一致か不一致かを判定する。選択回路４０は、データが不一致のとき、制御線ＣＴＲＬ００に接続されたセル１０内のＭＯＳＦＥＴｍ７およびｍ８をオンさせる。選択回路４０は、データが一致のとき、制御線ＣＴＲＬ００に接続されたセル１０内のＭＯＳＦＥＴｍ７およびｍ８をオフさせる。これにより、判定回路５０を制御線ごとに配置することができる。よって、判定回路５０の占有面積を削減できる。

実施例３の変形例１から４によれば、１つの行が各々複数のセル１０を含む複数のブロック４２に分割されている。選択回路４０は、対応するブロック４２内の複数のセル１０のデータの少なくとも一つが不一致のとき、対応するブロック４２内のＭＯＳＦＥＴｍ７およびｍ８をオンさせる。選択回路４０は、対応するブロック４２内の複数のセル１０のデータの全てが一致のとき、対応するブロック４２内のＭＯＳＦＥＴｍ７およびｍ８をオフさせる。これにより、選択回路４０はブロック４２に共通に配置することができる。よって、選択回路４０の占有面積を削減できる。また、ストアを行なわなくてもよいブロック４２のストア動作を行なわない。よって、ストア動作のパワーを削減でき、ＢＥＴを削減できる。

実施例３の変形例２および３によれば、判定回路５０は、ブロック４２内の複数の制御線に共通に設けられている。これにより、判定回路５０の占有面積をより削減することができる。

実施例３の変形例４によれば、判定回路５０は、セル１０の双安定回路１２のデータと一対の制御線ＣＴＲＬ００の信号と、に基づき、データの一致か不一致かを判定する。これにより、セル１０内の一対のＭＴＪ１とＭＴＪ２にストアされたデータがエラーか否かを判定することができる。

実施例２で説明したブロック４２を実施例３の変形例１から４のブロックとすることができる。

ＭＴＪ１およびＭＴＪ２がノードＱおよびＱＢにそれぞれ接続される例を説明したが、ノードＱまたはＱＢにＭＴＪ１およびＭＴＪ２のいずれか一方が接続されていればよい。不揮発性素子としてＭＴＪを例に説明したが、不揮発性素子としては巨大磁気抵抗素子、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。

実施例１から実施例３およびその変形例において、各信号のハイレベルおよびローレベルを、各回路を適切に設計することにより、それぞれローレベルおよびハイレベルとしてもよい。

実施例４は、スイッチ線に印加する電圧を変更する例である。図３４（ａ）および図３４（ｂ）は、実施例１から４およびその変形例におけるセルの回路図である。図３４（ａ）は、仮想電源方式の例であり、図３４（ｂ）は、仮想接地方式の例である。図３４（ａ）に示すように、双安定回路１２には電源線２６および接地線２７が接続されている。仮想電源方式では、パワースイッチ３０は電源線２６に接続し、電源電圧ＶＤＤを降圧し電源線２６に電圧ＶＶＤＤを供給する。電源線２６の電圧ＶＶＤＤと接地線２７の電圧ＶＧＮＤとの差がセル１０の電源に供給される電圧となる。制御部２５は、パワースイッチ３０に電圧ＶＶＤＤの変更を指示する。制御部２５は、制御線ＣＴＲＬの電圧ＶＣＴＲＬおよびスイッチ線ＳＲの電圧ＶＳＲを出力する。その他のセル１０の構成は、図１と同じであり説明を省略する。セル１０以外の記憶回路の構成は、実施例１から３およびその変形例と同じであり、説明を省略する。

図３４（ｂ）に示すように、仮想接地方式では、パワースイッチ３０は接地線２７に接続し、接地電圧ＶＧＮＤを昇圧し、接地線２７に電圧ＶＶＧＮＤを供給する。電源線２６の電圧ＶＤＤと接地線２７の電圧ＶＶＧＮＤとの差がセル１０の電源に供給される電圧となる。制御部２５は、パワースイッチ３０に電圧ＶＶＧＮＤの変更を指示する。ＭＯＳＦＥＴｍ７およびｍ８はｐチャネルＦＥＴである。ＭＴＪ１およびＭＴＪ２におけるフリー層１７とピン層１９との接続関係が図３４（ａ）とは逆である。その他の構成は、図３４（ａ）と同じであり説明を省略する。

以下、図３４（ａ）に示した仮想電源方式について説明する。仮想電源方式では、ＭＯＳＦＥＴｍ７およびｍ８はｎチャネルＦＥＴである。まず、実施例１について、図１２（ａ）および図１２（ｂ）と同じシーケンスを用いシミュレーションを行なった。シミュレーションにおいて、ＦＥＴは２０ｎｍノードのＦｉｎ−ＦＥＴとした。時間ｔＳＬを１００ｎｓとした。表１は、実施例１におけるスリープ期間、通常ＳＲＡＭ動作期間（ノーマル期間）、ストア期間、シャットダウン期間およびリストア期間における各電源線２６の電圧ＶＶＤＤ、制御線ＣＴＲＬの電圧ＶＣＴＲＬおよびスイッチ線ＳＲの電圧ＶＳＲを示す表である。

表１に示すように、スリープ期間、通常ＳＲＡＭ動作期間、ストア期間、シャットダウン期間およびリストア期間における電圧ＶＶＤＤは、それぞれ０．７Ｖ、０．９Ｖ、０．９Ｖ、０Ｖおよび０．９Ｖである。上記各期間の電圧ＶＣＴＲＬは、それぞれ０．０７Ｖ、０．０７Ｖ、０．５５Ｖ（０Ｖ）、０Ｖおよび０Ｖである。ストア期間において、電圧ＶＣＴＲＬとして０Ｖを印加後０．５５Ｖを印加している。上記各期間の電圧ＶＳＲは、それぞれ０Ｖ、０Ｖ、０．６５Ｖ、０Ｖおよび０．６５Ｖである。スリープ期間、および通常ＳＲＡＭ動作期間において、電圧ＶＣＴＲＬを０Ｖではなく０．０７Ｖとしているのは、ＭＯＳＦＥＴｍ７およびｍ８のリーク電流を抑制するためである。ＭＴＪ１およびＭＴＪ２が反転する電流密度をＪｃ＝５ＭＡ／ｃｍ^２とし、ストア期間にＭＴＪ１およびＭＴＪ２に流れる電流がＪｃの１．５倍となるように、電圧ＶＣＴＲＬおよびＶＳＲをそれぞれ０．５５Ｖおよび０．６５Ｖとした。接地電圧ＶＧＮＤは０Ｖである。

図３５（ａ）および図３５（ｂ）は、実施例１におけるｎＲＷに対するＢＥＴを示す図である。図３５（ａ）は、図７のようにストアする行以外の電源電圧をスリープ期間の電圧とした場合（以下、ストア前後スリープ動作という）のシミュレーション結果である。図３５（ｂ）は、図８のようにストアする前の行の電源電圧をスリープ期間の電圧とし、ストア後の行をシャットダウンした場合（以下、ストア前スリープおよびストア後シャットダウン動作という）のシミュレーション結果である。ｎＲＷは、リード、ライトおよびスリープの繰り返し回数であり、ＢＥＴはブレークイーブンタイムである。列Ｍを３２とした。図３５（ａ）および図３５（ｂ）内の各線は、矢印方向に行Ｎを３２、２５６、５１２、１０２４および２０４８としている。

図３５（ａ）に示すように、行Ｎが増加すると、ＢＥＴは大きくなる。ｎＲＷが１０^２以下の領域Ａでは、ＢＥＴはｎＲＷにほとんど依存しない。この領域は、ＢＥＴがストア動作およびリストア動作に律速される領域である。ｎＲＷが１０^２以上の領域Ｂでは、ＢＥＴはｎＲＷが大きくなると大きくなる。この領域は、ＢＥＴが通常ＳＲＡＭ動作に律速される領域である。

図３５（ｂ）に示すように、図３５（ａ）に比べストア後にシャットダウンすることにより領域ＡでのＢＥＴが小さくなる。特に行Ｎが大きいとき、ＢＥＴが小さくなる。このように、ストア後のシャットダウンにより、ＢＥＴを小さくできる。これは、消費電力が削減できたことを示している。以上のように、実施例１においては、消費電力を削減できる。

図３６（ａ）および図３６（ｂ）は、実施例１においてストアフリーの割合を変えたときのｎＲＷに対するＢＥＴを示す図である。図３６（ａ）は、ストア前後スリープ動作におけるシミュレーション結果である。図３６（ｂ）は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。実施例３およびその変形例のようなストアフリーシャットダウン・アーキテクチャを実施例１に適用した場合をシミュレーションした。ストアフリーは、全てのセル１０のうちストアを行なわないセル１０の割合を示している。ストアフリーが０％は、全てのセル１０においてストア動作を行なうことを示している。ストアフリーが１００％は、全てのセル１０においてストア動作を行なわないことを示している。ストアフリーが５０％は、半分のセル１０でストア動作を行ない、残りの半分のセル１０でストア動作を行なわないことを示している。

図３６（ａ）に示すように、ストア前後スリープ動作において、ストアフリーの割合が増えると、特に領域ＡにおいてＢＥＴが小さくなる。図３６（ｂ）に示すように、ストア前スリープおよびストア後シャットダウン動作において、ストアフリーの割合が大きくなると、ＢＥＴは大幅に減少する。このように、実施例３およびその変形例を実施例１に適用することにより、消費電力を削減できる。

領域ＡにおけるＢＥＴを小さくするためには、通常ＳＲＡＭ動作期間におけるＭＯＳＦＥＴｍ７およびｍ８を介したリーク電流を削減することが重要である。図３７（ａ）および図３７（ｂ）は、通常ＳＲＡＭ動作期間におけるそれぞれ電圧ＶＣＴＲＬおよびＶＳＲに対するリーク電流Ｉ_Ｌ ^ＮＶを示す図である。リーク電流Ｉ_Ｌ ^ＮＶは図３に示す通常ＳＲＡＭ動作期間のＮＶ−ＳＲＡＭセル１個あたりのリーク電流である。ドットはシミュレーション結果、実線はドットを結ぶ線である。破線は、図３に示す通常ＳＲＡＭ動作期間の６Ｔ−ＳＲＡＭのリーク電流である。図３７（ａ）において、電圧ＶＶＤＤを０．９Ｖ、電圧ＶＳＲを０Ｖ、図３７（ｂ）において、電圧ＶＶＤＤを０．９Ｖ、電圧ＶＣＴＲＬを０Ｖとしている。

図３７（ａ）に示すように、リーク電流Ｉ _Ｌ ^ＮＶ はいずれの電圧ＶＣＴＲＬでも６Ｔ−ＳＲＡＭのリーク電流Ｉ_Ｌ ^Ｖより大きい。リーク電流Ｉ _Ｌ ^ＮＶ が最も小さくなる電圧ＶＣＴＲＬは０．０７Ｖである。これにより、表１におけるスリープ期間、通常ＳＲＡＭ動作期間およびリストア期間の電圧ＶＣＴＲＬを０．０７Ｖとしている。

図３７（ｂ）に示すように、電圧ＶＳＲを０Ｖより低くすると、リーク電流Ｉ _Ｌ ^ＮＶ が小さくなる。電圧ＶＳＲが約−０．１４Ｖ以下では、リーク電流Ｉ _Ｌ ^ＮＶ はほぼ６Ｔ−ＳＲＡＭのリーク電流Ｉ_Ｌ ^Ｖと同じとなる。

実施例４では、通常ＳＲＡＭ動作期間およびスリープ期間において電圧ＶＳＲを接地線２７の電圧ＶＧＮＤ（０Ｖ）より低くする。これにより、消費電力を削減する。表２は、実施例４におけるスリープ期間、通常ＲＡＭ動作期間（ノーマル期間）、ストア期間、シャットダウン期間およびリストア期間における各電圧ＶＶＤＤ、ＶＣＴＲＬおよびＶＳＲを示す表である。

表２に示すように、スリープ期間、通常ＳＲＡＭ動作期間およびリストア期間における電圧ＶＣＴＲＬを０Ｖとしている。スリープ期間および通常ＳＲＡＭ動作期間における電圧ＶＳＲを接地線２７の電圧ＶＧＮＤより低い−０．２Ｖとしている。その他の電圧は表１と同じであり説明を省略する。

図３８（ａ）および図３８（ｂ）は、実施例４におけるｎＲＷに対するＢＥＴを示す図である。図３８（ａ）は、ストア前後スリープ動作におけるシミュレーション結果である。図３８（ｂ）は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。図３８（ａ）および図３８（ｂ）を図３６（ａ）および図３６（ｂ）と比較すると、領域ＢにおいてＢＥＴが小さくなっている。このように、実施例４では、スリープ期間および通常ＳＲＡＭ動作期間におけるＭＯＳＦＥＴｍ７およびｍ８を介したリーク電流が抑制される。これにより、消費電力を抑制できる。

以上、図３４（ａ）の仮想電源方式の例に実施例４における各電圧を説明した。実施例４は、図３４（ｂ）に示した仮想接地方式でもよい。仮想接地方式では、ＭＯＳＦＥＴｍ７およびｍ８はｐチャネルＦＥＴである。ＭＯＳＦＥＴｍ７およびｍ８がｐチャネルＦＥＴのときは、スリープ期間および通常ＳＲＡＭ動作期間においてＭＯＳＦＥＴｍ７およびｍ８のゲートに電源線２６の電圧ＶＤＤより高い電圧ＶＳＲを印加する。これにより、ＭＯＳＦＥＴｍ７およびｍ８を介したリーク電流が抑制される。

以上のように、実施例４によれば、制御部２５は、通常ＳＲＡＭ動作期間（双安定回路１２にデータを揮発的に書き込みおよび読み出しを行なう第１期間）において双安定回路１２に電源線２６の電圧ＶＶＤＤまたはＶＤＤおよび接地線２７の電圧ＶＧＮＤまたはＶＶＧＮＤが供給されている。このとき、ＭＯＳＦＥＴｍ７およびｍ８のゲートに印加される電圧ＶＳＲを、ＭＯＳＦＥＴｍ７およびｍ８がｎチャネルＦＥＴの場合接地線２７の電圧ＶＧＮＤより低くし、ｐチャネルＦＥＴの場合電源線２６の電圧ＶＤＤより高くする。これにより、ＭＯＳＦＥＴｍ７およびｍ８を介したリーク電流を抑制できる。なお、第１期間には、双安定回路１２にデータを揮発的に書き込みおよび読み出しを行なうときの電源線２６および接地線２７の電圧とそれぞれ同じ電圧が電源線２６および接地線２７に印加されているスタンバイの期間を含めてもよい。

制御部２５は、スリープ期間（双安定回路１２のデータが維持され電源線２６の電圧と接地線の電圧との差が通常ＳＲＡＭ動作期間における電源線の電圧と接地線の電圧との差より小さくする第２期間）においても、ＭＯＳＦＥＴｍ７およびｍ８のゲートに印加される電圧ＶＳＲを、ＭＯＳＦＥＴｍ７およびｍ８がｎチャネルＦＥＴの場合接地線２７の電圧ＶＧＮＤより低くし、ｐチャネルＦＥＴの場合電源線２６の電圧ＶＤＤより高くしてもよい。

実施例４の変形例１は、リストア期間における電圧ＶＳＲを低くする例である。仮想電源方式を例に説明する。表３は、実施例４の変形例１におけるスリープ期間、ノーマル動作期間、ストア期間、シャットダウン期間およびリストア期間における各電圧ＶＤＤ、ＶＣＴＲＬおよびＶＳＲを示す表である。

表３に示すように、リストア期間における電圧ＶＳＲをストア期間における電圧ＶＳＲより低い０．２Ｖとしている。その他の電圧は表２と同じであり説明を省略する。

図３９（ａ）および図３９（ｂ）は、実施例４の変形例１におけるｎＲＷに対するＢＥＴを示す図である。図３９（ａ）は、ストア前後スリープ動作におけるシミュレーション結果である。図３９（ｂ）は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。図３９（ａ）および図３９（ｂ）を図３８（ａ）および図３８（ｂ）と比較すると、ストア前スリープおよびストア後シャットダウン動作の領域Ａにおいてストアフリーの割合が大きいときにＢＥＴが小さくなっている。このように、実施例４の変形例１では、ストア期間およびリストア期間における消費電力を抑制できる。

実施例４の変形例１において、仮想接地方式でもよい。すなわち、ＭＯＳＦＥＴｍ７およびｍ８はｐチャネルＦＥＴでもよい。ＭＯＳＦＥＴｍ７およびｍ８がｐチャネルＦＥＴのときは、リストア期間の電圧ＶＳＲをストア期間の電圧ＶＳＲより高くすればよい。

実施例４の変形例１によれば、制御部２５は、リストア期間にＭＯＳＦＥＴｍ７およびｍ８ゲートに印加される電圧ＶＳＲを、ストア期間にＭＯＳＦＥＴｍ７およびｍ８ゲートに印加される電圧ＶＳＲより、ｎチャネルＦＥＴの場合低くし、ｐチャネルＦＥＴの場合高くする。これにより、リストア期間における消費電力を抑制できる。

実施例４およびその変形例１として、実施例１のようにストア前後スリープ動作またはストア前スリープおよびストア後シャットダウン動作を行なう場合を例に説明した。このような動作以外において、実施例４およびその変形例を用いてもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ セル
１２ 双安定回路
２０ セルアレイ
２５ 制御部
２６ 電源線
２７ 接地線
３０ パワースイッチ
４０ 選択回路
５０ 判定回路
ＳＲ０−ＳＲ７ スイッチ線
ＳＲ００−ＳＲ７３ サブスイッチ線
ＣＴＲＬ００−ＣＴＲＬ０７ 制御線

Claims (19)

1. 各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が１または複数の行を含む複数のバンクを形成するように配列された複数のセルと、
   前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第１バンクのセルの電源に供給される電圧を第１電圧とし、前記複数のバンクのうち前記第１バンク以外のバンク内のセルの電源に供給される電圧を前記第１電圧より低く前記双安定回路のデータが維持される第２電圧とする制御部と、
   を具備することを特徴とする記憶回路。
2. 前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第２電圧とすることを特徴とする請求項１記載の記憶回路。
3. 前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンすることを特徴とする請求項１記載の記憶回路。
4. 前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
   前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、
   前記複数のセルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項１から３のいずれか一項記載の記憶回路。
5. 前記複数のバンクは各々１つの行を含むことを特徴とする請求項１から４のいずれか一項記載の記憶回路。
6. 各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、
   前記複数のセルの電源に供給される電圧を変更する１または複数のパワースイッチと、
   １つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、
   を具備することを特徴とする記憶回路。
7. 前記複数のセルは、複数の行および複数の列に配列され、
   前記領域は、１または複数の行を含み、
   １つの行が前記複数のブロックに分割されていることを特徴とする請求項６記載の記憶回路。
8. 前記複数のセルは、各々データのストアを実行するスイッチを有し、
   前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、
   同じ行のサブスイッチ線は１つのスイッチ線に接続され、
   前記複数のブロックのうち１つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備することを特徴とする請求項７記載の記憶回路。
9. 前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
   前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、
   前記セルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項８記載の記憶回路。
10. 前記複数のブロックの各々は、同じ行内の連続したセルを含むことを特徴とする請求項７から９のいずれか一項記載の記憶回路。
11. 前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含むことを特徴とする請求項７から９のいずれか一項記載の記憶回路。
12. 前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
    前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、
    を具備することを特徴とする請求項６から１１のいずれか一項記載の記憶回路。
13. 各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、
    同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
    前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオフさせる選択回路と、
    を具備することを特徴とする記憶回路。
14. １つの行が各々複数のセルを含む複数のブロックに分割され、
    前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせることを特徴とする請求項１３記載の記憶回路。
15. 前記判定回路は、同じブロック内の複数の制御線に共通に設けられていることを特徴とする請求項１４記載の記憶回路。
16. 一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、
    一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、
    前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定することを特徴とする請求項１３から１５のいずれか一項記載の記憶回路。
17. 電源線の電圧と接地線の電圧との差が電源電圧として供給され、データを記憶する双安定回路と、
    一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、
    前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第１期間において、前記ＦＥＴのゲートに印加される電圧を、前記ＦＥＴがｎチャネルＦＥＴの場合前記接地線の電圧より低くし、前記ＦＥＴがｐチャネルＦＥＴの場合前記電源線の電圧より高くする制御部と、
    を具備することを特徴とする記憶回路。
18. 前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第１期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第２期間に、前記ＦＥＴのゲートに印加される電圧を、前記ＦＥＴがｎチャネルＦＥＴの場合前記第１期間における前記接地線の電圧より低くし、前記ＦＥＴがｐチャネルＦＥＴの場合前記第１期間における前記電源線の電圧より高くすることを特徴とする請求項１７記載の記憶回路。
19. 前記制御部は、
    前記ＦＥＴがｎチャネルＦＥＴの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記ＦＥＴのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に前記不揮発性素子にストアする期間における前記ＦＥＴのゲートに印加される電圧より、低くし、
    前記ＦＥＴがｐチャネルＦＥＴの場合、前記リストアする期間における前記ＦＥＴのゲートに印加される電圧を、前記ストアする期間における前記ＦＥＴのゲートに印加される電圧より、高くすることを特徴とする請求項１７または１８記載の記憶回路。

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