CN105304114B - 存储装置和操作存储系统的方法 - Google Patents

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Abstract

提供了一种操作存储系统的方法和一种存储装置，所述存储系统包括在存储单元阵列中共同连接到第一信号线的存储单元，所述方法包括下述步骤：根据单元区域来划分存储单元；以及利用从多个读取参考中选择的并且分别与每个单元区域对应的读取参考来对设置在每个单元区域中的存储单元独立地执行读取操作。

Description

存储装置和操作存储系统的方法
本申请要求于2014年7月28日在韩国知识产权局提交的第10-2014-0096016号韩国专利申请的权益，该韩国专利申请的主题通过引用包含于此。
技术领域
发明构思总体上涉及存储装置、存储系统及操作其的方法。更具体地，发明构思涉及执行读取重试操作的存储装置、执行读取重试操作的存储系统及操作其的方法。
背景技术
根据对存储装置的高容量和低功耗的需求，正在对下一代存储装置进行研究。下一代存储装置需要具有动态随机存取存储器(DRAM)的高集成度特性、闪存的非易失性特性和静态RAM(SRAM)的高速度。作为下一代存储装置，相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)和电阻式RAM(RRAM)正备受关注。
发明内容
根据发明构思的一个方面，提供了一种操作存储系统的方法，所述存储系统包括在存储单元阵列中共同连接到第一信号线的存储单元。所述方法包括下述步骤：根据单元区域来划分存储单元；以及利用从多个读取参考中选择的并且分别与每个单元区域对应的读取参考来对设置在每个单元区域中的存储单元独立地执行读取操作。
根据发明构思的一个方面，提供了一种操作存储系统的方法，所述存储系统包括存储控制器和存储装置，所述存储装置包括在存储单元阵列中设置在第一信号线和第二信号线分别交叉的区域中的多个存储单元，所述多个存储单元被设置在多个单元区域中。所述方法包括：针对从所述多个存储单元选择的目标存储单元，将正常读取命令从存储控制器传送到存储装置；针对目标存储单元执行正常读取操作，并将正常读取结果数据存储在与第二信号线连接的页缓冲器中；确定分别与所述多个单元区域中的每个单元区域对应的不同的读取参考；以及如果正常读取结果数据中错误的数量超过了临界值，则将读取重试命令以及限定所述不同的读取参考的信息一起传送到存储装置，并对目标存储单元执行读取重试操作。
根据发明构思的一个方面，提供了一种存储装置，所述存储装置包括：存储单元阵列，包括设置在多条第一信号线与多条第二信号线彼此交叉的区域中的多个存储单元；写入/读取电路，被配置成对从所述多个存储单元中选择的存储单元执行写入操作和读取操作，并包括临时存储读取数据的页缓冲器；以及控制逻辑器，被配置成在读取重试部分中通过利用分别与多个单元区域对应的多个不同的读取参考来控制对被选择的存储单元的读取操作，所述多个单元区域是从被选择的存储单元划分而来的。
附图说明
将结合附图来描述发明构思的实施例，在附图中：
图1是根据发明构思的实施例的存储系统的框图；
图2是进一步示出在一个示例中图1的存储装置100的框图；
图3是进一步示出在一个示例中图2的存储单元阵列110的电路图；
图4是示出可以被包括在图3的存储单元MC中的可变电阻器装置的一个示例的视图；
图5A、图5B、图5C和图5D是示出图4的存储单元的示例的各个电路图；
图6A是示出单级存储单元根据电阻的分布的曲线图，图6B是示出多级存储单元根据电阻的分布的曲线图；
图7是进一步示出在一个示例中图1的存储控制器200的框图；
图8示出了波形图，该波形图示出了与在图2的存储单元阵列中执行读取操作所需要的时间相关的感测节点处的电压；
图9A、图9B、图9C和图9D分别是示出在各个示例中图2的页缓冲器125的概念图；
图10是示出可被包括在NAND闪存装置的对比示例中的存储单元阵列和页缓冲器的框图；
图11是示出可被包括在根据发明构思的某一实施例的图2的存储装置中的存储单元阵列和页缓冲器的框图；
图12是示出根据发明构思的实施例关于图11的存储装置执行读取操作的概念图；
图13A和图13B是示出图2的存储单元阵列和页缓冲器之间的可能连接方式的概念图；
图14和图15分别是示出在各个示例中图2的读取电路的电路图；
图16A、图16B、图17A、图17B、图18A和图18B(共同地，图16A至图18B)示出了根据发明构思的实施例的读取条件的各个示例；
图19和图20分别是示出根据发明构思的实施例的各个存储系统的框图；
图21是进一步示出在一个示例中根据发明构思的实施例的存储装置的剖视图；
图22、图23、图24、图25和图26分别是不同地示出根据发明构思的实施例的操作存储系统的方法的流程图或流程图部分；
图27A、图27B和图27C分别是示出根据发明构思的实施例的应用示例的框图；
图28是示出应用于存储卡系统的根据发明构思的实施例的存储系统的框图；
图29是示出包括根据发明构思的实施例的存储系统的计算系统的框图；以及
图30是示出应用于固态盘(SSD)系统的根据发明构思的实施例的存储系统的框图。
具体实施方式
现在将参照附图在某些方面额外详细地描述发明构思的某些实施例。然而，可以以许多不同形式实施发明构思，并且发明构思不应被理解为仅限于示出的实施例。相反，这些实施例被提供为使得本公开将是彻底和完整的，并且这些实施例将把发明构思的范围充分地传达给本领域的技术人员。发明构思的范围包括这里详细描述的具体元件、方法步骤和特征的许多修改、等同物或替换物。在整个书面描述和附图中，同样的参考标号和标记指代同样或相似的元件和特征。
本说明书中使用的术语仅用于描述具体实施例，而不意图限制发明构思。用于单数的表述除非在上下文中具有明显不同的意思，否则其包括复数的表述。在本说明书中，将理解的是，诸如“包括”或“具有”等的术语意图表明存在说明书中公开的特征、数量、步骤、动作、组件、部件或其组合，而不意图排除可存在或可添加一个或更多个其他特征、数量、步骤、动作、组件、部件或其组合的可能性。
当术语“第一”和“第二”用于描述各种组件时，显而易见的是，这些组件不限于术语“第一”和“第二”。术语“第一”和“第二”只用于将各组件之间区分开。例如，在不与发明构思发生冲突的情况下，第一组件可指示第二组件或者第二组件可指示第一组件。
除非另外限定，否则这里使用的所有术语(包括描述性术语或技术术语)应该被理解为具有对本领域普通技术人员显而易见的意思。另外，在通用字典中定义的并且用在以下描述中的术语应该被理解为具有与相关描述中使用的意思等同的意思，并且除非这里另外明确限定，否则这些术语不应该被理解为是理想或过度形式化的。
如这里使用的，术语“和/或”包括一个或更多个相关所列项的任何和全部组合。诸如“…中的至少一个/一种”的表述当在一列元件/元素之后时修饰的是整列元件/元素，而不是修饰该列中的个别元件/元素。
图1是根据发明构思的实施例的存储系统10的框图。
参照图1，存储系统10包括存储装置100和存储控制器200。存储装置100包括存储单元阵列110、写入/读取电路120、控制逻辑器130，存储控制器200包括读取重试控制单元210和数据确定单元220。
响应于来自主机的写入/读取请求，存储控制器200可以控制存储装置100，使得读取存储在存储装置100中的数据或者将数据写入存储装置100。详细地，存储控制器200可向存储装置100提供地址ADDR、命令CMD和控制信号CTRL，因此可以控制对存储装置100的编程(或写入)操作、读取操作和擦除操作。此外，可以在存储控制器200和存储装置100之间发送或接收用于编程操作的数据DATA和读取数据DATA。
存储控制器200可以包括读取重试控制单元210和数据确定单元220。存储控制器200可以对由存储装置100提供的数据执行检错和纠错操作，可以进一步包括纠错码(ECC)单元(未示出)以执行检错和纠错。随后将参照图7详细描述存储控制器200。
存储单元阵列110可以包括分别设置在多条第一信号线与多条第二信号线交叉的区域中的多个存储单元(未示出)。根据实施例，第一信号线可以是字线，第二信号线可以是位线。根据另一实施例，第一信号线可以是位线，第二信号线可以是字线。包括如上所述的存储单元阵列110的存储装置100可以被称作交叉点存储装置。
从多个存储单元中选择并且共连接到第一信号线的存储单元可以被划分成多个单元区域。即，选择的存储单元可以基于存储单元阵列内的相对位置而被划分成多个单元区域。例如，选择的存储单元可以根据物理地址或逻辑地址而被划分成多个单元区域。选择的存储单元可以根据定义的ECC单元而被划分成多个单元区域，其中，每个单元区域的尺寸可以被限定为给定的ECC单元(或ECC组块(ECC chunk))的‘n’倍。根据发明构思的各个实施例，这样的“单元区域”可选择性地被称为“组(group)”、“分区(sector)”、“区域(region)”、“区(zone)”和/或“部分(section)”。
根据发明构思的各个实施例，多个存储单元可以包括电阻型存储单元或电阻存储单元，其包括具有可变的电阻的可变电阻器装置(未示出)。对于一个示例，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器装置的电阻根据温度变化时，电阻存储装置可以是相变RAM(PRAM)。对于另一示例，当可变电阻器装置由上电极、下电极和位于上电极和下电极之间的过渡金属氧化物(复合金属氧化物)形成时，存储装置100可以是电阻RAM(ReRAM)。对于另一示例，当可变电阻器装置由磁性材料的上电极、磁性材料的下电极和位于上电极和下电极之间的电介质形成时，存储装置100可以是磁RAM(MRAM)。然而，发明构思的实施例不限于此，根据另一实施例，多个存储单元可以不是电阻存储单元。
写入/读取电路120可以用于对从多个存储单元中选择的存储单元执行写入和/或读取操作(在下文中，单独地或共同地，称为“读取/写入操作”)。写入/读取电路120可以包括一个或更多个页缓冲器125。当针对选择的存储单元执行写入操作时，页缓冲器125将被用作写入缓冲器以临时存储将被写入存储装置100的“写入数据”。然而，当针对选择的存储单元执行读取操作时，页缓冲器125可以被用作读取缓冲器以临时存储取出的读取数据。页缓冲器125的大小可以是N比特(例如，8KB)，每个存储单元的大小可以是M比特，其中，M小于N。
控制逻辑器130可以总体上用于控制存储装置100的整体操作。例如，控制逻辑器130可以在诸如写入/读取操作的各种操作中用于控制写入/读取电路120的操作。即，为了对存储装置100执行写入/读取操作，控制逻辑器130可以向写入/读取电路120提供诸如写入脉冲或读取脉冲的各种脉冲信号，写入/读取电路120可以基于各种脉冲信号向存储单元阵列110提供写入电流(或写入电压)或读取电流(或读取电压)。
如果针对从存储装置100取出的特定读取数据检测到的错误的纠正被证明是不可能的，则存储控制器200可以控制存储装置100以执行所谓“读取重试(read retry)操作”。例如，读取重试操作可以包括与一个或更多个修改的控制电压(或参考(reference)，例如，读取参考(read reference))相关地读取(或再读取)数据，所述修改的控制电压用于确定对于单级存储单元(SLC)的二进制数据值“0”和“1”。可以通过对于SLC分析与电阻大小分布相关的统计“谷”，然后执行恢复算法来实现所述参考的修改，从而得到使读取数据中的错误的产生最小化的合适的参考，其中，通过对读取数据执行数据确定操作来分析所述统计“谷”。
在图1中示出的实施例中，读取重试控制单元210可以用于基于检测到的读取错误的数量和建立的临界值来确定是否执行读取重试操作，并且可以进一步用于确定用于读取重试操作的合适的读取参考。因此，读取重试控制单元210可以确定分别与包括在存储单元阵列110中的存储单元组对应的不同的读取参考。而且读取重试控制单元210可以用于把读取重试命令以及不同的读取参考一起传送给存储装置100。例如，不同的读取参考可以以一个或更多个控制信号CTRL的形式从存储控制器200传送给存储装置100。
在这点上，读取重试控制单元210可以向存储装置100提供与调查电阻存储单元的电阻大小分布所需要的各种读取参考相关的“读取信息”，存储装置100可以通过基于接收到的读取信息设定读取条件来执行读取操作。然后，读取数据可以被提供给存储控制器200，其中数据确定单元220用于执行数据确定操作以产生“读取确定结果”。
在上述的背景下，对于“正常读取操作”(即，在假设的一套标称的或正常的操作条件下使用的读取操作)和读取重试操作(即，当正常读取操作产生具有大量的错误的读取数据时使用的读取操作)，读取条件可以被不同地限定(定义)。因此，包括相关的参考，可以将“正常读取操作条件”与“读取重试条件”区分开。
参照图1的示出的实施例，可以根据单个(“正常”)读取参考对存储单元阵列110的被选择的存储单元执行正常读取操作，而与存储单元阵列110中的多个存储单元之中的被选择的存储单元的特定布置无关。例如，控制逻辑器130可以利用单个读取参考来控制正常读取操作的执行，所述正常读取操作针对存储单元阵列110中的根据第一信号线而共同选择的存储单元。可选择地，控制逻辑器130可以利用与从被选择的存储单元划分而来的不同的单元区域对应的不同的读取参考来控制读取重试操作的执行，所述读取重试操作针对存储单元阵列110中的共同连接到第一信号线(例如，字线)的存储单元的组。因此，通过其共接到信号线而被选择的存储单元可以被划分成指定的单元区域，然后可以利用相应的读取参考在读取重试操作期间读取每个单元区域，所述相应的读取参考可以与用于读取其他单元区域的其他读取参考不同。在这点上，控制逻辑器130可以接收限定(定义)不同的读取参考的读取信息，所述不同的读取参考分别用于读取(在读取重试操作期间)相应的单元区域。
根据发明构思的某些实施例，与读取连接到第一信号线的存储单元相关的第一组读取参考可以与第二组读取参考完全或部分不同，所述第二组读取参考与读取连接到第二信号线的存储单元相关。在这点上，可以使用多个写入/读取电路120(和/或多个页缓冲器125)利用不同的读取参考来读取布置在不同的单元区域中的被选择的存储单元。
因此，在读取重试操作期间，可以在限定为不同的读取重试条件下读取数据，这样读取的所有数据可以被存储在页缓冲器125中，所述限定为不同的读取重试条件分别与不同的单元区域相关。例如，如果被选择的页的第一单元区域包括存储第一读取数据的第一存储单元，被选择的页的第二单元区域包括存储第二读取数据的第二存储单元，那么可以在不同的第一读取重试条件和第二读取重试条件下分别读取第一读取数据和第二读取数据。这里，第一读取数据和第二读取数据可以被提供给数据确定单元220，数据确定单元220可以用于对于第一读取数据和第二读取数据进行独立的确定，从而分析与给定的电阻大小分布相关的各个电阻数据谷。
读取重试控制单元210可以基于由数据确定单元220产生的确定结果来控制后续的读取重试操作。例如，如果在读取重试操作期间使用第一读取参考和第二读取参考(借此，分别使第一读取数据和第二读取数据的错误产生最小化)，则可以向存储装置100提供与第一读取参考和第二读取参考的使用相关的读取信息。
可以关于存储单元阵列内的每个单元区域中的存储单元的相对位置，来执行在发明构思的各个实施例中从较大组的存储单元指定单元区域。例如，可以根据沿着共同连接单元区域的存储单元(或提供共同的存取控制信号路径)的具体信号线的位置来完成单元区域指定。因此，可以对于每个相应的单元区域使用不同的读取参考来对单元区域独立地执行读取重试操作。此外，可以对单元区域调查(或预测)电阻大小分布的多个谷。因此，可以对与存储单元阵列110的具体单元区域中的存储单元的相对位置相关的局部变化进行补偿。
存储控制器200和存储装置100可以集成到半导体装置。例如，存储控制器200和存储装置100可以集成到半导体装置，因此可以构成存储卡。对于一个示例，存储控制器200和存储装置100可以集成到半导体装置，因此可以构成PC卡(PCMCIA卡)、紧凑型闪存卡(CF卡)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、迷你SD或微型SD)或通用闪存(UFS)。对于另一示例，存储控制器200和存储装置100可以集成到半导体装置，因此可以构成固态盘/驱动器(SSD)。
图2是进一步示出在一个示例中图1的存储系统10中的存储装置100的框图。
参照图2，存储装置100包括存储单元阵列110、写入/读取电路120、控制逻辑器130、电压生成单元140、行解码器150以及列解码器160。在图2中示出的写入/读取电路120包括读取电路121、写入电路122和页缓冲器125。
如上面所指出的，存储单元阵列110的存储单元关于第一信号线和第二信号线来分别进行连接(例如，存储单元阵列110的存储单元分别连接在第一信号线和第二信号线的各个交叉点处)。在下文中，示出的实施例假设第一信号线是位线BL而第二信号线是字线WL。
图3是进一步示出在一个示例中图2的存储单元阵列110的存储单元的电路图。
参照图3，存储单元阵列110是包括字线WL1至WLn、位线BL1至BLm和多个存储单元MC的二维(或水平的)存储器结构。字线WL、位线BL和存储单元MC的数量将根据实施例而变化。此外，在发明的其他实施例中，存储单元阵列110将是三维(或竖直的(垂直的))存储器结构。
在图3中示出的示例中，多个存储单元MC中的每个可以包括可变电阻器装置R和选择装置D。可变电阻器装置R可以指可变电阻材料，选择装置D可以指开关装置。
可变电阻器装置R连接在多条位线BL1至BLm中的一条和选择装置D之间，选择装置D可以连接在可变电阻器装置R和多条字线WL1至WLn中的一条之间。然而，发明构思的实施例不限于此，选择装置D可以连接在多条位线BL1至BLm中的一条和可变电阻器装置R之间，可变电阻器装置R可以连接在选择装置D和多条字线WL1至WLn中的一条之间。
选择装置D可以连接在多条字线WL1至WLn中的一条和可变电阻器装置R之间，并且可以根据施加到连接的字线和位线的电压来控制对于可变电阻器装置R的电流供应。尽管在图3中二极管被示出为选择装置D，但是这仅仅是发明构思的示例性实施例，并且根据另一实施例，可以将选择装置D修改为其他开关装置。
图4是示出在一个示例中被包括在图3的存储单元MC中的可变电阻器装置R的视图。
参照图4，可变电阻器装置R包括第一电极EL1和第二电极EL2以及设置在第一电极EL1和第二电极EL2之间的数据存储膜DS。
第一电极EL1和第二电极EL2可以由各种金属、金属氧化物或金属氮化物形成。第一电极EL1和第二电极EL2可以由铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钛铝(TixAlyNz)、铱(Ir)、铂(Pt)、银(Ag)、金(Au)、多晶硅、钨(W)、钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、镍(Ni)、钴(Co)、铬(Cr)、锑(Sb)、铁(Fe)、钼(Mo)、钯(Pd)、锡(Sn)、锆(Zr)、锌(Zn)、氧化铱(IrO2)、锆酸锶(SrZrO3)等形成。
数据存储膜DS可以由双极性电阻存储材料或单极性电阻存储材料形成。双极性电阻存储材料可以通过脉冲的极性以设置或重置状态被编程，钙钛矿类材料可以用作双极性电阻存储材料。同时，单极性电阻存储材料可以通过经由同一极性的脉冲在设置状态或重置状态中被编程，诸如NiOx或TiOx的过渡金属氧化物可以用作单极性电阻存储器材料。
图5A、图5B、图5C和图5D是示出图4中示出的存储单元MC的不同示例的各个电路图。
参照图5A，存储单元MCa可以包括可连接在位线BL和字线WL之间的可变电阻器装置Ra。存储单元MCa可以因分别施加到位线BL和字线WL的电压来存储数据。
参照图5B，存储单元MCb可以包括可变电阻器装置Rb和单向二极管Da。可变电阻器装置Rb可以包括电阻材料，从而存储数据。单向二极管Da可以是根据字线WL和位线BL的偏压向可变电阻器装置Rb供应电流或阻断电流的选择装置，即，开关装置。单向二极管Da可以连接在可变电阻器Rb和字线WL之间，可变电阻器装置Rb可以连接在位线BL和单向二极管Da之间。单向二极管Da和可变电阻器装置Rb的位置可以相对于彼此进行改变。
根据实施例，单向二极管Da可以是PN结二极管或PIN结二极管，单向二极管Da的阳极可以连接到可变电阻器装置Rb，单向二极管Da的阴极可以连接到多条字线WL1至WLn中的一条。如果单向二极管Da的阳极和阴极之间的电压差大于单向二极管Da的阈值电压，则单向二极管Da导通以向可变电阻器装置Ra供应电流。
参照图5C，存储单元MCc可以包括可变电阻器装置Rc和双向二极管Db。可变电阻器装置Rc可以包括电阻材料，从而存储数据。双向二极管Db可以连接在可变电阻器装置Rc和字线WL之间，可变电阻器装置Rc可以连接在位线BL和双向二极管Db之间。双向二极管Db和可变电阻器装置Rc的位置可以相对于彼此进行改变。通过使用双向二极管Db，可以切断可能流到未被选择的电阻器单元的漏电流。
参照图5D，存储单元MCd可以包括可变电阻器装置Rd和晶体管TR。晶体管TR可以是根据字线WL的电压来向可变电阻器装置Rd供应电流或阻断电流的选择装置，即，开关装置。晶体管TR可以连接在可变电阻器装置Rd和字线WL之间，可变电阻器装置Rd可连接在位线BL和晶体管TR之间。晶体管TR和可变电阻器装置Rd的位置可以相对于彼此进行改变。存储单元MCd可以根据被字线WL驱动的晶体管TR的ON或OFF而被选择或没有被选择。
参照图2，读取电路121可以连接到被选择的位线BL以读取存储在被选择的存储单元MC中的数据DATA，因此，可以输出存储在存储单元阵列110中的数据DATA。如果从存储控制器200接收到正常读取命令，则读取电路121可以对被选择的存储单元MC执行正常读取操作，如果从存储控制器200接收到读取重试命令，则读取电路121可以针对被选择的存储单元MC根据读取重试来执行读取重试操作。
在前述示例的背景下，如果对存储单元阵列110的被选择的存储单元执行读取重试操作，则读取电路121可以对从被选择的存储单元划分出的若干指定的单元区域中的每个单元区域独立地执行单元区域特定的读取重试操作，其中，利用不同的读取条件(即，不同的读取参考)来执行所得的多个单元区域特定的读取重试操作。然后，对每个单元区域读取的数据可以同时或顺序地存储在页缓冲器125中。
此外，在针对存储单元阵列110的被选择的存储单元执行写入操作之前，读取电路121可以执行“预读取重试操作”，从而通过对被选择的存储单元执行正常读取操作来预先读取被选择的存储单元的初始电阻状态。而且，在对被选择的存储单元执行写入操作之后，读取电路121可以执行“验证读取操作”，从而确定被选择的存储单元的写入数据状态。
读取电路121可以向存储装置100外部的一个或更多个电路(例如，存储控制器200)提供来自正常读取操作或读取重试操作的读取数据。此外，作为执行预读取重试操作或验证读取操作的结果，读取电路121可以向存储装置100内部的电路(例如，控制逻辑器130或写入电路122)提供读取数据(DATA)，作为指示先前的写入操作的成功/失败的通过/失败信号P/F。
写入电路122连接到被选择的位线BL，以向被选择的存储单元提供脉冲，从而执行写入(或编程)操作并且因此提供将被存储在存储单元阵列110中的数据。如这里使用的术语“脉冲”可以是指编程脉冲或写入脉冲，可以是电流脉冲或电压脉冲。
写入电路122可以用于在设置方向上执行写入操作(例如，“设置写入操作”)，其中，沿被选择的存储单元的电阻减小的方向对被选择的存储单元进行编程。此外，写入电路122可以在被选择的存储单元MC的电阻增大的重置方向上针对被选择的存储单元执行写入操作(例如，“重置写入操作”)。
在图2中，写入/读取电路120连接到列解码器160，从而连接到位线BL。然而，发明构思的实施例不限于此，写入/读取电路120可选择性地连接到行解码器150，从而连接到字线WL。
控制逻辑器130可以用于基于从存储控制器200接收到的命令CMD、地址ADDR和控制信号CTRL来提供各种控制信号，以向存储单元阵列110写入数据或者从存储单元阵列110读取数据。从控制逻辑器130输出的各种控制信号可以被提供到写入/读取电路120、电压生成单元140、行解码器150和列解码器160，因此，控制逻辑器130可以整体上控制存储装置100中的各个操作。
例如，控制逻辑器130可以基于命令CMD和控制信号CTRL来产生操作控制信号CTRL_op，并且可以向写入/读取电路120提供操作控制信号CTRL_op。操作控制信号CTRL_op可以包括随后将参照图14和图15详细描述的写入使能信号WEN、读取使能信号REN、感测使能信号SEN、放电信号DIS和预充电使能信号PRE。
此外，控制逻辑器130可以基于命令CMD、控制信号CTRL和从读取电路121接收到的通过/失败信号P/F来产生电压控制信号CTRL_vol。控制逻辑器130可以向电压生成单元140提供产生的电压控制信号CTRL_vol。电压控制信号CTRL_vol是用于调整提供至电压生成单元140的电压的电平的信号。
而且，控制逻辑器130可以把地址ADDR划分成行地址X_ADDR和列地址Y_ADDR，并且向行解码器150提供行地址X_ADDR以及向列解码器160提供列地址Y_ADDR。
对于图2的示出的实施例，控制逻辑器130可以根据从存储控制器200接收到的读取参考来限定(定义)读取条件，可以根据限定的读取条件而向写入/读取电路120和电压生成单元140提供控制信号。即，控制逻辑器130可以根据正常读取参考来限定(定义)正常读取条件，并且根据正常读取条件而向写入/读取电路120和电压生成单元140提供控制信号。此外，控制逻辑器130可以根据多个读取重试参考来限定(定义)若干个读取重试条件，所述若干个读取重试条件针对相应的数量的读取重试操作，并且控制逻辑器130可以根据限定的多个读取重试条件来向写入/读取电路120和电压生成单元140提供控制信号。
电压生成单元140可以用于基于电压控制信号CTRL_vol而产生各种类型的电压，所述电压用于对存储单元阵列110执行写入操作、读取操作和擦除操作。例如，电压生成单元140可以产生重置写入电压Vreset、设置写入电压Vset和读取电压Vread。此外，电压生成单元140可以产生施加到未被选择的存储单元的禁止电压Vinh。而且，电压生成单元140可以产生施加到写入/读取电路120的电源电压Vdd和预充电电压Vpre等。
在图2的示出的示例中，行解码器150经由字线WL连接到存储单元阵列110，并且可以用于响应于从控制逻辑器130接收到的行地址X_ADDR来激活字线WL之中的被选择的字线。即，行解码器150可以响应于行地址X_ADDR来控制施加到多条字线WL之中的被选择的字线的电压并控制被选择的字线的连接。
列解码器160经由位线BL连接到存储单元阵列110，并且可以用于响应于从控制逻辑器130接收到的列地址Y_ADDR来激活位线BL之中的被选择的位线。即，列解码器160可以响应于列地址Y_ADDR来控制施加到多条位线BL之中的被选择的位线的电压并控制被选择的位线的连接。
图6A是示出对于单级存储单元(SLC)而言存储单元根据电阻状态的分布的曲线图。
参照图6A，水平轴表示电阻，竖直轴表示存储单元的数量。因此，被编程的SLC可以具有低电阻状态(LRS)或高电阻状态(HRS)。将写入脉冲施加到SLC以将SLC从HRS切换为LRS的操作可以被称为“设置操作”或“设置写入操作”，而将写入脉冲施加到SLC以将SLC从LRS切换成HRS的操作可以被称为“重置操作”或“重置写入操作”。
可以选择LRS电阻分布和HRS电阻分布之间的任意电阻大小来作为“阈值电阻”Rth。在针对SLC的读取操作期间，如果读取结果大于阈值电阻Rth，则确定SLC处于HRS。然而，如果读取结果等于或小于阈值电压Rth，则确定SLC处于LRS。
在发明构思的某些实施例中，可以从存储控制器200在存储装置100中接收限定(定义)与阈值电阻Rth对应的读取参考REF的信息。控制逻辑器130可以用于根据限定读取参考REF的信息来设置读取条件，其中，读取条件可以包括限定(定义)提供给读取电路121的电压、电流和/或控制信号的信息。
图6B是示出对于多级存储单元(MLC)而言存储单元根据电阻状态的分布的曲线图。
这里，2比特MLC被假设为可以被编程为第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4。然而，发明构思的实施例不仅限于2比特MLC，而是某些MLC可以被构造成每存储单元存储三比特或更多比特的数据。
可以选择相邻的分布之间(例如，第一电阻状态RS1和第二电阻状态RS2之间、第二电阻状态RS2和第三电阻状态RS3之间以及第三电阻状态RS3和第四电阻状态RS4之间)的某些任意电阻以在相邻对的电阻状态分布之间进行辨别。而且以与SLC的方式相似的方式，在图6B的示出的示例中可对第一阈值电阻Rth1、第二阈值电阻Rth2和第三阈值电阻Rth3执行读取操作。
可以从存储控制器200在存储装置100中接收限定(定义)与第一阈值电阻Rth1、第二阈值电阻Rth2和第三阈值电阻Rth3对应的第一读取参考REFa、第二读取参考REFb和第三读取参考REFc的信息。控制逻辑器130可以用于基于限定读取参考REFa、REFb、REFc的信息来设置读取条件，读取条件可以包括关于施加到读取电路121的电压、电流和控制信号中的至少一种的信息。
图6A或图6B分别示出了对于SLC和MLC的理想的电阻状态分布。SLC和MLC的现实电阻状态分布可以通过形成在相邻的电阻状态之间的谷来表征，并且这些谷大大地影响相邻的电阻状态之间的感测(或辨别)裕度(margin)。此外，在执行写入操作之后的预定时间段之后，甚至呈现与图6A或图6B中示出的电阻状态相似的理想的或接近理想的电阻状态的SLC和MLC都将劣化。电阻状态分布的这种变化可能由各种依赖于时间的因素而引起，包括温度波动、电磁耦合效应、存储单元制造缺陷等。
当利用正常限定的读取参考(例如，REF、REFa、REFb或REFc)来对具有实质上改变的电阻状态分布的存储单元执行读取操作时，可能产生一个或更多个读取错误。然后，通过将读取操作期间使用的读取参考调整(或“最佳化”-意味着更好的优化)成远离它们的正常限定的水平，可以得到更好的读取结果。即，通过调整正常读取操作期间使用的正常读取参考以产生在读取重试操作期间使用的条件合适(condition-appropriate)的重试参考，可以使得读取错误的数量减少。
图7是进一步示出在一个示例中图1的存储控制器200的框图。
参照图7，存储控制器200包括读取重试控制单元210、数据确定单元220、主机接口230、中央处理单元(CPU)240、纠错码(ECC)单元250和存储器接口260。
主机接口230用于在存储控制器200和主机之间建立通信接口。例如，主机接口230可以从主机接收各种请求(例如，写入/读取请求)以及相关的数据，并且可以产生与将被存储装置100执行的所请求的存储器操作相关的各种内部信号。在这点上，存储控制器200可以通过利用包括USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机进行通信。
CPU 240可以用于控制存储控制器200的整体操作，可以控制与存储装置100执行的存储器操作相关的各种功能块。
ECC单元250可以用于对写入数据/读取数据执行ECC编码/解码。ECC解码将针对从存储装置100取出的读取数据产生检错结果，也可以用于纠正一个或更多个读取错误。数据确定单元220可以用于得到针对从存储装置100取出的读取数据的某些确定结果。例如，可以确定读取数据的比特值，还可确定比特值是否是数据错误。可以利用各种计算或逻辑运算操作来进行这样的确定操作。
ECC单元250可以利用诸如里德-索罗门(Reed-Solomon)码、海明(Hamming)码或循环冗余码的算法来执行ECC编码/解码过程。因此，ECC编码过程可包括基于写入数据来产生奇偶校验比特，ECC解码过程可以包括检测读取数据中的错误比特并纠正检测到的错误比特。例如，ECC单元250可以通过对从写入数据产生并且存储的奇偶校验数据(例如，奇偶校验比特)与写入数据进行比较来检测错误比特。通过在读取操作期间读取奇偶校验数据与读取数据，可以利用逻辑运算(例如，异或或XOR运算)并且利用奇偶校验数据和读取数据来对读取数据中的检测到的错误比特进行纠正。
ECC单元250可以被设置成具有预定的纠错率。然而，由ECC单元250提供的纠错率(即，在读取数据中检测到的错误比特的数量)越高，奇偶校验比特的数量将越多。
存储器接口260用于在存储控制器200和存储装置100之间建立接口。
存储控制器200可以向存储装置100提供正常读取命令和相应的正常读取参考。根据发明构思的某些实施例，对于布置在存储单元阵列110中的所有存储单元(SLC或MLC)而言，正常读取参考可以相同。因此，与图6A的示例一致，可以使用单个读取参考REF来读取SLC。可选择地，与图6B的示例一致，可以使用多个读取参考REFa、REFb、REFc来读取MLC。
然而，存储控制器200也可以向存储装置100提供读取重试命令和一组相应的读取重试参考。即，为了使存储装置100执行读取重试操作，存储控制器200可以传送读取重试命令和限定(定义)多个读取重试参考的信息，其中，针对正在被读取的存储单元的实际(和潜在变化的)电阻状态分布来使读取重试参考最优化。
根据发明构思的实施例，可以根据包括在存储单元阵列110中的不同的单元区域来确定各个读取重试参考。就这点而言应该注意到的是，由读取操作识别的限定的存储单元组可以跨过一个或更多个单元区域延伸。因此，在单个读取操作期间，对于设置在不同的单元区域中的不同的存储单元可以使用不同组的读取重试参考。例如，沿被选择的字线设置并且共同连接到被选择的字线的存储单元可以设置在第一单元区域和第二单元区域中。因此，可以利用第一组的读取重试参考在读取重试操作期间读取设置在第一单元区域中的第一组存储单元，而可以利用第二(并且可能不同的)组的读取重试参考在同一读取重试操作期间读取设置在第二单元区域中的第二组的存储单元。
再次参照图2，控制逻辑器130可以包括读取条件设置单元135，其中，读取条件设置单元135用于基于信息来设置将在下一读取操作期间使用的读取条件，所述信息限定(定义)以一种或更多种控制信号的形式从存储控制器200接收到的读取参考。这种读取条件将包括施加到读取电路121的电压、电流和/或控制信号。
当执行正常读取操作时，读取条件设置单元135将接收到限定(定义)正常读取参考的信息，并且将基于所述信息来产生正常读取条件。作为响应，读取电路121将在正常读取条件下对被选择的存储单元执行正常读取操作，并且作为执行的正常读取操作的结果而产生的“正常读取结果”可以存储在页缓冲器125中。
当执行读取重试操作时，读取条件设置单元135将接收限定(定义)读取重试参考的信息，并且将基于所述信息来产生各个读取重试条件。作为响应，读取电路121可以对存储单元阵列110中指定的多个单元区域中设置的存储单元独立地执行读取重试操作。因此，可以在相应的且可能不同的读取重试条件下在读取重试操作期间读取不同的单元区域中的不同组的存储单元，并且作为执行的读取重试操作的结果而产生的“读取重试结果”可以存储在页缓冲器125中。
图8是波形图和相应的表格，其示出了在针对图2的存储单元阵列110的存储单元执行读取操作的时间段中，感测节点处的电压。
参照图8，“感测节点”可以是连接到被选择的存储单元的读取电路121与被选择的位线BL之间的节点。下面将参照图14、图15、图16A、图16B、图17A、图17B、图18A、图18B和图19在一些额外的细节描述感测节点。从存储控制器200施加读取命令的时刻到完成对被选择的存储单元执行的读取操作的时刻之间的时间段被称作(总)读取时间tR。
读取操作的执行可以被理解为包括一系列的子操作。例如，可以在逻辑时间段期间执行诸如命令和地址解码操作的选择存储单元的子操作，其后可以执行针对连接到被选择的存储单元的位线的建立(set up)子操作，使得位线被预充电至预定的电平。接下来可以执行发展/感测(develop/sensing)子操作，在发展/感测子操作期间电流流过被选择的存储单元，使得施加到感测节点的电压变化并且感测存储在被选择的存储单元中的数据。然后，位线上存在的电压放电。在每个读取操作期间重复地执行这些子操作。
如图8的表格部分中所示出的，与其他类型的非易失性存储器相比，电阻存储器执行读取操作所需要的总时间tR相对短。即，ReRAM或PRAM可以在不到一微秒内(比在闪存中执行读取操作快大约40倍)执行读取操作。因此，闪存可以在一个读取操作期间从相对大量的存储单元读取数据，而电阻存储器可以利用多个读取操作从相对少的存储单元读取数据。
图9A、图9B、图9C和图9D示出了图2的页缓冲器125的不同构造。
参照图9A，页缓冲器125的大小可以被假设为例如8KB。即，在图9A的示出的示例中，在总读取时间tR期间执行的一个读取操作期间运行的页缓冲器125的大小为8KB。因此，读取数据在一个读取操作期间被存储在整个页缓冲器125中。如果在读取操作期间一个读取参考被均一地施加到被选择的存储单元，则将同时选择值8KB的存储单元，并且8KB的读取数据将被同时存储在页缓冲器125中。
参照图9B，页缓冲器125的大小被再次假设为8KB。然而，被选择的存储单元可以根据物理地址而被划分成第一单元区域G1和第二单元区域G2，页缓冲器125可以根据物理地址而被分配给第一单元区域G1和第二单元区域G2两者。
因此，可以以两(2)个4KB部分在读取操作期间操作页缓冲器125，其中，数据可以在一个读取操作期间被存储在页缓冲器125的一部分中。根据图9B中示出的实施例，对于第一单元区域G1可以在总读取时间tR期间执行读取操作，对于第二单元区域G2可以在总读取时间tR期间执行另一读取操作。因此，对于第一单元区域G1和第二单元区域G2可以在总读取时间tR期间同时执行相应的读取操作。
从与第一单元区域G1对应的存储单元读取的数据可以被存储在页缓冲器125的一部分中，例如，页缓冲器125的被分配给第一单元区域G1的部分的大小可以为4KB。此外，从与第二单元区域G2对应的存储单元读取的数据可以被存储在页缓冲器125的另一部分中，页缓冲器125的被分配给第二单元区域G2的部分的大小可以为4KB。
参照图9C，页缓冲器125的大小被再次假设为8KB。然而，被选择的存储单元可以根据逻辑地址而被划分成第一单元区域G1和第二单元区域G2，页缓冲器125可以根据逻辑地址而被分配给第一单元区域G1和第二单元区域G2两者。
这里再次，可以将页缓冲器125的在一个总读取时间tR期间执行的一个读取操作期间操作的部分假设为4KB。换言之，数据可以在一个读取操作期间被存储在页缓冲器125的一部分中。对于第一单元区域G1的一部分和第二单元区域G2的一部分可以在总读取时间tR期间执行读取操作，然后对于剩余的第一单元区域G1和剩余的第二单元区域G2可以在另一总读取时间tR期间执行读取操作。可选择地，对于第一单元区域G1和第二单元区域G2可以在总读取时间tR期间同时执行读取操作。
参照图9D，包括在存储单元阵列110中的存储器块BLOCK被假设为包括多个页(PAGE)，其中，每个页被划分成多个单元区域G1至Gk。每个页的大小被假设为N比特，单元区域G1至Gk中的每个的大小被假设为M比特，其中，M小于N。尽管图9D的每个页被划分成相同数量的单元区域，但是发明构思的其他实施例将具有不同的构造，各个页可以被划分成不同数量的单元区域。
图10是示出可以被包括在NAND闪存装置中的存储单元阵列MCA和页缓冲器PB的框图。
参照图10，包括在存储单元阵列MCA中的存储单元在页的单元(PAGE)中连接到同一字线，因此，同一字线电压被施加到包括在每个页中的多个存储单元。当对页执行读取操作时，根据读取参考REF的读取电压被施加到字线WL1，读取结果被存储在连接到位线BL1至BLm的页缓冲器(PB)中。
如上所述，在NAND闪存中，用于执行读取操作的读取参考REF是施加到字线WL1的读取电压。因此，包括在页中的存储单元连接到同一字线WL1，因此，根据同一读取参考REF执行读取操作。因此，当执行读取操作或读取重试操作时，包括在页中的存储单元可以被划分成多个单元区域。
页缓冲器同时存储来自包括在页中的存储单元的读取数据。在这种情况下，页缓冲器的大小被假设为与在总读取时间tR期间从包括在页中的存储单元读取的数据相同的大小。
图11是进一步示出在一个示例中根据发明构思的实施例的图2的存储单元阵列110和页缓冲器125的框图。
参照图11，包括在存储单元阵列110中的存储单元在页单元(PAGE)中连接到同一字线，因此，同一字线电压被施加到包括在页中的多个存储单元。
当对在图11中示出的被选择的页执行读取操作时，可以向字线WL1施加同一电压(例如，地电压Vss)。此外，根据不同的读取参考REF1和REF2的读取条件可以施加到连接到位线BL1至BLm的读取电路121(见图2)，读取结果被存储在连接到位线BL1至BLm的页缓冲器125中。
如上面描述的，沿位线方向施加用于执行读取操作的读取参考REF1和REF2，由于包括在页中的存储单元分别连接到不同的位线，因此不同的读取参考REF1和REF2可以被有效地施加到包括在公共页中的存储单元。即，不同的读取参考REF1和REF2可以施加到连接到存储单元阵列的各个单元区域中布置的存储单元的位线。因此，与上面描述的NAND闪存示例不同，在总读取时间tR期间执行的单个读取操作(正常和/或读取重试)期间，可以利用不同的读取参考REF1和REF2对(例如)第一单元区域G1和第二单元区域G2分别且独立地执行多个读取操作。
因此，对于图11中示出的示例，页缓冲器125可以被划分成分配给第一单元区域G1的第一区域REG1和分配给第二单元区域G2的第二区域REG2。根据第一读取参考REF1从第一单元区域G1读取的数据可以存储在第一区域REG1中，根据第二读取参考REF2从第二单元区域G2读取的数据可以存储在第二区域REG2中。
如上面描述的，根据不同的读取参考REF1和REF2读取的数据可以独立地存储在页缓冲器125中。即，根据第一参考REF1读取的数据和根据第二参考REF2读取的数据可以同时存储在页缓冲器125中。可选择地，根据第一参考REF1读取的数据和根据第二参考REF2读取的数据可以顺序地存储在页缓冲器125中。如上面参照图8所描述的，电阻存储器的总读取时间tR比例如NAND闪存的总读取时间tR短得多。因此，即使当对电阻存储器的第一单元区域G1和第二单元区域G2顺序地执行读取操作时，电阻存储器的累积的总读取时间也将比NAND闪存执行的读取时间短得多。
图12是示出利用与参照图11的存储装置描述的存储装置相似的存储装置执行读取操作的概念图。
参照图12，包括在页中的多个存储单元被划分成第一单元区域G1和第二单元区域G2。因此，页缓冲器125可以在操作上被划分为分配给第一单元区域G1的第一缓冲区域REG1和分配给第二单元区域G2的第二缓冲区域REG2。
首先，作为对被选择的页的存储单元执行正常读取操作的结果，可能产生读取错误。即，当利用正常读取参考REF对包括在页中的所有存储单元执行正常读取操作时，因第一单元区域G1和第二单元区域G2的分布差异(例如，与存储单元阵列110相关的局部变化)而产生读取错误。
然后，对第一单元区域G1和第二单元区域G2执行读取重试操作。即，可以同时执行对第一单元区域G1的读取重试操作和对第二单元区域G2的读取重试操作，或者根据第一读取参考REF1对第一单元区域G1执行读取重试操作，并且根据第二读取参考REF2对第二单元区域G2执行读取重试操作。第一读取参考REF1可以对应于包括在第一单元区域G1中的存储单元的两个相邻分布之间的谷，第二读取参考REF2可以对应于包括在第二单元区域G2中的存储单元的两个相邻分布之间的谷。
根据图12中示出的实施例，可以同时执行对第一单元区域G1的读取重试操作和对第二单元区域G2的读取重试操作。可选择地，可以顺序地执行对第一单元区域G1的读取重试操作和对第二单元区域G2的读取重试操作。如上面所描述的，电阻存储器的对于一个读取操作来说所需要的读取时间tR比NAND闪存的对于一个读取操作来说所需要的读取时间短得多，因此，即使当对第一单元区域G1和第二单元区域G2顺序地执行读取操作时，电阻存储器的总读取时间也比NAND闪存的读取时间短。
尽管未示出，但是可以多次重复根据本实施例的读取重试操作，因此，可以调查或预测关于第一单元区域G1和第二单元区域G2的第一谷和第二谷。可以稍微修改重复的读取重试操作中的读取参考。即，可以根据与第一读取参考REF1不同的第一调整的读取参考REF1’来对第一单元区域G1再次执行读取重试操作，可以根据与第二读取参考REF2不同的第二调整的读取参考REF2’来对第二单元区域G2再次执行读取重试操作。
第一修改的读取参考REF1’可以包括比第一读取参考REF1低的电阻大小，第二修改的读取参考REF2’可以包括比第二读取参考REF2高的电阻大小。因此，可以调查或预测邻近于第一单元区域G1的两个分布之间的谷，可以调查或预测邻近于第二单元区域G2的两个分布之间的谷。
可以在相对短的总读取时间期间对第一单元区域G1和第二单元区域G2中的每个独立地执行每个读取重试操作，因此，对于第一单元区域G1和第二单元区域G2可以独立地调查或预测谷。因此，可以补偿存储单元阵列110中的局部变化，此外，可以整体上改善存储装置的读取性能和成品率。
图13A和图13B示出了根据发明构思的某些实施例的图2的存储单元阵列110和页缓冲器125之间的可能连接方式。
参照图13A，存储单元阵列110可以包括页(PAGE)，其中，所述页包括‘m’个存储单元MC1至MCm。虽然为了便于解释在图13A的存储单元阵列110中仅包括一个页，但存储单元阵列110可以包括许多页。
页缓冲器125包括可以通过相应的位线BL1至BLm分别连接到存储单元MC1至MCm的多个缓冲器B1至Bm。多个缓冲器B1至Bm可以临时地存储将被写入存储单元阵列110的数据或者从存储单元阵列110读取的数据。
参照图13B，存储单元阵列110再次包括页(PAGE)，其中，所述页包括第一单元区域G1和第二单元区域G2。这里，然而，一些存储单元被分组为第一单元区域G1，一些其他存储单元被分组成第二单元区域G2。从页划分出的单元区域的数量可以变化，可以例如根据构成的ECC单元的特性来确定每个单元区域的大小。
因此，页缓冲器125可以包括分配给第一单元区域G1的第一缓冲器组BG1和分配给第二单元区域G2的第二缓冲器组BG2。第一缓冲器组BG1可以包括分别对应于包括在第一单元区域G1中的多个存储单元的多个缓冲器，第二缓冲器组BG2可以包括分别对应于包括在第二单元区域G2中的多个存储单元的多个缓冲器。根据本实施例，第一缓冲器组BG1对应于图12的第一缓冲区域REG1并且第一读取参考REF1可以施加至其，第二缓冲器组BG2对应于图12的第二缓冲区域REG2并且第二读取参考REF2可以施加至其。
图14是进一步示出在一个示例(121a)中图2的读取电路121的电路图。
参照图14，读取电路121a可以用于基于流向存储单元的单元电流Icell来读取存储在存储单元(MC)中的数据。图14的读取电路121a包括电流生成单元1211、钳位单元1213和感测放大器1215。然而，读取电路121的结构不限于此，读取电路121可以具有预定的结构，在这种结构中，可以通过比较流过存储单元的单元电流Icell和参考电流Iref来读取存储在存储单元中的数据。在下文中，将描述根据所示出的实施例的读取电路121a的元件。
电流生成单元1211连接在读取电压端子Vread和感测节点SN之间以产生参考电流Iref。例如，电流生成单元1211可以包括由两个晶体管组成的电流镜像电路。可以基于存储单元MC的特性或单元电流Icell来预先确定参考电流Iref，可以基于确定的参考电流Iref来选择包括在电流镜像电路中的晶体管。
读取条件设置单元135可以用于根据读取参考来设置读取电压Vread或参考电流Iref。读取条件设置单元135可以根据设置的读取电压Vread或设置的参考电流Iref来将电压控制信号CTRL_vol提供给电压生成单元140。电压生成单元140可以根据电压控制信号CTRL_vol产生读取电压Vread，并且将其提供给读取电路121a。
钳位单元1213连接在感测节点SN和存储单元MC之间，以将位线电压VBL钳制在适于读取的范围内。具体地，钳位单元1213可以根据钳位信号CLP来钳制位线电压VBL。即，可以基于钳位信号CLP来确定位线电压VBL。例如，钳位单元1213可以是NMOS晶体管1213，NMOS晶体管1213包括向其输入钳位信号CLP的栅极、连接到感测节点SN的漏极和连接到存储单元MC的源极。
读取条件设置单元135可以根据读取参考来设置钳位信号CLP。读取条件设置单元135可以根据设置的钳位信号CLP来向电压生成单元140提供电压控制信号CTRL_vol。电压生成单元140可以根据电压控制信号CTRL_vol产生钳位信号CLP，并且将其提供给读取电路121a。
感测放大器1215可以将作为感测节点的电压的感测电压Vsense与参考电压Vref1进行比较，并且可以根据电压比较的结果来感测或读取存储在存储单元MC中的数据。此外，感测放大器1215可以根据感测放大器使能信号SAE来执行感测操作。即，感测放大器1215可以在感测放大器使能信号SAE被激活时执行感测操作。
感测电压Vsense可以被施加于非反相输入端，且参考电压Vref1可以被施加到感测放大器1215的反相输入端。然后，如果感测电压Vsense高于参考电压Vref1，则感测放大器1215可以提供具有逻辑电平'1'的输出，如果感测电压Vsense低于参考电压Vref1，则感测放大器1215可以提供具有逻辑电平'0'的输出。
读取条件设置单元135可以用于根据读取参考来设置参考电压Vref1或感测放大器使能信号SAE。读取条件设置单元135可以根据设置的参考电压Vref1而将电压控制信号CTRL_vol提供给电压生成单元140。电压生成单元140可以根据电压控制信号CTRL_vol产生参考电压Vref1，且将其提供给读取电路121a。此外，读取条件设置单元135可以根据设置的感测放大器使能信号SAE来调整感测放大器使能信号SAE的激活时序(activationtiming)，并且将操作控制信号CTRL_op提供给读取电路121a。
将描述图1的存储装置100利用图14的读取电路121a的示例性读取操作。
钳位单元1213可以钳制位线电压VBL到预定电平，因此，相对于预定电平的位线电压VBL，流向存储单元的单元电流Icell可以被确定为与存储单元的电阻大小成比例。如果单元电流Icell高于参考电流Iref，则感测电压Vsense减小，如果单元电流Icell低于参考电流Iref，则感测电压Vsense增加。因此，可以通过将感测电压Vsense与参考电压Vref1进行比较来读取存储在存储单元中的数据，感测电压Vsense是根据与存储单元的电阻大小不成比例的单元电流Icell而修改的。
例如，如果存储单元的电阻大小是第一电阻R1，则流向存储单元的单元电流Icell高于参考电流Iref，因此，感测电压Vsense可以减小。因此，感测电压Vsense小于参考电压Vref1，因此，感测放大器1215可提供具有逻辑电平'0'的输出。结果，可以确定存储在存储单元中的电阻大小为第一电阻R1。
例如，如果存储单元的电阻大小是第一电阻R2，则流向存储单元的单元电流Icell低于参考电流Iref，因此，感测电压Vsense可以增加。因此，感测电压Vsense高于参考电压Vref1，因此，感测放大器1215可提供具有逻辑电平'1'的输出。结果，可以确定存储在存储单元MC中的电阻大小为第二电阻R2。
如上所述，读取电路121a的操作可以根据诸如施加到读取电路121a的电压(例如Vread、Vref1或VCLP)、电流(例如，Iref)或控制信号(例如，SAE)的读取条件而变化。因此，如果读取条件改变了，则感测放大器1215的输出也将改变。
再次参照图12，与第一单元区域G1对应的第一读取参考REF1从正常读取参考REF移动到左侧，即，沿电阻减小的方向。在这种情况下，读取条件设置单元135可以根据第一读取参考REF1来设置第一读取条件，在第一读取条件下，施加到感测放大器1215的参考电压Vref1、电流生成单元1211中产生的参考电流Iref和施加到电流生成单元1211的读取电压Vread中的至少一个增大。
同时，与第二单元区域G2对应的第二读取参考REF2从正常读取参考REF移动到右侧，即，沿电阻增大的方向。在这种情况下，读取条件设置单元135可以根据第二读取参考REF2来设置第二读取条件，在第二读取条件下，施加到感测放大器1215的参考电压Vref1、电流生成单元1211中产生的参考电流Iref和施加到电流生成单元1211的读取电压Vread中的至少一个减小。
图15是进一步示出在另一示例(121b)中图2的读取电路121的电路图。
参照图15，读取电路121b可以基于感测时序ts中的感测电压Vsense来读取存储在存储单元MC中的数据。如图15中所示，读取电路121b包括预充电单元1217、钳位单元1213和感测放大器1215。然而，读取电路121b的结构不限于此，读取电路121b可以具有预定的结构，在预定的结构中，可以通过将感测时序ts中的感测电压Vsense与参考电压Vref2进行比较来读取存储在存储单元MC中的数据。在下文中，将描述根据本实施例的读取电路121b的元件。
预充电单元1217可以在读取操作或感测操作之前的预充电部分期间将感测电压Vsense预充电成诸如预充电电压Vpre的预定的电压，所述感测电压Vsense是感测节点SN的电压电平。根据本实施例，预充电单元1217可以包括连接在预充电电压端子Vpre和感测节点SN之间的开关SW1以及连接到感测节点SN的电容器Csa。
开关SW1可以根据预充电使能信号PRE来切换，详细地，开关SW1可以是包括预充电使能信号PRE施加到其的栅极、连接到预充电电压端子Vpre的源极以及连接到感测节点SN的漏极的PMOS晶体管。电容器Csa可以根据开关SW1的根据预充电使能信号PRE的切换操作而被预充电到预充电电压Vpre。因此，可以根据施加到预充电单元1217的预充电电压Vpre和预充电使能信号PRE来改变电容器Csa的电容。
根据本实施例，读取条件设置单元135可以根据读取参考来设置预充电电压Vpre、预充电使能信号PRE或充入电容器Csa的电荷量。读取条件设置单元135可以根据设置的预充电电压Vpre来将电压控制信号CTRL_vol提供给电压生成单元140。此外，读取条件设置单元135可以根据设置的预充电使能信号PRE来调整预充电使能信号PRE的激活时序，并且将操作控制信号CTRL_op提供给读取电路121b。
钳位单元1213可以连接在感测节点SN和存储单元(MC)之间并且将位线电压钳制在适于读取的范围内。具体地，钳位单元1213可以根据钳位信号来将位线电压VBL钳制到预定的电平。换言之，可以基于钳位信号CLP来确定位线电压VBL。例如，钳位单元1213可以是NMOS晶体管1213，NMOS晶体管1213包括向其输入钳位信号CLP的栅极、连接到感测节点SN的漏极和连接到存储单元的源极。
读取条件设置单元135可以用于根据读取参考来设置钳位信号CLP。读取条件设置单元135可以根据设置的钳位信号CLP而将电压控制信号CTRL_vol提供给电压生成单元140。电压生成单元140可以根据电压控制信号CTRL_vol产生钳位信号CLP，且将其提供给读取电路121b。
感测放大器1215可以将作为感测节点的电压的感测电压Vsense与参考电压Vref2进行比较，并且可以根据电压比较的结果来感测或读取存储在存储单元中的数据。可以基于存储单元的特性或模式确定信号MD来预先确定参考电压Vref2。此外，感测放大器1215可以根据感测放大器使能信号SAE来执行感测操作；详细地，感测放大器1215可以在感测放大器使能信号SAE被激活时执行感测操作。
即，感测电压Vsense可以被施加于感测放大器1215的非反相输入端，参考电压Vref2可以被施加到感测放大器1215的反相输入端。然后，如果感测电压Vsense高于参考电压Vref2，则感测放大器1215可以提供具有逻辑电平'1'的输出，如果感测电压Vsense低于参考电压Vref2，则感测放大器1215可以提供具有逻辑电平'0'的输出。
读取条件设置单元135可以用于根据读取参考来设置参考电压Vref2或感测放大器使能信号SAE。读取条件设置单元135可以根据设置的参考电压Vref2而将电压控制信号CTRL_vol提供给电压生成单元140。电压生成单元140可以根据电压控制信号CTRL_vol产生参考电压Vref2，且将其提供给读取电路121b。此外，读取条件设置单元135可以根据设置的感测放大器使能信号SAE来调整感测放大器使能信号SAE的激活时序，并且将操作控制信号CTRL_op提供给读取电路121b。
将描述图1的存储装置100利用图15的读取电路121b的示例性读取操作。
预充电单元1217可以在感测部分之前的预充电部分中将感测电压Vsense预充电至预充电电压电平Vpre，因此，在被连接到位线(即，连接到存储单元)之前，感测电压Vsense可以具有预充电电压Vpre。当钳位单元1213通过钳位信号CLP来切换时，感测节点SN连接到位线，即，存储单元。因此，单元电流Icell根据感测电压Vsense的预定的电压电平Vpre和存储单元的电阻大小R而流到存储单元。
因此，感测电压Vsense根据时间而减小，感测电压Vsense的减小时间可以被确定为与存储单元的电阻大小R成比例。当存储单元的电阻大小R低时，单元电流Icell增大，结果，感测电压Vsense的减小时间减少。同时，如果存储单元的电阻大小R高，则单元电流Icell减小，因此，感测电压Vsense的减小时间增长。因此，通过调整感测放大器使能信号SAE，可以确定感测时序ts，可以通过比较感测时序ts中的感测电压Vsense和参考电压Vref2来读取存储在存储单元中的数据。
例如，如果存储单元的电阻大小是图6B中示出的第三电阻R3，则流向存储单元的单元电流Icell可能相对高，并且在感测时序ts的感测电压Vsense可以比参考电压Vref2小。因此，感测放大器1215可提供具有逻辑电平'0'的输出。结果，可以确定存储在存储单元中的电阻大小为第三电阻R3。
例如，如果存储单元的电阻大小是图6B中示出的第四电阻R4，则流向存储单元的单元电流Icell可能相对低，并且在感测时序ts的感测电压Vsense可以比参考电压Vref2高。因此，感测放大器1215可提供具有逻辑电平'1'的输出。结果，可以确定存储在存储单元中的电阻大小为第四电阻R4。
再次参照图12，与第一单元区域G1对应的第一读取参考REF1从正常读取参考REF移动到左侧，即，沿电阻减小的方向。在这种情况下，控制逻辑器130可以根据第一读取参考REF1来设置第一读取条件，在第一读取条件下，例如，施加到感测放大器1215的参考电压Vref2、施加到预充电单元1217的预充电电压Vpre、预充电使能信号PRE被去激活的时序、在电容器Csa中充入的电荷量以及感测放大器使能信号SAE被去激活的感测时序ts减小。
同时，与第二单元区域G2对应的第二读取参考REF2从正常读取参考REF移动到右侧，即，沿电阻增大的方向。在这种情况下，控制逻辑器130可以根据第二读取参考REF2来设置第二读取条件，在第二读取条件下，例如，施加到感测放大器1215的参考电压Vref2、施加到预充电单元1217的预充电电压Vpre、预充电使能信号PRE被去激活的时序、在电容器Csa中充入的电荷量以及感测放大器使能信号SAE被去激活的感测时序ts增大。
图16A、图16B、图17A、图17B、图18A和图18B(在下文中共同地，图16A至图18B)是示出根据发明构思的实施例的读取条件的各个示例的曲线图。参照图14和图15的读取电路121a和121b来描述在曲线图图16A至图18B的背景下描述的可操作的主题。
图16A和图16B示出了通过调整感测使能信号SAE的激活时间来改变读取条件的示例。如图16A中示出的，感测节点电压Vsense的下降速度可以根据存储单元的电阻R1至R4而不同，可以根据用于控制感测放大器的感测时间的感测放大器使能信号SAE来不同地读取存储单元的数据。
例如，根据在正常读取条件中使用的感测放大器使能信号SAE_N，在预定时间具有第三电阻状态R3和第四电阻状态R4的存储单元的感测节点电压Vsense的电平比参考电压Vref高，然而具有第一电阻状态R1和第二电阻状态R2的存储单元的感测节点电压Vsense的电平可以比参考电压Vref小。
在另一方面，根据在读取重试模式中使用的第一读取条件中使用的感测放大器使能信号SAE_1，具有第二电阻状态R2的存储单元的感测节点电压Vsense的电平可以比参考电压Vref高。此外，根据在读取重试模式中使用的第二读取条件中使用的感测放大器使能信号SAE_2，具有第三电阻状态R3的存储单元的感测节点电压Vsense的电平可以比参考电压Vref低。
根据发明构思的实施例，当基于第一读取条件来读取包括在页中的第一单元区域，并且基于第二读取条件来读取包括在页中的第二单元区域时，如图16B中所示，在第一读取条件下感测放大器使能信号SAE_1的激活时间与在第二读取条件下感测放大器使能信号SAE_2的激活时间可以不同。
即使存储单元的电阻大小分布变化，也可以通过再读取数据并确定数据来检测使产生的错误最少的感测放大器使能信号SAE的激活时间，其中，如上所述的通过改变感测放大器使能信号SAE的激活时间来再读取数据。
图17A和图17B示出了通过改变预充电使能信号PRE或钳位信号CLP来改变读取条件的示例。
如图17A中所示，可以通过改变预充电使能信号PRE被激活的部分来改变读取条件。例如，可以不同地设置部分PRE_N、部分PRE_1和部分PRE_2，在部分PRE_N中预充电使能信号PRE在一般操作模式中被激活，在部分PRE_1中与读取重试模式中的第一读取条件对应的预充电使能信号PRE被激活，在部分PRE_2中与读取重试模式中的第二读取条件对应的预充电使能信号PRE被激活。当预充电使能信号PRE的激活部分不同时，在电容器Csa中充入的电荷量会变化，因此，施加到感测节点SN的预充电电压的电平会变化。
如图17B中所示，可以通过调整钳位信号CLP的大小和宽度来改变读取条件。例如，在正常操作模式中钳位信号CLP_N的大小和/或宽度可以不同于在读取重试模式中与第一读取条件对应的钳位信号CLP_1的大小和/或宽度以及在读取重试模式中与第二读取条件对应的钳位信号CLP_2的大小和/或宽度。通过调整钳位信号CLP的大小和宽度，可以改变施加到感测节点SN的电压的大小。
图18A和图18B示出了通过改变参考电压Vref、参考电流Iref、预充电电压Vpre等的大小来改变读取条件的示例。
如图18A中所示，可以不同地设置在普通操作模式中的参考电压Vref_N的电平或预充电电压Vpre_N的电平以及在读取重试模式中应用于读取条件的参考电压的电平或预充电电压的电平。参照图18A，与第一读取条件对应的参考电压Vref_1的电平或预充电电压Vpre_1的电平比在普通操作模式中的参考电压Vref_N的电平或预充电电压Vpre_N的电平低，与第二读取条件对应的参考电压Vref_2的电平或预充电电压Vpre_2的电平比在普通操作模式中的参考电压Vref_N的电平或预充电电压Vpre_N的电平高。
如图18B中所示，与第一读取条件对应的参考电流Iref_1的大小比在普通操作模式中的参考电流Iref_N小，与第二读取条件对应的参考电流Iref_2的大小比普通操作模式中的参考电流Iref_N大。
图19是示出根据发明构思的另一实施例的存储系统20的框图。
参照图19，存储系统20包括存储装置300和存储控制器300，其中，存储装置300包括存储单元阵列310、写入/读取电路320、控制逻辑器330和数据确定单元340，存储控制器400包括读取重试控制单元410。
图19的存储单元阵列310、写入/读取电路320、控制逻辑器330和读取重试控制单元410分别对应于图1的存储单元阵列110、写入/读取电路120、控制逻辑器130和读取重试控制单元210。
根据图19中示出的实施例，可以利用存储装置300来执行在读取重试模式中针对读取数据的数据确定操作。例如，如果在通过正常读取操作返回的读取数据中产生无法纠正的错误，则存储装置300可以在读取重试控制单元410的控制下进入读取重试模式。在读取重试模式中，如上所述，可以根据不同的读取条件来分别读取与数据页相关的多个单元区域，数据确定单元340可以执行确定操作以关于读取数据分析电阻大小分布并预测谷。确定结果可以被提供给存储控制器400，存储控制器400可以基于确定结果来控制读取重试模式中的整体操作。
图20是示出根据发明构思的另一实施例的存储系统30的框图。
参照图20，存储系统30包括存储装置500和存储控制器600，其中，存储装置500包括存储单元阵列510、写入/读取电路520和控制逻辑器530，存储控制器600包括读取重试控制单元610、数据确定单元620和信息存储单元630。尽管在图20中数据确定单元620被包括在存储控制器600中，但是与上面描述的图19的实施例相似，数据确定单元620可以被包括在存储装置500中。
根据图20中示出的实施例的存储单元阵列510、写入/读取电路520、控制逻辑器530、读取重试控制单元610和数据确定单元620分别与图1的存储单元阵列110、写入/读取电路120、控制逻辑器130、读取重试控制单元210和数据确定单元220对应。
与上面描述的实施例一致，读取重试控制单元610可以在读取重试模式期间用于控制整体操作，对于利用不同的读取参考感测的多个单元区域的读取数据可以具有由数据确定单元620做出的各种确定结果。可以基于所述各种确定结果来预测由读取请求所要求的页的存储单元的具体电阻状态分布中的谷，此外，可以选择与电阻大小分布的谷对应的读取参考。
存储单元阵列510包括多个页，可以针对所述多个页选择不同的读取参考。例如，电阻大小分布可能针对存储单元阵列510的每个页而变化，因此，与各个页的电阻大小分布的谷对应的读取参考可以不同。信息存储单元630可以存储与对应于各个页的读取参考相关的信息。然后，存储控制器600在对存储单元阵列510的正常读取操作期间参考与存储在信息存储单元630中的读取参考相关的信息。与将被读取的页对应的读取参考信息可以被提供给存储装置500。
图21示出了在发明构思的某些实施例中可使用的存储装置。
参照图21，存储装置是三维(3D)交叉点存储器。在示出的示例中，位线BL1被假设为被选择的位线，字线WL4被假设为被选择的字线。因此，可以对设置在被选择的位线BL1和被选择的字线WL4彼此交叉的区域中的存储单元执行写入操作、读取操作或擦除操作，操作电压或操作电流可以施加到被选择的位线BL1和被选择的字线WL4。第一禁止电压VinhibitY可以施加到未被选择的位线BL0和BL1，第二禁止电压VinhibitX可以施加到未被选择的字线WL0、WL1、WL2、WL3和WL5。
设置在邻近于被选择的位线BL1的第二层和第三层中的存储单元可以被确定为第一单元区域G1，操作电压或操作电流被施加到被选择的位线BL1，设置在第一层和第四层中的存储单元可以被确定为第二单元区域G2。因此，可以根据分别与第一单元区域G1和第二单元区域G2对应的第一读取参考REF1和第二读取参考REF2来独立地执行读取重试操作。
图22是总结根据发明构思的某些实施例的操作存储系统的方法的流程图。
参照图22，示出了在对存储装置执行正常读取操作之后的由存储系统执行的一系列的操作。产生数据读取错误(S11)，然后确定利用给出的ECC能力是否能够纠正数据读取错误(S13)。作为确定的结果，如果能够进行ECC纠正，则读取操作被视为完成(S15)。否则，如果不能进行ECC纠正，则执行读取重试操作(S17)。
图23是进一步总结可以被包括在图22的读取重试操作(S17)中的方法步骤的流程图。
参照图23，在执行读取重试操作期间，根据多个单元区域来划分共同连接到被选择的第一信号线的被选择的存储单元(S120)。即，被选择的存储单元可以根据对应的ECC单元而被划分成多个单元区域。例如，第一信号线可以是字线。根据实施例，被选择的存储单元可以根据物理地址而被划分成多个单元区域。根据另一实施例，被选择的存储单元可以根据逻辑地址而被划分成多个单元区域。
然后，可以通过利用分别与多个单元区域对应的多个不同的读取参考来对多个单元区域独立地执行读取操作(S140)。可以对于分别连接到多个单元区域的各个第二信号线来不同地确定多个读取参考。例如，第二信号线可以是位线。
根据一些实施例，在对多个单元区域执行读取操作的操作中，可以通过利用多个读取参考对多个单元区域同时执行读取操作。根据其他实施例，在对多个单元区域执行读取操作的操作中，可以通过利用多个读取参考对多个单元区域顺序地执行读取操作。
图23的方法还可以包括根据多个读取参考设置多个不同的读取条件的操作。多个读取条件可以包括施加到与第二信号线连接的读取电路的电压、电流和控制信号中的至少一种，所述第二信号线分别连接到多个单元区域。电压可以包括预充电电压、钳位电压、读取电压和参考电压中的至少一种。电流可以包括参考电流。控制信号可以包括预充电使能信号和感测放大器使能信号中的至少一种。
在独立地执行读取操作(S140)之前，所述方法还可以包括通过利用一个读取参考对被选择的存储单元执行正常读取操作的操作。独立地执行读取操作的操作(S140)可以是当作为执行正常读取操作的结果的错误的数量超过临界值时执行的读取重试操作。
图24是总结可以被包括在关于图23描述的方法中的进一步操作的流程图。
参照图24，基于执行读取操作的结果来调整多个读取参考(S160)。
通过利用经调整的多个读取参考，对多个单元区域中的每个单元区域独立地执行读取重试操作(S170)。
然后，确定错误的数量是否超过临界值(S180)。作为确定的结果，如果错误的数量超过临界值，则再次执行操作S160。如果错误的数量没有超过临界值，则操作结束。
图25是总结根据发明构思的另一实施例的操作存储装置的方法的流程图。
参照图25，根据本实施例的操作存储装置的方法是对包括在存储单元阵列中的被选择的存储单元执行读取操作的方法，并且可以包括在存储装置中执行的操作，其中，存储单元阵列被包括在存储装置中。因此，参照图1至图24的描述也应用于根据本实施例的操作存储装置的方法。在下文中，将参照图1至图25来描述根据本实施例的操作存储装置的方法。
响应于正常读取命令，对被选择的存储单元执行正常读取操作(S220)。
然后，响应于读取重试命令和第一读取参考，对被选择的存储单元之中的与第一读取参考对应的第一单元区域来执行读取操作(S240)。而且响应于读取重试命令和第二读取参考，对被选择的存储单元之中的与第二读取参考对应的第二单元区域来执行读取操作(S260)。可以同时执行、顺序地执行或以相反的顺序执行操作S240和操作S260。
所述方法还可以包括根据第一读取参考设置第一读取条件的操作和根据第二读取参考设置第二读取条件的操作，第一读取条件包括施加到与第一单元区域连接的第一读取电路的电压、电流和控制信号中的至少一种，第二读取条件包括施加到与第二单元区域连接的第二读取电路的电压、电流和控制信号中的至少一种。第一读取参考和第二读取参考可以彼此不同。
图26是总结根据发明构思的另一实施例的操作存储系统装置的方法的流程图。
参照图26，根据本实施例的操作存储装置的方法是对包括在存储单元阵列中的被选择的存储单元执行读取操作的方法，并且可以包括在存储装置中执行的操作，其中，存储单元阵列被包括在存储装置中。因此，参照图1至图25的描述也应用于根据本实施例的操作存储装置的方法。在下文中，将参照图1至图26来描述根据本实施例的操作存储装置的方法。
这里，正常读取命令被发送至存储装置，使得执行针对被选择的存储单元的正常读取操作(S320)。根据实施例，被选择的存储单元可以共同地连接到同一第一信号线。例如，第一信号线可以是字线。
从存储装置接收从被选择的存储单元读取的数据(S340)。
如果数据中的错误的数量超过临界值，则确定分别与从被选择的存储单元划分而来的多个单元区域对应的多个不同的读取参考(S360)。
将读取重试命令和多个读取参考发送到存储装置，使得对被选择的存储单元执行读取重试操作(S380)。
根据另一实施例，所述方法还可以包括接收根据多个读取参考从存储装置读取的数据的操作和对读取数据进行分析以调整多个读取参考的操作。
图27A、图27B和图27C是示出根据发明构思的实施例的应用示例的框图。即，图27A、图27B和图27C是示出根据上面实施例的存储单元的各个区域存储信息的示例的框图。在图27A、图27B和图27C中，示出了实施例，在所述实施例中，在读取重试模式中根据不同的读取条件从页的单元区域中的每个单元区域读取数据，基于读取数据来选择可以使错误的数量最小化的读取条件，与被选择的读取条件相关的读取参考信息被存储在存储控制器中。当存储读取参考信息时，存储单元可以被限定为不同的区域。
参照图27A，存储单元阵列包括多个页PAGE 1至PAGE n，可以针对页PAGE 1至PAGEn分别设置不同的读取条件。例如，可以针对第一页PAGE 1设置第一读取条件REF1，可以针对第二页PAGE 2设置第二读取条件REF2。如上所描述的用于设置针对每个页的读取条件的读取参考信息被存储在存储控制器中，可以基于不同的读取条件在正常读取操作中根据读取参考信息来从每个页读取数据。
参照图27B，可以根据片(tile)来限定存储单元阵列。例如，片可以包括多个存储单元和连接到所述多个存储单元的字线和位线。此外，片可以包括共同连接到字线的行解码器和共同连接到位线的列解码器。在本实施例中，示出了片TILE A和片TILE B。
参照片TILE A，片TILE A可以包括根据上述实施例的多个页，可以通过利用不同的读取条件在读取重试模式中从包括在每个页中的多个单元区域读取数据。此外，可以通过利用数据确定操作来分析存储单元的电阻大小分布，并且可以预测电阻大小分布的谷。可以选择并存储针对片TILE A的多个页的参考条件REF1，随后，可以基于参考条件REF1在正常读取操作中读取数据，其中，通过参考条件REF1可以使错误产生共同地最小化。同样地，可以针对片TILE B来选择并存储参考条件REF2，并且在随后的正常读取操作中，可以基于参考条件REF2来读取数据。如果对于各个片而言电阻大小分布相似地变化，则本实施例可以是有利的。
参照图27C，可以根据块(block)来限定存储单元阵列，所述块可以包括多个片。在图27C中，示出了第一块BLK1和第二块BLK2，并且第一块BLK1和第二块BLK2可以均包括多个片。
参照第一块BLK1，可以通过利用不同的读取条件在读取重试模式中从包括在片的每个页中的多个单元区域读取数据。可以选择并存储相对于第一块BLK1的多个片的参考条件REF1，可以通过参考条件REF1使错误产生共同地最小化，并且在随后的正常读取操作中，可以基于参考条件REF1来读取第一块BLK1的数据。同样地，可以相对于第二块BLK2来选择并存储参考条件REF2，可以在随后的正常读取操作中基于参考条件REF2来读取第二块BLK2的数据。如果对于各个块而言电阻大小分布相似地变化，则本实施例可以是有利的。
尽管如参照图27A至图27C所描述的在大多数情况下通过利用参考条件REF1和REF2并且通过读取操作会产生ECC可纠正的错误，但是在一些页中，会产生无法纠正的错误。在这种情况下，可以对相应的页执行读取重试模式，并且根据发明构思的实施例的方法，可以减少读取重试模式所需要的时间。此外，当基于预测电阻大小分布的谷的结果来预先存储读取参考信息时，可以减少进入读取重试模式的次数。
图28是示出应用于存储卡系统1000的根据发明构思的实施例的存储系统的框图。
参照图28，存储卡系统1000可以包括主机1100和存储卡1200。主机1100可以包括主机控制器1110和主机接触件1120。存储卡1200可以包括卡接触件1210、卡控制器1220和存储装置1230。存储卡1200可以通过利用图1至图27C中示出的实施例来实现。
主机1100可以将数据写入存储卡1200或读取存储在存储卡1200中的数据。主机控制器1110可以通过主机接触件1120向存储卡1200发送命令CMD、主机1100中的时钟发生器(未示出)产生的时钟信号CLK以及数据DATA。
响应于通过利用卡接触件1210接收的命令CMD，卡控制器1220可以与卡控制器1220中的时钟发生器(未示出)产生的时钟信号同步地在存储装置1230中存储数据。存储装置1230可以存储从主机1100发送的数据。
存储卡1200可以是紧凑型闪存卡(CFC)、微硬盘、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒或通用串行总线(USB)闪存驱动器。
图29是示出包括根据发明构思的实施例的存储系统的计算系统2000的框图。
参照图29，计算系统2000可以包括存储系统2100、处理器2200、RAM 2300、输入/输出装置(I/O)2400和电源装置2500，存储系统2100包括存储器2110和存储控制器2120。同时，尽管图29中未示出，但是计算系统2000还可以包括经由其与视频卡、声卡、存储卡或USB装置或其他电子产品进行通信的端口。计算系统2000可以是个人计算机或诸如膝上型计算机、移动电话、个人数字助理(PDA)或照相机的便携式电子装置。
处理器2200可以执行具体的计算或任务。根据实施例，处理器2200可以是微处理器或中央处理单元(CPU)。处理器2200可以经由诸如地址总线、控制总线或数据总线的总线2600执行与RAM 2300、输入/输出装置2400以及存储系统2100的通信。存储系统2100可以通过利用在图1至图28中示出的实施例来实现。
根据实施例，处理器2200还可以连接到诸如外围组件互连(PCI)总线的外延总线。
RAM 2300可以存储在操作计算系统2000中需要的数据。例如，RAM 2300可以是DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM。
输入/输出装置2400可以包括诸如键盘、小型键盘或鼠标的输入单元和诸如打印机或显示器的输出单元。电源装置2500可以供应在操作计算系统2000中需要的操作电压。
图30是示出应用于固态盘(SSD)系统3000的根据发明构思的实施例的存储系统的框图。
参照图30，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以经由信号连接器SGL向主机3100发送信号或者从主机3100接收信号，并且可以经由电力连接器PWR接收电力。SSD 3200可以包括SSD控制器3210、辅助电源装置3220、多个存储装置3230、3240和3250。SSD 3200可以通过利用在图1至图29中示出的实施例来实现。
尽管已经参照发明构思的示例性实施例具体地示出并描述了发明构思，但是将理解的是，可以在不脱离权利要求的范围的情况下在这里做出形式和细节上的各种改变。

Claims (18)

1.一种操作存储系统的方法，所述存储系统包括在存储单元阵列中共同连接到字线的存储单元，所述方法包括下述步骤：
将在存储单元阵列中共同连接到字线的存储单元划分为第一单元区域和第二单元区域，其中，共同连接到字线的存储单元指示连接到同一字线的存储单元；
利用从多个读取参考选择的第一读取参考来对设置在第一单元区域中的存储单元执行第一读取操作；以及
利用从多个读取参考选择的第二读取参考来对设置在第二单元区域中的存储单元执行第二读取操作，
其中，对应于第一单元区域的第一读取参考不同于对应于第二单元区域的第二读取参考，
其中，所述方法还包括：
在执行第一读取操作和执行第二读取操作之前，通过正常读取参考对存储单元执行正常读取操作，
其中，执行第一读取操作和执行第二读取操作是在正常读取操作之后对存储单元执行的读取重试操作的一部分。
2.如权利要求1所述的方法，所述方法还包括：
确定通过正常读取操作返回的读取数据中的错误的数量，
其中，仅当读取数据中的错误的数量超过临界值时，执行读取重试操作。
3.如权利要求1所述的方法，所述方法还包括：
在连接到存储单元的页缓冲器中存储通过第一读取操作和第二读取操作中的每个来返回的读取数据，
其中，设置在第一单元区域和第二单元区域中的每个单元区域中的存储单元的数量小于页缓冲器的大小。
4.如权利要求1所述的方法，其中，针对第一单元区域和第二单元区域中的各个位线来不同地确定所述多个读取参考中的每个读取参考，位线与字线交叉。
5.如权利要求4所述的方法，所述方法还包括：
根据所述多个读取参考中的每个读取参考来设置不同的读取条件，
其中，每个读取条件的设置包括限定施加到与位线连接的读取电路的电压、电流和控制信号中的至少一种。
6.如权利要求5所述的方法，其中，所述电压包括读取电压、预充电电压、钳位电压和参考电压中的至少一种，
所述电流包括参考电流，以及
控制信号包括预充电使能信号和感测放大器使能信号中的至少一种。
7.如权利要求1所述的方法，其中，同时执行第一读取操作和第二读取操作。
8.如权利要求1所述的方法，其中，顺序地执行第一读取操作和第二读取操作。
9.如权利要求1所述的方法，所述方法还包括：
基于来自第一单元区域和第二单元区域的读取数据来调整所述多个读取参考。
10.如权利要求9所述的方法，所述方法还包括：
利用经调整的所述多个读取参考中的一个来对设置在第一单元区域中的存储单元执行第一读取重试操作；
利用经调整的所述多个读取参考中的另一个来对设置在第二单元区域中的存储单元执行第二读取重试操作；以及
确定通过读取重试操作返回的读取数据中的错误的数量是否超过临界值。
11.如权利要求1所述的方法，其中，根据纠错码单元来执行将存储单元划分为第一单元区域和第二单元区域的步骤。
12.如权利要求1所述的方法，其中，将存储单元划分为第一单元区域和第二单元区域的步骤包括根据物理地址或逻辑地址来划分存储单元。
13.一种操作存储系统的方法，所述存储系统包括存储装置和存储控制器，所述存储装置包括在存储单元阵列中设置在字线和位线分别交叉的区域中的多个存储单元，所述多个存储单元被设置在多个单元区域中，其中，所述多个存储单元中的共同地连接到同一字线的存储单元被划分为所述多个单元区域，所述方法包括：
针对从所述多个存储单元选择的目标存储单元，将正常读取命令从存储控制器传送到存储装置，其中，目标存储单元共同地连接到同一字线；
针对目标存储单元执行正常读取操作，并将正常读取结果数据存储在与位线连接的页缓冲器中；
确定分别与所述多个单元区域中的每个单元区域对应的不同的读取参考；以及
如果正常读取结果数据中错误的数量超过了临界值，则将读取重试命令以及限定所述不同的读取参考的信息一起传送到存储装置，并通过利用不同的读取参考对目标存储单元独立地执行读取重试操作。
14.如权利要求13所述的方法，其中，所述不同的读取参考的确定包括对于位线中的每条位线分别确定读取参考。
15.如权利要求13所述的方法，所述方法还包括：
针对目标存储单元执行读取重试操作；
响应于读取重试操作而在页缓冲器中存储读取重试结果数据，
其中，读取重试操作包括分别针对设置在单元区域中的每个单元区域中的存储单元的多个读取操作，并且利用所述不同的读取参考中的一个读取参考来执行所述多个读取操作中的每个读取操作。
16.如权利要求15所述的方法，所述方法还包括：
通过分析读取重试结果数据来调整所述不同的读取参考。
17.一种存储装置，所述存储装置包括：
存储单元阵列，包括共同连接到同一字线的存储单元，其中，共同连接到同一字线的存储单元被划分为第一单元区域和第二单元区域；
写入/读取电路，被配置成对存储单元执行写入操作和读取操作，并包括临时存储读取数据的页缓冲器；以及
控制逻辑器，被配置成：在读取重试部分中利用从多个不同的读取参考选择的第一读取参考来控制对设置在第一单元区域中的存储单元的第一读取操作，并在读取重试部分中利用从多个读取参考选择的第二读取参考来控制对设置在第二单元区域中的存储单元的第二读取操作，
其中，对应于第一单元区域的第一读取参考不同于对应于第二单元区域的第二读取参考，
其中，控制逻辑器还被配置为：
在执行第一读取操作和执行第二读取操作之前，通过正常读取参考对存储单元执行正常读取操作，
其中，第一读取操作和第二读取操作是在正常读取操作之后对存储单元执行的读取重试操作的一部分。
18.如权利要求17所述的存储装置，其中，第一读取参考和第二读取参考对于分别连接到第一单元区域和第二单元区域的各个位线而言是不同的。
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