TWI584282B - 電阻性隨機存取記憶體之等化及感測 - Google Patents

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Description

電阻性隨機存取記憶體之等化及感測
本發明大體上係關於半導體電子器件，且更特定言之，係關於結合記憶體感測的電阻性隨機存取記憶體之信號等化。
積體電路技術之領域內的最近革新為電阻性隨機存取記憶體(RRAM)。雖然許多RRAM技術正處於開發階段，但已論證RRAM之各種技術概念，且該等概念正處於一或多個驗證階段以證明或證偽相關聯理論。即使如此，RRAM技術仍十分有希望擁有推動半導體電子工業之未來發展的巨大優勢。
根據各種理論模型，RRAM可經組態以具有多個電阻狀態；例如，RRAM可經組態以具有相對較低電阻或相對較高電阻。此外，RRAM可大體上經組態以回應於強加於RRAM上之外部條件而進入一電阻狀態或另一電阻狀態。因此，在電晶體用語中，施加或移除外部條件可用以程式化或去程式化RRAM。此外，取決於實體組成及電氣配置，RRAM可大體上維持程式化或去程式化狀態。取決於RRAM之組成，維持狀態可能要求滿足其他條件(例如，存在最小操作 電壓、存在最小操作溫度、......)，或未滿足條件。大體而言，處於兩種狀態中之一者並維持狀態中之一者或另一者的能力可用以表示資訊之二進位位元。因此，在理論上，RRAM可用作合適配置之電子電路中的電子記憶體。
用於RRAM技術的實際利用之若干建議包括各 種基於電晶體之記憶體應用。舉例而言，常常將RRAM元件推測為通常用於數位資訊之電子儲存的金屬氧化物半導體(MOS)型記憶體電晶體之(至少部分)可行替代例。基於RRAM之記憶體器件的模型提供優於非揮發性快閃MOS型電晶體之一些潛在優勢，其包括較小之晶粒大小、較高之記憶體密度、快速切換(例如，自相對導電狀態至相對不導電狀態，或自相對不導電狀態至相對導電狀態)、良好的資料可靠性、低製造成本及其他。由於此等潛在益處，且因為對較快且較小電子器件之需求看來將持續旺盛，所以RRAM技術及RRAM開發受到極大關注。
以下呈現對本發明之簡化概要，以便提供對本文 中所描述之一些態樣的基本理解。此概要並非為對所揭示之標的物之詳盡概述。其既不希望識別所揭示之標的物的關鍵或至關重要之元素，亦未描繪本革新之範疇。其目的僅在於以簡化形式呈現所揭示之標的物的一些概念以作為稍後呈現之更詳細描述的序言。
本發明之態樣結合電子記憶體應用提供一種可 減輕潛行路徑電流(在本文中亦稱為洩漏電流)之電阻性隨機存取記憶體(RRAM)架構。此等應用可包括(但不限於) 一程式化(或寫入)應用、一讀取應用或一抹除應用。特定態樣揭示使用一電壓模仿機構，以按由一所選定位元線觀察到之一電壓動態地驅動該電子記憶體之未選定位元線。根據此等態樣，亦可將由該所選定位元線觀察到之時變改變應用於該等未選定位元線。此情況可有助於減少或避免該所選定位元線與該等未選定位元線之間的電壓差，藉此亦減少或避免該RRAM架構之各別位元線之間的潛行路徑電流。
在一或多個態樣中，揭示一種基於輸入/輸出 (I/O)之記憶體架構。如本文中所揭示，該基於I/O之記憶體架構可促進在減少潛行路徑電流方面的改良。特定言之，該基於I/O之記憶體架構可經組態以將包含多個記憶體區塊的一記憶體陣列之各別I/O接點連接至各別記憶體區塊的位元線之一子集。作為一說明性實例，一單一I/O接點可連接至記憶體之一第一區塊的一位元線、記憶體之一第二區塊的另一位元線等等，以減少或避免在該單一I/O接點處所量測的記憶體之一特定區塊(例如，記憶體之該第一區塊、記憶體之該第二區塊、......)內的位元線之間的洩漏電流。藉由將記憶體之非選定區塊與該I/O接點隔離，亦可減輕或避免記憶體之不同區塊間的洩漏電流。
在另一態樣中，揭示一種用於量測一RRAM陣列 之信號特性的感測放大器。該感測放大器可經組態以促進一模仿電路(類似於上文所描述之該模仿機構)藉由一共同信號動態地驅動非選定位元線及一所選定位元線。另外，可對該感測放大器預充電以進一步減輕或避免RRAM陣列中之洩漏電流。
在再其他態樣中，揭示一種Y型多工(YMUX)電 路。該YMUX電路可經組態以用於互連一RRAM陣列之各種部分，以促進對該RRAM陣列之子集(例如，各別記憶體區塊，各別位元線，......)的記憶體操作。在特定態樣中，該YMUX可經組態以將位元線之一子集或記憶體區塊的一子集與一I/O接點選擇性地連接。在另外之態樣中，該YMUX電路可經組態以將一經模仿電壓(例如，一經模仿偏壓電壓)選擇性地施加至該RRAM陣列之位元線的動態地所選定之子集。動態選擇位元線之子集可提供對記憶體單元選擇快速回應且促進結合RRAM感測或其他記憶體操作的即時潛行路徑減輕之靈活的電路。
在一另外態樣中，本發明提供一種半導體記憶 體。該半導體記憶體可包含RRAM之一集合，及位元線之一集合，該等位元線連接至該RRAM集合的各別子集，且經組態以藉由施加一偏壓電壓而啟動或去啟動該RRAM集合之該等子集中的各別者。此外，該半導體記憶體可包含一偏壓電壓複製電路，其經組態以動態地追蹤由將該偏壓電壓施加至該位元線集合中之一所選定位元線而產生的該位元線集合中之該所選定位元線處的一所觀察電壓，並將該動態地追蹤之所觀察電壓施加至該位元線集合中的一非選定位元線。
在一或多個額外態樣中，提供一種製造一半導體 記憶體之方法。該方法可包含：將複數個位元線及複數個字線形成至該半導體記憶體上；及形成一電阻性隨機存取記憶體(RRAM)陣列，其具有沿著該複數個位元線中之各別者對齊的行及沿著該複數個字線中之各別者對齊的列。此外，該 方法可包含：將該RRAM陣列中之各別者的各別第一接點連接至該複數個位元線中的一者，並將該RRAM陣列中之該等各別者的各別第二接點連接至該複數個字線中的一者；及在該半導體記憶體中形成經組態以用於將一操作信號選擇性地至少施加於該複數個位元線之一子集的一多工器電路。另外，該方法可包含形成用於回應於該操作信號而藉由在該複數個位元線之該子集處觀察到之一操作電壓驅動該複數個位元線之一第二子集的一等化電路。
在又一態樣中，本文中揭示一種操作電子記憶體 之方法。該方法可包含選擇該電子記憶體之一字線，及將一讀取電壓施加至該電子記憶體之連接至所選定以用於讀取的一RRAM元件之一位元線。此外，該方法可包含將該位元線連接至動態地模仿該電子記憶體之該位元線處的一實際電壓之一電路，及結合讀取該RRAM元件之一狀態藉由該實際電壓驅動鄰近於該位元線之至少一額外位元線。
以下描述及隨附圖式詳細闡述所揭示之標的物 的某些說明性態樣。然而，此等態樣僅指示可使用該革新之原理的各種方式中之僅少數方式，且所揭示之標的物意欲包括所有此等態樣及其等效物。當結合圖式考慮時，所揭示之標的物的其他優勢及新型特徵將自以下對該革新之詳細描述而變得顯而易見。
100‧‧‧記憶體架構
102‧‧‧電阻性隨機存取記憶體(RRAM)陣列
104‧‧‧字線(WL)
106‧‧‧選擇線(SL)
108‧‧‧位元線(BL)
110‧‧‧多工器(YMUX)電路
112‧‧‧開關
114‧‧‧動態偏壓感測放大器
116‧‧‧感測放大器
116A‧‧‧I/O接點/連接
116B‧‧‧I/O連接
118A‧‧‧VBIAS接點
118B‧‧‧VBIAS接點
120‧‧‧預充電信號
122‧‧‧位元線讀取電壓(VBL_READ)
124‧‧‧參考電流(IREF)
200‧‧‧記憶體區塊
202‧‧‧位元線
204‧‧‧字線
206‧‧‧所選定列
208‧‧‧電阻性隨機存取記憶體(RRAM)單元
210‧‧‧局部字線
212‧‧‧字線選擇電晶體
214‧‧‧源極線/感測路徑
300A‧‧‧記憶體架構
300B‧‧‧記憶體架構之示意圖
302A‧‧‧字線
302B‧‧‧字線
304A‧‧‧位元線
304B‧‧‧位元線
306A‧‧‧未選定電阻性隨機存取記憶體(RRAM)單元
308A‧‧‧所選定電阻性隨機存取記憶體(RRAM)單元
310A‧‧‧讀取電流(IREAD)
310B‧‧‧讀取電流(IREAD)
312A‧‧‧潛行路徑電流
312B‧‧‧潛行路徑電流
400‧‧‧感測電路
402‧‧‧放大器電路/放大器
404‧‧‧所選定位元線信號/所選定位元線電壓
406‧‧‧參考產生器
408‧‧‧放大器之輸出(SOUT_B)
410‧‧‧參考電阻器(RREF)
412‧‧‧複製放大器
414‧‧‧複製信號
500‧‧‧記憶體架構
502‧‧‧電阻性隨機存取記憶體(RRAM)陣列
504‧‧‧多工器(YMUX)
506‧‧‧感測放大器(amp)
508‧‧‧目標位元線
510‧‧‧未選定位元線
512‧‧‧電壓信號
514‧‧‧複製信號
600‧‧‧Y型多工器(YMUX)電路
602‧‧‧位元線接點(BL<0>)
604‧‧‧位元線接點(BL<1>)
606‧‧‧位元線接點(BL<2>)
608‧‧‧位元線接點(BL<x>)
610‧‧‧I/O開關
612‧‧‧VBIAS開關
614‧‧‧I/O接點
616‧‧‧VBIAS信號/VBIAS接點
700‧‧‧感測電路
710‧‧‧感測放大器
712‧‧‧放大器
714‧‧‧電壓(VOUT)
715‧‧‧參考電流IREF)
716‧‧‧信號(VCASCODE_REF)
717‧‧‧開關CASCODE電晶體
718‧‧‧預充電信號/預充電開關/預充電接點
720‧‧‧運算放大器(OA)
722‧‧‧位元線參考電壓(VBL_READ_REF)
724‧‧‧位元線讀取電壓(VBL_READ)
730‧‧‧複製放大器
732‧‧‧偏壓電壓(VBIAS)
740‧‧‧I/O接點
800‧‧‧記憶體架構
802‧‧‧記憶體區塊(區塊1)
804‧‧‧記憶體區塊(區塊2)
806‧‧‧記憶體區塊(區塊Y)
808‧‧‧位元線集合(BL1<0：N>)
810‧‧‧所選定位元線
810A‧‧‧第一位元線BL1<0>
810B‧‧‧第二位元線BL2<0>
810C‧‧‧第Y位元線BLY<0>
812‧‧‧位元線集合(BL2<0：N>)
814‧‧‧位元線集合(BLY<0：N>)
816A‧‧‧第一I/O接點
816B‧‧‧第二I/O接點
816C‧‧‧第Y I/O接點
900‧‧‧用於製造RRAM記憶體器件之實例方法
1000‧‧‧用於操作RRAM陣列之實例方法
1100‧‧‧操作及控制環境
1102‧‧‧電阻性隨機存取記憶體(RRAM)陣列
1104‧‧‧列控制器
1106‧‧‧行控制器
1108‧‧‧時脈源
1110‧‧‧位址暫存器
1112‧‧‧輸入/輸出緩衝器
1114‧‧‧命令介面
1116‧‧‧狀態機
SOUT_B‧‧‧信號
VREF‧‧‧參考電壓
Vt‧‧‧臨限電壓
YSEL<X：0>‧‧‧Yselect型開關之集合/Yselect型信號
YSEL_B<X：0>‧‧‧Y selectB型開關之集合/Y select_B型信號
圖1說明根據本發明之一或多個態樣的實例電阻性隨機存取記憶體電路架構之方塊圖。
圖2描繪根據一或多個態樣的樣本電阻性隨機存取記憶體(RRAM)陣列架構之電路圖。
圖3A及圖3B描繪根據另外態樣的包含潛行路徑電流之實例RRAM電路的圖。
圖4描繪根據特定態樣的經組態以減輕或避免RRAM陣列中之潛行電流的實例電路之電路圖。
圖5說明包含用於減輕或避免潛行路徑電流之電路的實例RRAM架構之方塊圖。
圖6描繪用於選擇性控制RRAM記憶體之動態偏壓及感測連接的實例多工器之電路圖。
圖7說明根據本發明之一或多個額外態樣的實例感測放大器之電路圖。
圖8描繪根據一或多個另外態樣的實例基於輸入/輸出RRAM架構之圖。
圖9說明用於製造遵循所揭示之態樣的具有減少之潛行路徑電流的RRAM陣列之樣本方法的流程圖。
圖10描繪根據另外態樣的用於操作具有減少之潛行路徑電流之RRAM記憶體的實例方法之流程圖。
圖11說明根據本發明之一或多個額外態樣的實例電子操作環境之方塊圖。
參考圖式描述所揭示之標的物，其中貫穿該描述 類似參考編號用於指類似元件。在以下描述中，出於解釋之目的，闡述眾多特定細節以便提供對本革新之透徹理解。然而，顯然，可在無此等特定細節之情況下實踐所揭示之標的 物。在其他情況下，熟知之結構及器件係以方塊圖或示意形式展示，以便促進描述本革新。
在本發明之各種態樣中，提供用於減輕或避免雙 端子記憶體器件陣列中之潛行路徑電流的架構及一或多個電路組件。如本文中所利用，雙端子記憶體器件包含具有兩個電接點之電路組件，其中兩個導電接點之間具有作用區。回應於施加於兩個導電接點處之電壓差，雙端子記憶體器件之作用區展現線性或非線性的非揮發性電阻特性。雙端子記憶體器件之實例可包括(雖然並非窮盡性的)電阻性隨機存取記憶體(RRAM)、相變式記憶體(PCM)、相變式隨機存取記憶體(PCRM)、磁阻式存取記憶體(MRAM)或鐵電式隨機存取記憶體(FeRAM)，或類似者或其合適組合。如本文中所利用，在參考一種類型之雙端子記憶體器件(例如，RRAM)的情況下，應瞭解，除根據上下文以其他方式顯而易見之外，本發明之範疇預期用其他合適類型之雙端子記憶體(例如，PCM、PCRM、MRAM、FeRAM、......)替代所參考之雙端子記憶體。
關於RRAM，RRAM之實例可包括基於細絲之 RRAM，其又可包括：P型矽承載層(例如，P型多晶矽、P型SiGe)、未摻雜非晶矽層(亦即，具有純質特性)，及用於將形成細絲之離子提供至非晶矽層的作用金屬層(例如，銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉻(Cr)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)及鈀(Pd))。 可在授權給本專利申請案之受讓人的以下美國專利申請案中發現關於類似於前述實例之RRAM的一些細節：申請案序號 11/875,541(2007年10月19日申請)，及申請案序號12/575,921(2009年10月8日申請)，該等專利申請案中之每一者的各別全文以引用的方式併入本文中。
應瞭解，存在具有不同實體性質之多種RRAM技 術。舉例而言，不同RRAM技術可具有不同之離散可程式化電阻、不同之相關聯程式化/抹除電壓以及其他區分特性。舉例而言，一旦初始地程式化單極RRAM，則稍後可回應於第一正電壓(例如，三伏特)程式化該RRAM，並回應於第二正電壓(例如，四伏特與五伏特之間)而抹除該RRAM。另一方面，雙極RRAM回應於正電壓而變為程式化，並回應於負電壓而被抹除。在對於本文中之各種態樣及實施例未指定特定RRAM技術或程式化/抹除電壓的情況下，如一般熟習此項技術者將已知或藉由本文中所提供之上下文而已知，希望此等態樣及實施例併有任何合適之RRAM技術，並藉由對於彼RRAM技術適當之程式化/抹除電壓進行操作。應進一步瞭解，在替代不同RRAM技術將要求進行一般熟習此項技術者將已知之電路修改或此項技術者將已知之對操作信號位準之改變的情況下，認為包含經替代RRAM技術或信號位準改變之實施例屬於本發明之範疇內。
RRAM記憶體單元具有優於習知之快閃記憶體 或金屬氧化物半導體(MOS)記憶體器件的若干優勢。首先，RRAM技術可大體上較小、每鄰近RRAM器件消耗約為4F2之矽面積(例如，若建構於鄰近矽空間中，則包含兩個RRAM器件之記憶體單元將因此大約為8F2)。非鄰近RRAM器件(例如，堆疊於彼此上方或下方)對於多個非鄰近器件之集合可 消耗少至4F2的面積。對於給定數目之電晶體而言，此情況帶來較大之半導體組件密度及記憶體密度，以及低製造成本。 RRAM亦具有快速程式化速度及低程式化電流，以及允許實現較大組件密度之較小單元大小。另外，RRAM為非揮發性記憶體，其具有在無需連續施加電力之情況下儲存資料之能力。除前述內容以外，RRAM單元可大體上建置於金屬互連層之間，使得基於RRAM之器件能夠用於二維以及三維半導體架構。
許多種類之RRAM型縱橫制記憶體陣列的一常 見問題為潛行路徑電流(亦被稱作洩漏電流)。潛行路徑電流可由橫跨記憶體陣列之鄰近或附近位元線的電壓差導致。舉例而言，定位於縱橫制陣列之金屬互連(例如，位元線及字線)之間的RRAM記憶體單元並非真正的電絕緣體，且因此回應於前述電壓差，少量電流可發生流動。另外，尤其當由橫跨多個金屬互連所觀察到之多個電壓差導致電流流動時，此等少量電流可彙聚在一起。在記憶體操作期間，潛行路徑電流可與操作信號(例如，程式化信號、抹除信號、讀取信號、......)共存並減少操作裕度。舉例而言，結合所選定記憶體單元上之讀取操作，與所選定記憶體單元共用讀取路徑之潛行路徑電流可增加感測電流，從而減少讀取電路之感測裕度。
交叉點RRAM組態(例如，參見下文之圖3)可 經歷潛行路徑電流。因為定位於位元線與字線之相交點處的RRAM組件具有有限電阻，所以可發生由金屬互連之電壓差導致的小電流。此等小電流或潛行路徑電流可減少RRAM記 憶體架構之操作裕度的功效。
在一些態樣中，可藉由以共同電壓(例如，偏壓 電壓)驅動位元線之集合而減輕潛行路徑電流。此藉由共同電壓驅動每一位元線之預期效果為(至少在理論上)減少該集合之位元線間的電壓差。然而，在實務中，取決於連接至目標位元線之RRAM的狀態，目標位元線之電壓可發生較小量之變化。舉例而言，在讀取操作之上下文中，若所選定RRAM處於導電狀態(例如，程式化狀態)，且回應於在目標位元線處施加讀取信號，其准許相對大量電流發生流動，則由目標位元線觀察到之電壓可自標稱偏壓電壓值發生改變。 未選定之其他RRAM將係不導電的，並准許相對較少之電流發生流動。連接至此等其他RRAM之位元線將傾向於保持非常接近於偏壓電壓，從而在目標位元線與其他位元線之間帶來電壓差，導致貫穿未選定單元之陣列的潛行路徑電流。
可容易地在包含緊密封裝之位元線集合的記憶 體之給定區塊內觀察到金屬互連間之電壓差的前述問題。此現象可通常發生於縱橫制連接陣列中。在讀取操作期間，讀取記憶體之所選定區塊中的一列。因為各別RRAM單元可處於程式化狀態抑或抹除狀態(在二進位上下文中)，所以基於所選定位元線上之RRAM單元以及非選定位元線上之RRAM單元的程式化狀態或抹除狀態，所選定區塊內之位元線的電壓可不同。大數目之位元線及字線可產生大數目之潛行路徑電流，從而大幅度地減少讀取操作之感測裕度。因此，對於基於字組之RRAM陣列而言，群組等化或藉由共同偏壓電壓驅動位元線可較不理想，此係由於記憶體區塊之所有位元線 皆連接至此陣列中之共同I/O連接。
為了處理前述問題，本發明藉由所選定位元線之觀察到的電壓動態地驅動非選定位元線。為了實現此結果，提供動態地模仿所選定位元線之電壓的偏壓電壓複製電路。另外，使用偏壓電壓複製電路之輸出以偏壓非選定位元線。以此方式，可將讀取操作期間所選定位元線中之電壓改變(例如，由所選定RRAM單元之程式化狀態或抹除狀態所產生)傳播至非選定位元線，從而減少或避免位元線間的電壓差。在各種其他態樣中，亦揭示：感測放大器，其用以促進應用偏壓電壓複製電路；用於將偏壓電壓複製電路之輸入及輸出選擇性地連接至RRAM單元之不同子集，以及用於將位元線選擇性地連接至感測放大器之I/O連接的多工器(YMUX)；及用於進一步促進減輕或避免記憶體之區塊的位元線內之位元線電壓差及所得之潛行路徑電流的基於I/O之RRAM架構。
現參看圖式，圖1說明根據本發明之一或多個態樣的實例記憶體架構100之方塊圖。可結合操作RRAM陣列102動態地組態記憶體架構100以減輕或避免潛行路徑電流。因此，記憶體架構100可保留大量感測裕度，從而潛在地減少RRAM記憶體應用中之讀取誤差。
RRAM陣列102可包含至少一集合之字線104及至少一集合之位元線108。如所描繪，字線104包括WL0、WL1、WL2、......、WLN，其中N為大於一之合適整數。另外，位元線108包括自0至X之集合的成員；換言之，位元線108之集合包括BL0、BL1、BL2、......、BLX，其中X亦為大於一之合適整數。在本發明之一些態樣中，整數N及X可具有相 同值(例如，八，......)。然而，本發明無需限於此等態樣，且在其他態樣中N及X可具有不同值。
字線104及位元線108可在RRAM陣列102內形 成可由選擇線SL 106啟動或去啟動的記憶體區塊(在本文中其亦可被稱作記憶體之群組、記憶體群組、記憶體區塊或類似者)。在一些態樣中，記憶體之區塊可具有定位於一些或所有字線104及位元線108之相交點處的RRAM單元。在特定態樣中，字線104可為通常由連接至全域字線(例如，參見下文之圖2的206、210及212處)之一或多個電晶體啟動的局部字線。在此狀況下，RRAM單元可改為定位於局部字線104及位元線108之子集的相交點處。儘管對於RRAM陣列102描繪了單一集合之字線104及單一集合之位元線108，但應瞭解，RRAM陣列102可改為包含多個記憶體區塊，該等區塊包括多個集合之字線104及多個集合之位元線108。同樣地，可由多個選擇線SL 106中之各別者啟動或去啟動記憶體之區塊中的各別者。
可在給定時間處將記憶體架構100之記憶體操作 (例如，讀取操作、寫入操作、抹除操作、......)針對記憶體之單一區塊，或在一些態樣中，可並行地實施針對記憶體之不同區塊的一或多個操作。舉例而言，在至少一態樣中，可對記憶體之區塊的位元線實施一讀取操作(或多個讀取操作)(例如，參見下文之圖8，在基於I/O之陣列中)。在其他態樣中，可將讀取操作針對記憶體之單一區塊的位元線108之子集。在再其他態樣中，多個各別讀取操作可以記憶體之一或多個區塊的位元線之多個各別子集為目標。
RRAM陣列102可選擇性地連接至YMUX電路 110或與之隔離。YMUX電路110可經組態以將位元線108之子集與動態偏壓感測放大器114選擇性地連接或斷開。可經由開關112之集合實現此操作。開關112可包括：包含用於位元線108中之每一者的開關0至X之Yselect型開關的集合(描繪為YSEL<X：0>)，及亦包含用於位元線108中之每一者的開關0至X之Y selectB型開關的集合(描繪為YSEL_B<X：0>)。開關112可用以動態地將位元線108之子集與相關於動態偏壓感測放大器114之I/O接點116A或VBIAS接點118A連接或隔離(例如，參見下文之圖6的YMUX 110之一實例電路實施)。
動態偏壓感測放大器114可包含I/O連接116B 之集合(在YMUX電路110之I/O連接116A處具有共用接點集合)，以及一或多個VBIAS接點118B(在YMUX電路110之VBIAS 118A處具有共用接點)。根據本發明之特定態樣，可自在位元線108中之一目標位元線處觀察到之電壓產生VBIAS 118B，並將其在VBIAS接點118A處轉送至YMUX電路110。 因而，VBIAS 118B可動態地模仿觀察到的目標位元線電壓中的改變。可利用開關112將此動態地模仿之VBIAS 118B自VBIAS接點118A連接至位元線108之子集；或更特定言之，連接至位元線108中之非選定位元線。因此，可利用VBIAS 118B以驅動位元線108中之非選定位元線，藉此減輕目標位元線與非選定位元線之間的電壓差。如上文所描述，此情況可隨後減輕RRAM陣列102內由此等電壓差導致的潛行路徑電流。
在將位元線108中之非選定位元線連接至VBIAS 接點118A時，YMUX電路110可接著將動態偏壓感測放大器114連接至RRAM陣列102。可在位元線108(或在本發明之一些態樣中為字線104)中之一或多者處施加預充電信號120，以促進對RRAM陣列102之記憶體操作。對於針對上文所提及之所選定RRAM單元的讀取操作，可將位元線讀取電壓VBL_READ 122施加至與此所選定RRAM單元相關聯之目標位元線。若其被啟動(例如，程式化)，則相對較高之讀取電流將流動通過所選定經程式化RRAM單元。若其被去啟動(例如，抹除)，則相對較低之讀取電流將改為流動通過所選定經抹除RRAM單元。回應於在目標位元線處所施加之讀取電壓VBL_READ 122，YMUX電路110可將動態偏壓感測放大器114之I/O接點116B連接至所選定RRAM單元之讀取路徑(經由I/O接點116A)，以感測或量測所選定RRAM單元處之電流量值。可選擇合適之參考電流IREF 124以相對於經程式化單元讀取電流描繪經抹除單元讀取電流。因此，藉由經由I/O接點116A及I/O接點116B量測所選定RRAM單元處之電流，並將所量測電流與IREF 124進行比較，動態偏壓感測放大器114可判定所選定RRAM單元是否受到啟動或去啟動，藉此讀取單元。此外，可在潛行路徑電流相對較少或無潛行路徑電流的情況下進行對所選定RRAM單元之電流的量測，此係因為VBIAS 118B及YMUX電路110可按由目標位元線觀察到之電壓動態地驅動位元線108中之非選定位元線。此情況可使讀取操作較有效率且有效，且可改良動態偏壓感測放大器114之感測裕度，從而提供優於遭受未經減輕之潛行路徑電流的習知記憶體操作之顯著優勢。
圖2說明根據本發明之特定態樣的實例記憶體區 塊200之電路圖。如由電阻性元件所描繪，記憶體區塊200可為RRAM記憶體單元之區塊。儘管在記憶體區塊200中並未描繪，但在本發明之替代性態樣中，RRAM記憶體單元中之一或多者可為非線性電阻單元(例如，由與二極體元件串聯之電阻性元件表示)。此等非線性電阻性單元可具有相比於正向電流低得多之反向電流。如此項技術中已知或熟習此項技術者藉由本文中所提供之上下文所已知，本發明並不限於本發明之所描繪態樣或替代性態樣，且其可改為包含除基本電阻性元件或非線性電阻性記憶體單元以外的RRAM記憶體單元的其他實例。
記憶體區塊200包含與字線204之集合相交的位 元線202之集合。應注意，記憶體區塊200之個別RRAM單元208並不位於各別位元線202及字線204之相交點處。實情為，局部字線之集合(包括局部字線210)為記憶體區塊200之一列RRAM單元208的各別RRAM單元208提供共同接點。因此，由有陰影橢圓形指示之所選定列206包含X個RRAM單元208之集合，其各別第一接點連接至位元線202中之各別者，且其各別第二接點連接至局部字線210。可經由相關聯字線WL1(其亦可被稱作跨越多個記憶體區塊200之全域字線)及字線選擇電晶體212，以及源極線214實現對所選定列206之選擇。藉由(視情況)結合在源極線214處施加合適之偏壓電壓而在WL1處施加選擇信號，可啟動字線選擇電晶體212，藉此將所選定列206之RRAM單元208連接至對應感測位元線(未描繪)。同時，可以低電壓或抑制電壓 偏壓字線WL0至WLN(或該等字線可發生浮動)，藉此去啟動與此等字線相關聯之對應選擇電晶體。
將讀取電壓施加至位元線202之目標位元線可用 以選擇所選定列206之相關聯RRAM單元208(連接至目標位元線)以用於讀取操作。特定言之，在將讀取電壓施加於BL5之情況下，接著將有效地選擇其第一接點連接至BL5的所選定列206之所描繪RRAM單元208，以用於讀取操作。藉由以選擇電壓(例如，高信號)驅動WL1，啟動字線選擇電晶體212，藉此將RRAM單元208連接至源極線214。若RRAM單元208處於准許相對較大之讀取電流的啟動(例如，程式化)狀態，則回應於在BL5處施加讀取電壓，此較大讀取電流將流動至感測路徑214。另一方面，若RRAM單元208處於僅准許相對較低之抹除電流的去啟動狀態(例如，抹除狀態、去程式化狀態、......)，則回應於在BL5處施加讀取電壓，此相對較低之抹除電流將改為流動至感測路徑214。藉由在感測路徑214處量測相對較大之讀取電流或相對較低之抹除電流，可判定RRAM單元208之狀態。
記憶體區塊200之特定配置提供高效能高密度 RRAM記憶體單元208，但亦可沿著位元線202及局部字線210產生潛行路徑電流。特定言之，若在位元線202之子集之間觀察到電壓差，則潛行路徑電流可在各別位元線202之間的局部字線210處流動(例如，參見下文之圖3)。此等潛行路徑電流可使所選定RRAM單元208之讀取電流或抹除電流失真。此失真又會減少感測路徑214處之感測裕度，從而惡化記憶體區塊200之讀取操作的功效。因此，相比於並不具 有用以減輕潛行路徑電流的可靠機構之記憶體系統而言，用於減輕潛行路徑電流之技術可顯著改良此等讀取操作。
圖3A說明根據本發明之一或多個態樣的經歷潛 行路徑電流之實例記憶體架構300A的圖。記憶體架構300A包含具有相交之字線302A及位元線304A的交叉點陣列。在字線302A及位元線304A之每一交叉點處為RRAM記憶體單元。較淡陰影之RRAM記憶體單元為未選定RRAM單元306A，而較深陰影之RRAM記憶體單元為所選定RRAM單元308A。特定言之，在圖3A之圖中，選擇所選定RRAM單元308以用於進行讀取操作。
對於圖3A之實例記憶體架構300A，不同之字線 302A觀察到不同之小電壓差異(例如，因為陣列中之程式化型樣不同)。舉例而言，連接至所選定RRAM記憶體單元308A之中部字線經歷1.0伏特，而僅連接至未選定RRAM記憶體單元306A之頂部及底部字線經歷0.95伏特。此50毫伏之差異可導致貫穿記憶體架構300A之若干潛行路徑電流312A，由虛線所描繪。
如本文中所描述，讀取操作大體上涉及回應於將 讀取電壓施加至所選定記憶體單元而量測或感測流動通過所選定記憶體單元之電流的量值。如圖3A中所描繪，藉由粗線描繪讀取電流IREAD 310A，其遵循通過字線302A之中部、通過所選定RRAM記憶體單元308A且最後離開位元線304A之中部的讀取路徑。然而，IREAD 310A之量值將與沿著讀取路徑之其他電流(包括潛行路徑電流312A(由虛線描繪))彙聚。因此，沿著字線302A及位元線304A之潛行路徑電流可 增加(或取決於極性，可減去)IREAD 310A之量值，從而使其值失真。舉例而言，若潛行電流之淨效應為將10微安之IREAD 310A增加至15微安，則在記憶體架構300A處觀察到5微安之感測裕度損失。此情況可負面地影響記憶體架構300A之RRAM單元的讀取操作之資料完整性及效能。然而，若可顯著減少由字線302A或位元線304A所經歷之電壓差，則可同樣地顯著減少此等潛行路徑電流之量值，藉此恢復讀取操作之資料完整性及效能的大部分。貫穿本發明，描述用於減少潛行路徑電流之特定態樣。可單獨實施此等態樣以用於一些改良，或以各種合適組合實施以用於協同之改良，從而顯著緩解由記憶體架構300A或類似記憶體架構之潛行路徑電流312A表示的問題。
圖3B說明用以說明潛行電流及讀取電流之路徑 的記憶體架構300A之示意圖300B。字線302B之集合與位元線304B之集合相交，其中RRAM元件將字線302B之集合的各別者與位元線304B之集合的各別者之各別相交點互連。藉由實心箭頭所描繪之讀取電流310B沿位元線304B之集合中的中部位元線流動，並離開字線302B之集合中的中部字線。 藉由虛線描繪潛行路徑電流312B。潛行路徑電流312B具有自位元線304B之集合的中部，經由字線302B之集合中的外部字線而至位元線304B之集合的剩餘者之電流路徑。藉由與沿著位元線304B之集合中的中部位元線之讀取電流310B共用路徑，潛行路徑電流312B可影響讀取電流310B之量值，從而使讀取電流310B之量測失真並減少感測裕度。藉由減少潛行路徑電流312B，可減少或避免讀取電流310B之失真。
圖4描繪根據本發明之一或多個特定態樣的促進 減少電子記憶體中之潛行路徑電流的實例感測電路400之電路圖。感測電路400可包含感測放大器116，該放大器可實質上類似於圖1之感測放大器114(包括圖1之感測放大器114的特徵之至少一子集)。然而，應瞭解，感測放大器116可包括如下文所描述之額外特徵。感測放大器116連接至YMUX電路110，該電路可實質上類似於圖1之YMUX電路110。如所描繪，YMUX電路110將所選定位元線信號404提供為至感測放大器116之輸入。另外，參考產生器406產生充當至感測放大器116之第二輸入的參考電壓VREF。
感測放大器116可包含放大器電路402。放大器 電路402包括至少兩個輸入：(如所描繪)+輸入(不倒相輸入)及負輸入(倒相輸入)。將所選定位元線信號404提供至不倒相輸入，將參考電壓提供至倒相輸入。將放大器402之輸出SOUT_B 408經由參考電阻器RREF 410回饋至放大器402之所選定不倒相輸入。
另外，將所選定位元線信號404及RREF 410反饋 輸入至複製放大器412。複製放大器輸出動態地模仿所選定位元線電壓404之複製信號414。將此複製信號414提供回至YMUX電路110。因此，YMUX電路110可經組態以藉由複製信號414驅動非選定位元線，以減少或消除所選定位元線與非選定位元線之間的電壓差，藉此減輕或避免由此等電壓差引起之潛行路徑電流。
圖5描繪根據本發明之替代性或額外態樣的實例記憶體架構500之方塊圖。記憶體架構500可包含RRAM陣 列502。在至少一態樣中，儘管本發明並不限於此態樣，但RRAM陣列502可實質上類似於圖1之RRAM陣列102。如所描繪，RRAM陣列502可包含字線之集合，其包括字線WL0、WL1、WL2、......、WLN。另外，RRAM陣列502可包含位元線之集合，其包括目標位元線508及未選定位元線510之集合。取決於所使用之記憶體操作的類型及RRAM陣列502之特定架構實施，對於給定之記憶體操作，可啟動或選擇一個以上目標位元線508(例如，參見下文之圖8)。如此項技術中已知或熟習此項技術者藉由本文中所提供之上下文而已知，雖然以下描述將涉及呈單數形式之目標位元線508，但希望包括具有多個目標位元線之實施。
RRAM陣列502可選擇性地連接至YMUX 504 或與之電隔離。YMUX 504可實質上類似於本發明之一些態樣中的YMUX電路110，但在其他態樣中，YMUX 504及YMUX電路110可共用共同特徵之子集，同時具有對於一器件或另一器件獨特之一或多個額外特徵。在至少一態樣中，YMUX 504可實質上類似於下文之圖6的YMUX電路600。
YMUX 504經組態以接收目標位元線508之電壓 信號512，並將其投送至感測放大器(amp)506。在電壓信號512中亦可反映目標位元線508之電壓改變(例如，歸因於啟動目標位元線508、施加讀取電壓、流動通過目標位元線508之電流改變、......)。感測放大器506可包含模仿電壓信號512(及目標位元線508之電壓)之動態改變，並輸出與此相關聯之複製信號514的信號複製電路。特定言之，可產生複製信號514以動態地反映目標位元線508之電壓中可能發 生的改變。將複製信號514提供為至YMUX 504之輸入。
在接收到複製信號514時，YMUX 504可經組態 以選擇性地將複製信號514連接至RRAM陣列502之位元線的子集。舉例而言，在至少一態樣中，YMUX 504可經組態以將複製信號514連接至未選定位元線510中之各別者，並將複製信號514與目標位元線508隔離。替代性地或另外，YMUX 504可經組態以將複製信號514連接至未選定位元線510之子集。此子集可包含(舉例而言)緊鄰目標位元線508之位元線、與目標位元線508相隔預定數目之位元線或較少位元線的位元線，或經歷相對於目標位元線508的上升超過預定量值之電壓差之位元線，或類似者，或其合適組合。
在將複製信號514連接至RRAM陣列502之位元 線的子集時，可減少位元線之子集中的各別者與目標位元線508之間的各別電壓差。此電壓差減少又可減少RRAM陣列502內之一些或所有潛行路徑電流的量值(例如，參見上文之圖3)。在本發明之至少一態樣中，可結合基於I/O之架構實施如下操作：利用複製信號514以減少RRAM陣列502內之潛行路徑電流(例如，參見下文之圖8)。基於I/O之架構可將多個記憶體區塊之位元線的子集連接至具有感測放大器(例如，感測放大器506，......)之給定I/O連接。以此方式，給定記憶體區塊之其他位元線可與I/O連接隔離，從而減輕至少如由給定I/O連接處之感測放大器所觀察到的由此等其他位元線產生之潛行路徑電流的影響。可結合用動態地模仿目標位元線508中之電壓改變的信號驅動未選定位元線510而使用基於I/O之架構，以用於協同地改良RRAM記憶體架構 之讀取操作的效率及功效。
圖6說明根據本發明之一或多個特定態樣的實例 Y型多工器(YMUX)600之電路圖。根據一態樣，YMUX 600可經組態以選擇性地將RRAM陣列之一或多個位元線與動態VBIAS信號互連，且可進一步經組態以選擇性地將RRAM陣列之一或多個位元線與用於感測之I/O接點互連。此外，應瞭解，對於RRAM陣列之不同記憶體操作，可動態地改變位元線之子集。舉例而言，對於第一記憶體操作，YMUX 600可選擇位元線之第一子集以連接至VBIAS信號，且接著對於第二記憶體操作，其選擇位元線之第二子集(不同於位元線之第一子集)以連接至VBIAS信號，等等。同樣地，對於第一記憶體操作，YMUX 600可選擇位元線之第三子集(不同於第一子集、第二子集、......)以連接至I/O接點，且接著對於第二記憶體操作或類似者，其選擇位元線之第四子集(不同於第一子集、第二子集、第三子集、......)以連接至I/O接點。
YMUX 600包含具有記憶體陣列之對應位元線集 合的接點集合。如所描繪，位元線接點之集合可包括用於BL<0>602、BL<1>604、BL<2>606、......BL<X>608之接點(統稱為位元線接點602至608)。位元線接點602至608中之每一者亦具有相關聯之開關集合，其包括各別I/O開關610及各別VBIAS開關612。因此，BL<0>602具有相關聯I/O開關610及相關聯VBIAS開關612，且位元線接點602至608中之其他位元線亦同樣具有該兩開關。藉由各別Yselect型信號啟動或去啟動各別I/O開關610，該等信號包括用於與BL<0>602相關聯之I/O開關610的YSEL<0>、用於與BL<1>604相關聯之I/O 開關610的YSEL<1>等等。對特定I/O開關進行啟動將對應位元線接點602至608與I/O接點614連接。舉例而言，在本發明之至少一些態樣中，I/O接點614可連接至感測放大器(例如，上文之圖4的感測放大器116之放大器402的不倒相輸入)，以用於感測位元線接點602至608中之一或多者處的信號。除前述內容以外，亦藉由各別Y select_B型信號啟動或去啟動各別VBIAS開關612，該等信號包括用於與BL<0>602相關聯之VBIAS開關612的YSEL_B<0>、用於與BL<1>相關聯之VBIAS開關612的YSEL_B<1>等等。對特定VBIAS開關之啟動會將對應位元線接點602至608與VBIAS信號616連接。
在操作中，藉由啟動位元線接點602至608之子 集的對應Y select_B型信號，YMUX 600可將位元線接點602至608之子集選擇性地連接至VBIAS信號616。藉由使此等其他位元線接點602至608之對應Y select_B型信號保留為較低量值(或去啟動)，可將其他位元線接點602至608與VBIAS信號616隔離。同樣地，藉由選擇性地啟動(設定為高量值)與位元線接點602至608之第二子集對應的I/O開關610之第二子集的Y select型信號，YMUX 600可將位元線接點602至608之第二子集選擇性地連接至I/O接點614。
以下為用於連接至BL<0>之記憶體單元的讀取操 作的YMUX 600之操作的特定實例。應瞭解，可以類似操作方式將此實例擴展至其他位元線上之記憶體單元的讀取操作。在選擇BL<0>602以用於讀取操作時，YSEL<0>可啟動與BL<0>602相關聯之I/O開關610，藉此將位元線接點602與I/O接點614連接。可(例如，由上文之圖4的複製放大器412) 獲取對位元線接點602之電壓量測，並將其應用於VBIAS接點616。另外，YMUX 600可啟動與BL<1>604相關聯之YSEL_B<1>、與BL<2>606相關聯之YSEL_B<2>、......至與BL<X>608相關聯之YSEL_B<X>，藉此將位元線接點604至608連接至VBIAS信號616，以藉由對位元線接點602之電壓量測驅動位元線接點604至608，從而減輕位元線接點602與位元線接點604至608中之各別者之間的電壓差。如本文中所描述，此情況可有效地減少與位元線接點602至608相關聯之記憶體陣列的潛行路徑電流。
圖7描繪根據本發明之一或多個額外態樣的用於 讀取RRAM陣列之所選定單元的實例感測電路700之電路圖。感測電路700可包含由粗體虛線矩形所描繪的與複製放大器730及運算放大器OA 720連接之感測放大器710。各別放大器電路結合記憶體陣列執行不同之功能，如下文所描述。
感測放大器710可包含將電壓VOUT 714接收為輸 入，並輸出信號SOUT_B之放大器712。特定言之，SOUT_B可指示所量測記憶體單元(諸如，RRAM單元)之狀態。VOUT 714可為由I/O接點740結合由OA 720輸出之位元線讀取電壓VBL_READ 724所提供之電壓。可將預充電信號718施加於預充電開關，以選擇性地將VBL_READ 724與放大器712之輸入連接或隔離。同樣地，信號VCASCODE_REF 716可啟動或去啟動將放大器712之輸入與I/O接點740及預充電開關718連接或隔離的開關CASCODE 717，如所描繪。VCASCODE_REF 716將位元線電壓大約設定為VCASCODE_S-VT(其中VT為包含開關CASCODE 717之電晶體的臨限)。因此，可由感測放大器710之不同組 件個別地控制放大器712之輸入以及此輸入之組成部分。
又，如所描繪，由參考電流IREF 715所啟動或去 啟動之參考電流開關可將參考信號(未描繪)整合為VOUT 714之組份。回應於將位元線讀取電壓VBL_READ 722施加至與所選定記憶體單元相關聯之位元線，可設定IREF 715以相對於所選定記憶體單元之抹除電流(例如，經抹除單元之電流)描繪讀取電流(例如，經程式化單元之電流)。當感測經程式化單元時，單元之電流>IREF且SOUT_B具有相對較高之量值。 另一方面，當感測經抹除單元時，單元之電流<IREF，且因此SOUT_B具有相對較低之量值(例如，大約為零，或接近零)。
OA 720為感測放大器710提供位元線讀取電壓 VBL_READ 724。位元線讀取電壓可係基於輸入至OA 720之位元線參考電壓VBL_READ_REF 722。在本發明之一些態樣中，VBL_READ 722可為施加於目標位元線以用於感測連接至目標位元線之記憶體單元的電壓(例如，參見上文之圖2)。
可使用複製放大器730，以複製I/O接點740處 的信號並將經複製信號輸出為偏壓電壓VBIAS 732。又可利用VBIAS 732以驅動記憶體單元之非選定位元線，來減輕記憶體單元之位元線間的電壓差，如本文中所描述。
以下描述關於RRAM記憶體器件之所選定 RRAM單元的實例讀取操作。應瞭解，實例讀取操作並不意欲為排他性的，且意欲將此項技術中已知或一般熟習此項技術者藉由本文中所提供之上下文而已知的其他讀取操作包括於本發明之範疇內。特定言之，讀取操作包含繼之以感測操作之預充電操作。預充電操作可包含將電壓Vdd施加於預充電 接點718，及RRAM記憶體陣列之字線選擇接點(例如，參見上文之圖2)。可將未選定字線接地，或以零伏特進行驅動。 可以合適之參考電流施加IREF 715，以用於描繪所選定記憶體單元之讀取電流及所選定記憶體單元之抹除電流。可以1伏特以及VBL_READ_REF 722預充電所選定位元線及未選定位元線。此外，可以位元線讀取電壓VBL_READ 724加上開關CASCODE 717電晶體之臨限電壓Vt預充電VCASCODE_REF 716。為了讀取所選定記憶體單元，可起始感測操作，其中將預充電接點718處之電壓自Vdd改變至零伏特，並以VBL_READ偏壓所選定位元線及未選定位元線，而其他信號保持與預充電操作相同。 根據此等操作，當程式化所選定記憶體單元時，VBL_READ下降為低於一伏特且VOUT跟隨VBL_READ。因此，SOUT_B上升至Vdd。 當抹除所選定記憶體單元時，VBL_READ保持為大約一伏特，VOUT朝向Vdd上升，且SOUT_B降低為大約接地電位。
圖8說明根據本發明之一或多個額外態樣的實例 記憶體架構800之圖。記憶體架構800包含多個RRAM記憶體單元區塊，其包括區塊1 802、區塊2 804、......、區塊Y 806，其中Y為大於1之適當正整數(統稱為記憶體區塊802至806)。每一記憶體區塊802至806包含位元線之各別集合，其包括區塊1 802之BL1<0：N>808、區塊2 804之BL2<0：N>812至區塊Y 806之BLY<0：N>814(統稱為位元線集合808、812、814)。此外，記憶體架構800可經組態為基於I/O之架構(與(例如)基於字組之架構相反)。在由圖8描繪的基於I/O之架構中，各別位元線集合808、812、814中之每一位元線可連接至I/O接點之集合中的各別I/O接點(例如，經由YMUX)。 舉例而言，位元線集合BL1<0：N>808中之位元線可連接至第一I/O接點816A。位元線集合BL2<0：N>812中之位元線可連接至第二I/O接點816B，且位元線集合BLY<0：N>814中之位元線可連接至第Y I/O接點816C。根據此配置，可啟動或選擇第一位元線BL1<0>810A而不選擇或抑制區塊1 802之其他位元線，以減輕如在第一I/O接點816A處所量測的區塊1 802之位元線間的電壓差之影響，並同樣地對區塊2 804及區塊Y 806之其他所選定位元線810進行此操作。如本文中所描述，可進一步藉由用追蹤BL1<0>810A之電壓的偏壓電壓驅動區塊1 802之其他位元線而減少電壓差，從而進一步減少區塊1 802之位元線間的電壓差。
已關於若干組件或記憶體架構之間的互動描述 前述圖。應瞭解，此等圖可包括其中所指定之彼等組件及架構、所指定組件/架構中之一些，及/或額外組件/架構。舉例而言，記憶體單元架構可包括記憶體架構800、感測電路400及YMUX 600之組合。亦可將子組件實施為電連接至其他子組件而非包括於母架構內。另外，應注意，可將一或多個所揭示之程序組合至提供聚集之功能性的單一程序中。舉例而言，程式化程序可包含抹除程序或抹除程序可包含程式化程序，以促進藉由單一程序而程式化及抹除半導體單元。另外，應瞭解，可以群組方式(例如，並行地抹除多個列)或個別地抹除所揭示之記憶體架構中的各別列。此外，應瞭解，可以群組方式(例如，並行地程式化多個RRAM單元)或個別地程式化特定列上之多個RRAM單元。所揭示之架構的組件亦可與本文中並未特定描述但熟習此項技術者已知之一或多 個其他組件互動。
鑒於上文所描述之例示性圖，參考圖9及圖10 之流程圖將較好地瞭解可根據所揭示之標的物實施的程序方法。雖然出於解釋的簡單性之目的，將方法900、1000展示並描述為一系列區塊，但應理解並瞭解，所主張之標的物並不受限於區塊之次序，此係由於一些區塊可以不同於本文中所描繪並描述之次序的次序發生及/或與其他區塊並行地發生。此外，可並不要求所有所說明之區塊以實施下文中所描述之方法900、1000。另外，應進一步瞭解，下文且貫穿本說明書所揭示之方法900、1000能夠儲存於製品上，以促進將此等方法輸送及傳送至電子器件。如所使用，術語製品意欲涵蓋可自任何電腦可讀器件、結合載體之器件或儲存媒體存取的電腦程式。
圖9說明根據本發明之一或多個額外態樣的用於 製造RRAM記憶體器件之實例方法900的流程圖。在902處，方法900可包含將複數個位元線及複數個字線形成至半導體記憶體器件上。在904處，方法900可包含形成具有沿著複數個位元線之各別者對齊的行，及沿著複數個字線之各別者對齊的列之RRAM陣列。另外，在906處，方法900可包含將RRAM陣列之各別者的各別第一接點連接至複數個位元線中之一者，並將RRAM陣列之各別者的各別第二接點連接至複數個字線中之一者。在908處，方法900可包含在半導體記憶體中形成經組態以用於將操作信號選擇性地至少施加於複數個位元線之子集的多工器電路。在910處，方法900可包含形成等化電路，該等化電路用於回應於操作信號用在複 數個位元線之子集處觀察到之操作電壓驅動複數個位元線之第二子集。
在一或多個其他態樣中，方法900可另外包含在 半導體記憶體中形成電連接至複數個位元線之各別者或複數個字線之各別者的輸入/輸出接點之集合。在另一態樣中，方法900可包含在半導體記憶體中形成感測電路，並將感測電路連接至輸入/輸出接點之集合，以用於量測RRAM陣列之所選定RRAM的狀態。在再其他態樣中，形成等化電路可進一步包含形成運算放大器，其中形成多工器包含形成傳遞作為至運算放大器之輸入的操作電壓的位元線輸出引線。在本發明之替代性或額外態樣中，方法900可包含形成將運算放大器之輸出提供作為至運算放大器之第二輸入的反饋迴路。在至少一態樣中，方法900可包含形成用於位元線集合中之各別位元線的用於將操作信號或操作電壓選擇性地施加於位元線集合中之一或多者的各別開關集合。
現參看圖10，描繪根據本發明之替代性或額外態 樣的用於操作RRAM陣列之實例方法1000的流程圖。在1002處，方法1000可包含選擇電子記憶體之字線。在1004處，方法1000可包含將讀取電壓施加至電子記憶體之連接至經選定以用於讀取之RRAM元件的位元線。在1006處，方法1000可包含將位元線連接至動態地模仿電子記憶體之位元線處的實際電壓之電路。此外，在1008處，方法1000可包含結合讀取RRAM元件之狀態用實際電壓驅動鄰近於位元線之至少一額外位元線。根據一或多個特定態樣，在1010處，方法1000可進一步包含啟動連接至電子記憶體之位元線集合的輸入/輸 出接點，其中位元線集合至少包含該位元線及該一額外位元線。在另外之態樣中，方法1000可包含將感測放大器連接至位元線之輸出，及啟動參考信號並將RRAM元件之回應與參考信號進行比較，以及判定回應是否大於或小於參考信號。
為了為所揭示之標的物的各種態樣提供背景，圖 11以及以下論述意欲提供對可實施或處理所揭示之標的物的各種態樣之合適環境的簡明一般描述。雖然上文已在半導體架構及用於製造並操作此等架構之程序方法的一般上下文中描述標的物，但熟習此項技術者將認識到，亦可結合其他架構或程序方法實施本發明。此外，熟習此項技術者將瞭解，可藉由處理系統或電腦處理器獨自抑或結合主機電腦來實踐所揭示之程序，該主機電腦可包括單處理器或多處理器電腦系統、微型計算器件、大型電腦以及個人電腦、手持式計算器件(例如，PDA、電話、手錶)、基於微處理器或可程式化之消費型或工業電子器件及類似者。亦可在由經由通信網路而連結之遠端處理器件執行任務的分散式計算環境中實踐所說明之態樣。然而，一些態樣(若並非所主張之革新的所有態樣)可實踐於獨立電子器件上，諸如，記憶卡、快閃記憶體模組、可卸除式記憶體或類似者。在分散式計算環境中，程式化模組可位於本端及遠端記憶體儲存模組或器件兩者中。
圖11說明根據本發明之態樣的用於RRAM陣列 1102之實例操作及控制環境1100的方塊圖。在本發明之至少一態樣中，RRAM陣列1102可包含多種RRAM記憶體單元技術。特定言之，RRAM陣列可經組態或操作以減輕或避免 RRAM陣列之潛行路徑電流，如本文中所描述。
行控制器1106可形成為鄰近於RRAM陣列 1102。此外，行控制器1106可與RRAM陣列1102之位元線電耦接。行控制器1106可控制各別位元線，從而將合適之程式化、抹除或讀取電壓施加至所選定位元線。
另外，操作及控制環境1100可包含列控制器 1104。列控制器1104可形成為鄰近於行控制器1106，並與RRAM陣列1102之字線電連接。列控制器1104可藉由合適之選擇電壓選擇記憶體單元之特定列。此外，列控制器1104可藉由在所選定字線處施加合適電壓而促進程式化、抹除或讀取操作。
時脈源1108可提供各別時脈脈衝，以促進列控 制1104及行控制1106之讀取、寫入及程式化操作的定時。 時脈源1108可進一步促進回應於由操作及控制環境1100所接收之外部或內部命令，選擇字線或位元線。輸入/輸出緩衝器1112可藉由I/O緩衝器或其他I/O通信介面而連接至外部主機裝置，諸如電腦或其他處理器件(未描繪)。輸入/輸出緩衝器1112可經組態以接收寫入資料、接收抹除指令、輸出讀出資料，並接收位址資料及命令資料，以及用於各別指令之位址資料。可由位址暫存器1110將位址資料傳送至列控制器1104及行控制器1106。另外，經由信號輸入線將輸入資料傳輸至RRAM陣列1102，並經由信號輸出線自RRAM陣列1102接收輸出資料。可自主機裝置接收輸入資料，且可經由I/O緩衝器將輸出資料遞送至主機裝置。
可將自主機裝置接收之命令提供至命令介面 1114。命令介面1114可經組態以自主機裝置接收外部控制信號，並判定輸入至輸入/輸出緩衝器1112之資料為寫入資料、命令抑或位址。可將輸入命令傳送至狀態機1116。
狀態機1116可經組態以管理RRAM陣列1102 之程式化及再程式化。狀態機1116經由輸入/輸出介面1112及命令介面1114自主機裝置接收命令，並管理與RRAM陣列1102相關聯之讀取、寫入、抹除、資料輸入、資料輸出及類似之功能性。在一些態樣中，狀態機1116可發送及接收關於各種命令之成功接收或執行的應答及否定應答。
為了實施讀取、寫入、抹除、輸入、輸出等功能 性，狀態機1116可控制時脈源1108。控制時脈源1108可導致經組態以促進列控制器1104及行控制器1106實施特定功能性之輸出脈衝。可(例如)由行控制器1106將輸出脈衝傳送至所選定位元線，或(例如)由列控制器1104將輸出脈衝傳送至字線。
如本文中所利用，術語「組件」、「系統」、「架構」 及類似者意欲指電腦或電子相關實體，無論硬體、硬體及軟體之組合、軟體(例如，執行中之軟體)抑或韌體。舉例而言，組件可為一或多個電晶體、記憶體單元、電晶體或記憶體單元之配置、閘陣列、可程式化閘陣列、特殊應用積體電路、控制器、處理器、執行於處理器上之程序、存取半導體記憶體或與半導體記憶體介接之目標可執行程式或應用程式、電腦或類似者或其合適組合。組件可包括可抹除程式化(例如，至少部分儲存於可抹除記憶體中之程序指令)或硬程式化(hard programming)(例如，在製造時燒錄至非可抹除 記憶體中之程序指令)。
藉由說明，自記憶體所執行之程序及處理器兩者 皆可為組件。作為另一實例，架構可包括電子硬體之配置(例如，並列電晶體或串列電晶體)、處理指令及以適於電子硬體之配置的方式實施處理指令之處理器。另外，架構可包括單一組件(例如，電晶體、閘陣列、......)或組件之配置(例如，一系列電晶體或電晶體之並行配置、與程式電路連接之閘陣列、電力引線、電接地、輸入信號線及輸出信號線等等)。系統可包括一或多個組件以及一或多個架構。一實例系統可包括切換區塊架構，其包含交叉之輸入/輸出線及通過閘電晶體，以及電源、信號產生器、通信匯流排、控制器、I/O介面、位址暫存器等等。應瞭解，預期定義會發生一些重疊，且架構或系統可為獨立組件，或另一架構、系統等之組件。
除前述內容以外，可使用典型製造、程式化或工 程技術而將所揭示之標的物實施為方法、裝置或製品以產生硬體、韌體、軟體或其任何合適組合，來控制電子器件實施所揭示之標的物。本文中所使用之術語「裝置」及「製品」意欲涵蓋電子器件、半導體器件、電腦或可自任何電腦可讀器件、載體或媒體存取的電腦程式。電腦可讀媒體可包括硬體媒體或軟體媒體。另外，媒體可包括非暫時性媒體或輸送媒體。在一實例中，非暫時性媒體可包括電腦可讀硬體媒體。 電腦可讀硬體媒體之特定實例可包括(但不限於)磁性儲存器件(例如，硬碟、軟碟、磁條、......)、光碟(例如，光碟(CD)數位化通用光碟(DVD)，......)、智慧卡及快閃記憶體器件(例如，卡、棒、隨身碟)。電腦可讀輸送媒體可包括載 波或類似者。當然，熟習此項技術者將認識到，在不脫離所揭示之標的物的範疇或精神的情況下，可對此組態作出許多修改。
上文已描述之內容包括本革新之實例。當然，不可能出於描述本革新之目的而描述組件或方法之每一可設想組合，但一般熟習此項技術者可認識到，本革新之許多進一步組合及排列係可能的。因此，所揭示之標的物意欲包含屬於本發明之精神及範疇內的所有此等變更、修改及變化。此外，就術語「包括」、「具有」及其變化形式用於詳細描述抑或申請專利範圍而言，此術語意欲以類似於如當在請求項中將術語「包含」用作過渡詞時術語「包含」受到解釋之方式為包括性的。
此外，詞「例示性」在本文中用以意謂充當實例、例項或說明。未必應將本文中描述為「例示性」之任何態樣或設計視為相比其他態樣或設計較佳或有利。相反地，詞例示性之使用意欲以具體的方式呈現概念。如本申請案中所使用，術語「或」意欲意謂包含性之「或」而非排他性的「或」。亦即，除非另外指定，或自上下文係清楚的，「X使用A或B」意欲意謂自然包含性排列中的任一者。亦即，若X使用A、X使用B或X使用A與B兩者，則在上述例項中之任一者下皆滿足「X使用A或B」。另外，如本申請案中及隨附申請專利範圍中所使用的冠詞「一」與「一個」應大體上視為意謂「一或多個」，除非另外指定或根據上下文清楚地指向單數形式。
另外，已依據演算法或對電子記憶體內之資料位元的程序操作而呈現詳細描述中的一些部分。此等程序描述 或表示為由熟習此項技術者使用以有效地將其工作之主旨傳遞給其他同樣熟習者的機制。在此處，大體上將程序構想為帶來所要結果之自相一致的動作序列。動作為要求實體操縱實體量的彼等動作。通常(儘管並非必要)，此等量呈能夠被儲存、傳送、組合、比較及/或以其他方式操縱之電信號及/或磁信號的形式。
主要出於常用之原因，已證實將此等信號稱為位元、值、元素、符號、字元、項、數目或類似者係便利的。 然而，應牢記，所有此等及類似術語應與適當實體量相關聯，且僅僅為應用於此等量之便利標記。除非以其他方式特定陳述或自前述論述顯而易見，否則應瞭解，貫穿所揭示之標的物，利用諸如處理、計算、複製、模仿、判定或傳輸及類似者之術語的論述係指處理系統，及/或類似之消費型或工業電子器件或機器之動作及程序，該等處理系統及/或器件或機器將表示為電子器件之電路、暫存器或記憶體內之實體(電或電子)量的資料或信號操縱或變換成類似地表示為機器或電腦系統記憶體或暫存器，或其他此資訊儲存、傳輸及/或顯示器件內之實體量的其他資料或信號。
關於由上文所描述之組件、架構、電路、程序及類似者所執行的各種功能，用於描述此等組件之術語(包括對「構件」之參考)意欲對應於(除非另外指示)執行所描述組件(例如，功能上等效之組件)之指定功能的任何組件，即使並不結構上等效於執行本文中所說明的實施例之例示性態樣中之功能的所揭示之結構亦然。另外，雖然可已關於若干實施中之僅一者揭示特定特徵，但此特徵可與其他實施之 一或多個其他特徵(如對於任何給定或特定應用可為所要的及有利的)組合。亦將認識到，實施例包括系統，以及具有用於執行各種程序之動作及/或事件的電腦可執行指令之電腦可讀媒體。
100‧‧‧記憶體架構
102‧‧‧電阻性隨機存取記憶體(RRAM)陣列
104‧‧‧字線(WL)
106‧‧‧選擇線(SL)
108‧‧‧位元線(BL)
110‧‧‧多工器(YMUX)電路
112‧‧‧開關
114‧‧‧動態偏壓感測放大器
116A‧‧‧I/O接點/連接
116B‧‧‧I/O連接
118A‧‧‧VBIAS接點
118B‧‧‧VBIAS接點
120‧‧‧預充電信號
122‧‧‧位元線讀取電壓(VBL_READ)
124‧‧‧參考電流(IREF)

Claims (20)

  1. 一種半導體記憶體，其包含：雙端子記憶體器件之一集合；位元線互連之一集合，位元線互連之該集合中的各別位元線互連連接至雙端子記憶體器件之該集合的各別子集中之各別第一端子，且經組態以藉由施加一偏壓電壓而啟動或去啟動雙端子記憶體器件之該集合的該等子集中之各別者；及一偏壓電壓複製電路，其經組態以動態地追蹤由將該偏壓電壓施加至該位元線集合中之一所選定位元線而產生的在位元線互連之該集合中的該所選定一者處之一所觀察電壓，並將經動態地追蹤之該所觀察電壓施加至位元線互連之該集合中的一非選定位元線互連。
  2. 如申請專利範圍第1項之半導體記憶體，其中該偏壓電壓複製電路經組態以在該位元線集合中之該所選定位元線與該非選定位元線之間維持小於大約0.05伏特之一電壓差。
  3. 如申請專利範圍第1項之半導體記憶體，其中雙端子記憶體器件之該集合包含一電阻性隨機存取記憶體、一相變式隨機存取記憶體、磁阻式隨機存取記憶體或一鐵電式隨機存取記憶體。
  4. 如申請專利範圍第2項之半導體記憶體，其中該偏壓電壓複製電路經組態以透過維持小於大約0.05伏特之該電壓差來減輕該位元線集合中之該所選定位元線處的位元線間電流之影響。
  5. 如申請專利範圍第1項之半導體記憶體，其中：位元線互連之該集合包含該半導體記憶體之一區塊的位元線；且該偏壓電壓複製電路將經動態地追蹤之該所觀察電壓施加至該半導體記憶體之該區塊的並未選定以用於一記憶體操作的該等位元線之一非選定子集。
  6. 如申請專利範圍第1項之半導體記憶體，該偏壓電壓複製電路包含將經動態地追蹤之該所觀察電壓輸出至該位元線集合中之該非選定位元線的一運算放大器。
  7. 如申請專利範圍第6項之半導體記憶體，其中該所觀察電壓為至該運算放大器之一輸入。
  8. 如申請專利範圍第7項之半導體記憶體，其中將由該運算放大器所輸出的經追蹤之該所觀察電壓回饋為至該運算放大器之一第二輸入，該輸入及該第二輸入經組態以將該經動態地追蹤之所觀察電壓輸出驅動至被動態地追蹤之該所觀察電壓。
  9. 如申請專利範圍第1項之半導體記憶體，其中雙端子記憶體器件之該集合及位元線互連之該集合部分地形成為該半導體記憶體之記憶體區塊的一集合中之一記憶體區塊的記憶體之一區塊。
  10. 如申請專利範圍第9項之半導體記憶體，其進一步包含輸入/輸出信號連接之一集合。
  11. 如申請專利範圍第10項之半導體記憶體，其中該等輸入/輸出信號連接中之一第一者電耦接至與記憶體區塊之該集合中的一者相關聯之位元線互連的該集合。
  12. 如申請專利範圍第1項之半導體記憶體，其進一步包含經組態以進行如下操作之一感測放大器：將該偏壓電壓施加至位元線互連之該集合中的該所選定位元線互連，以啟動位元線互連之該集合中的該所選定位元線互連以用於一讀取操作；及量測與位元線互連之該集合中的該所選定位元線互連相關聯之一輸入/輸出連接的一電特性，以判定連接至位元線互連之該集合中的該所選定位元線互連的雙端子記憶體器件之該集合中的一經啟動雙端子記憶體器件之一狀態。
  13. 一種製造一半導體記憶體之方法，其包含：將複數個位元線及複數個字線形成至該半導體記憶體上；形成雙端子記憶體元件之一陣列，其中該陣列之行及列相對於該複數個位元線及該複數個字線對齊；將該陣列之一行中的雙端子記憶體元件之各別第一接點連接至該複數個位元線中之一者，並將該行中的該等雙端子記憶體元件之各別第二接點連接至該複數個字線中之各別者；在該半導體記憶體中形成一多工器電路，該多工器電路經組態以用於將一操作信號選擇性地至少施加於該複數個位元線之一第一子集；及形成一等化電路，該等化電路用於回應於該操作信號而藉由在該複數個位元線之該第一子集處觀察到之一操作電壓驅動該複數個位元線之一第二子集。
  14. 如申請專利範圍第13項之方法，其進一步包含形成輸入/ 輸出接點之一集合及形成一互連矩陣，其中該互連矩陣選擇性地將該複數個位元線中之各別者與輸入/輸出接點之該集合中的一匹配輸入/輸出接點耦合或解耦。
  15. 如申請專利範圍第14項之方法，其進一步包含在該半導體記憶體中形成一感測電路，並將該感測電路連接至輸入/輸出接點之該集合中的一或多者，以用於量測雙端子記憶體元件之該陣列中的該等雙端子記憶體元件之一所選定子集的一狀態。
  16. 如申請專利範圍第13項之方法，其中形成該等化電路進一步包含形成一運算放大器，且進一步其中形成該多工器電路包含形成將該操作電壓作為一輸入傳遞至該運算放大器的一位元線輸出引線。
  17. 如申請專利範圍第16項之方法，其進一步包含形成將該運算放大器之一輸出提供為至該運算放大器之一第二輸入的一反饋迴路。
  18. 如申請專利範圍第13項之方法，其進一步包含形成用於該位元線集合中之各別位元線的用於將該操作信號或該操作電壓選擇性地施加至該位元線集合中之一或多者的各別開關集合。
  19. 一種操作電子記憶體之方法，其包含：選擇該電子記憶體之一字線；將一讀取電壓施加至該電子記憶體之一位元線，該位元線耦接至被選定以用於讀取之一雙端子記憶體元件；將該位元線耦接至動態地模仿該電子記憶體之該位元線處的一實際電壓之一電路；及 結合讀取該雙端子記憶體元件之一狀態，藉由該實際電壓驅動鄰近於該位元線之至少一額外位元線。
  20. 如申請專利範圍第19項之方法，其中讀取該雙端子記憶體元件之該狀態進一步包含：啟動耦接至該電子記憶體之位元線的一集合之一輸入/輸出接點，該位元線集合包含與該雙端子記憶體元件之一區塊連接的位元線，且包括該位元線及該一額外位元線；將一感測放大器耦接至該位元線之一輸出；及啟動一參考信號，及將該RRAM元件之一回應與該參考信號進行比較，並判定該回應大於抑或小於該參考信號。
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