CN111192614B - 一种存储器阵列结构 - Google Patents

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Abstract

本发明公开了一种存储器阵列结构，由多个存储器件按行列组成阵列，阵列的每行设有行引出线，每列设有列引出线，存储器件对应位于每个行引出线与列引出线的交叉点处；其中，每个存储器件的第一端单独与其所在行的行引出线连接，每个存储器件的第二端与处于同列的一个开关的第一端连接，开关的第二端与其所在列的列引出线连接；其中，每列设有一至多个开关，每个开关的第一端连接处于同列的一至全部存储器件的第二端。本发明能够在同一个时间内获得根据每一列的乘加运算需求指定的不同行的信号输入的相应的模拟电流输出，实现不同规模不同输入信号的乘加运算，极大提高了运算速度和阵列使用效率。

Description

一种存储器阵列结构
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种应用于存内运算的存储器阵列结构。
背景技术
人工智能(AI)的发展对传统的运算处理系统提出了新的需求，主要的问题在于人工智能网络的运算量大，数据多，而且运算的需求比较集中，多数的运算主要在于乘加上(MAC)上。
传统的运算处理系统是通用的系统，对人工智能的运算需求没有专门的优化。此外，由于传统的运算处理系统采用的是冯诺依曼结构，其运算和存储区域是分开的，所以会存在数据传输的瓶颈问题。
现在普遍提出的一种解决方法是将存储和运算结合起来，直接在存储端运行部分的运算。该方法主要是利用存储器的电阻特性，实现模拟的存内(存储器内部)运算。
请参考图1，图1是现有的一种存储结构示意图，其显示一种无控制端的存算神经网络的基本拓扑架构。如图1所示，该存储结构采用了交叉矩阵(crossbar)架构。其存储器阵列由若干行列组成，每个行和列均存在单独的引出线，并且在每个行引出线r与列引出线c的交叉点处都对应设有一个存储器件10。其中，每一个存储器件10的正极单独与其所在行的行引出线r连接，负极与其所在列的列引出线c连接。这种结构的缺点在于无法有效解决漏电通路(sneak path)的问题，会造成极大的功耗浪费。
如果如图2所示，在上述图1的交叉矩阵的每一个交叉点上同时再增加一个开关11，使每一个存储器件10的正极单独与其所在行的行引出线r连接，负极通过开关11与其所在列的列引出线c连接，虽然可以解决漏电问题，但是会增大整个矩阵的面积。
此外，以上两种结构都存在运算时需要整个矩阵或者处于相同行的存储运算单元都打开的问题，不仅会造成功耗的损失，同时也限制了整个运算存储矩阵的应用场景。
因此，需要提出一种不仅能够节省面积和功耗，同时具备灵活开关控制的存储器矩阵架构。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种存储器阵列结构。
为实现上述目的，本发明的技术方案如下：
一种存储器阵列结构，由多个存储器件按行列组成阵列，所述阵列的每行设有行引出线，每列设有列引出线，所述存储器件对应位于每个所述行引出线与所述列引出线的交叉点处；其中，每个所述存储器件的第一端单独与其所在行的所述行引出线连接，每个所述存储器件的第二端与处于同列的一个开关的第一端连接，所述开关的第二端与其所在列的所述列引出线连接；其中，每列设有一至多个所述开关，每个所述开关的第一端连接处于同列的一至全部所述存储器件的第二端。
进一步地，所述开关设有控制端，所述阵列的每行设有控制引出线，位于同一行中不同列的所述开关的所述控制端共同连接在所在行的所述控制引出线上，处于同列的各所述开关的所述控制端分别连接在不同行的所述控制引出线上。
进一步地，所述控制引出线与所述行引出线平行设置。
进一步地，所述开关的导通电阻小于其连接的同列全部所述存储器件处于低阻态时的并联电阻值，高于其连接的同列任意一个所述存储器件处于高阻态时的电阻值。
进一步地，所述存储器件为非易失存储器件。
进一步地，所述存储器件为阻变式存储器，所述存储器件的第一端为所述阻变式存储器的正极，所述存储器件的第二端为所述阻变式存储器的负极。
进一步地，所述阻变式存储器的正极为所述阻变式存储器的顶电极，所述阻变式存储器的负极为所述阻变式存储器的底电极。
进一步地，所述开关为NMOS器件，所述开关的第一端或第二端为所述NMOS器件的源端或漏端，所述开关的控制端为所述NMOS器件的栅极。
进一步地，各所述行引出线不同时打开。
进一步地，各行的所述控制引出线不同时打开。
本发明的优点在于能够在同一个时间内获得根据每一列的乘加运算需求指定的不同行的信号输入的相应的模拟电流输出，实现不同规模不同输入信号的乘加运算，极大地提高了运算速度和阵列使用效率。
附图说明
图1是现有的一种无控制端的存算神经网络的基本拓扑架构示意图。
图2是现有的一种带控制端的存算神经网络的基本拓扑架构示意图。
图3是本发明一较佳实施例一的一种存储器阵列结构的存算神经网络的拓扑架构示意图。
图4是本发明一较佳实施例二的一种存储器阵列结构的存算神经网络的拓扑架构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图3，图3是本发明一较佳实施例一的一种存储器阵列结构的存算神经网络的拓扑架构示意图。如图3所示，本发明提供一种新型的应用于存内运算的存储器阵列结构，存储器阵列结构由多个存储器件20按行列组成阵列，例如图示的一种6×6阵列。
本发明的存储器阵列结构是一个矩阵结构，其区别于例如图2的通常矩阵结构的核心特征在于，存在同一列中多个不同行的存储器件20与同一个开关21连接，处于同一列的开关21的控制引出互相独立，可以与其他列的开关21共享控制引出。
请参考图3。存储器阵列结构内部的电学器件主要由存储单元(存储器件20)与开关21组成。阵列中的每行设有行引出线R，每列设有列引出线C。存储器件20对应位于每个行引出线R与列引出线C的交叉点处；同时，每一列存在一至多个开关21。
其中，每个存储器件20的第一端单独与该存储器件20所在行的行引出线R连接，每个存储器件20的第二端与处于同列的某一个开关21的第一端连接，开关21的第二端与其所在列的列引出线C连接。
在阵列的每列中可设有一至多个开关21，且每个开关21的第一端可连接处于同列的一个或多个存储器件20的第二端，甚至可连接处于同列的全部存储器件20的第二端。
请参考图3。开关21可设有至少一个控制端；阵列的每行可设有控制引出线S。位于同一行中不同列的开关21的控制端共同连接在所在行的控制引出线S上；处于同列的各开关21的控制端分别连接在不同行的控制引出线S上。即在每一条控制引出线S上，可以接一个或者多个开关21的控制端，但是至多连接一个处于同一列的开关21。
进一步地，控制引出线S可与行引出线R平行设置。
存储单元(存储器件20)可以是两端或者多端的非易失存储器件，其主要特征在于，在外部电信号条件相同的情况下，体现出两种或者两种以上的阻值特性。
如果存储单元是两端器件，那么在架构中与存储单元相关的是行和列两组引出线，存储器件20的第一端(定义为正极)直接连接行引出线R，存储器件20的第二端(定义为负极)通过开关21连接列引出线C。
如果存储单元是两端以上的多端器件，那么除了其中体现电阻特性的两端与两端器件的连接相同外，其余端需要有额外的引出控制来执行写操作。这些控制与器件本身的电阻变化有关，而与整个架构的运算逻辑和连接关系无关，因此未作为本发明存储器阵列结构中体现的部分，也未在图3中标识出来，可参考现有技术加以理解。
开关21至少存在一个开闭控制端，以及可以打开或者关闭的两端(第一端和第二端)。开闭控制端用于输入外部控制信号，作用是使开关21打开或者关闭。
开关21导通电阻远小于其连接的同列全部存储器件20处于低阻态时的并联电阻值，高于其连接的同列任意一个存储器件20处于高阻态时的电阻值。即对于开关21的电阻特性的要求是，其开启时的电阻远小于若干个存储器件20可能的最低阻值的并联值，关闭时的电阻远高于存储器件20可能的最高阻值。
本发明的存储器阵列结构中，存储单元的阻值已经通过合理的电信号控制写入。在存内运算工作时，每一个行引出线R加上一个模拟或者数字的电压信号，每一个列引出线C加上一个固定的模拟或者数字电压信号，每一个控制引出线S加上一个数字电压信号，用来决定开关21的通断。其中，各行引出线R可不同时打开。各行的控制引出线S可不同时打开。
在这种工作模式下，每一列的模拟输出电流值就是该列导通的开关21连接的存储单元所在行的电压与列电压的电压差值除以该单元电阻的所有电流的和。通过合理控制开关21控制端的电信号，可以使每一列输出接收特定行输入信号的乘加电流值，而不是像通常的阵列那样，每一列都只能接收选定打开的相同行的输入信号的乘加结果。
本发明上述结构的优势在于，在同一个时间内就可以获得根据每一列的乘加运算需求指定的不同行的信号输入的相应的模拟电流输出。
本发明相对于现有的一些存算网络，在外围控制上也存在一些不同，可以根据特殊的应用场合来配置。
请参考图4，图4是本发明一较佳实施例二的一种存储器阵列结构的存算神经网络的拓扑架构示意图。如图4所示，其示例性介绍一种基于阻变存储单元(阻变式存储器)(RRAM)的一个6×6规模的阵列架构。
如以行引出线R和列引出线C作为阵列规模的划分依据，该阵列由6行(行引出线R1-R6)和6列(列引出线C1～C6)组成，同时存在6条开关控制引出线S1～S6。
该阵列中，存储器件20的选择为RRAM器件，开关21的选择为CMOS工艺中的NMOS器件。其中，RRAM器件20为存在顶电极(正极)和底电极(负极)的两端器件，其存在高阻态和低阻态两种电阻状态。NMOS器件21由连接其中一条开关控制引出线S的栅极的电压高低来控制源漏两端的通断。NMOS器件开关21的导通电阻远小于RRAM器件20的低阻态电阻，其关断电阻远高于RRAM器件20的高阻态电阻。
每行和每列均存在6个RRAM单元20。每一列存在一至若干个开关21。每一行的RRAM器件20的顶电极连接该行的行引出线R，每一个开关21的漏端连接该列的一个或者多个RRAM器件20的底电极，源端连接该列的列引出线C，栅极连接某一条控制引出线S。
为了具体说明图4中阵列的架构，把一列中连接到同一个开关21的RRAM单元20与该开关21一起定义成一个RRAM簇，用字母A表示。
如图4所示，一共存在15个RRAM簇A1～A15。其中，第一列存在两个RRAM簇A1和A2，A1存在3个RRAM单元20，开关控制引出线为S1；A2存在3个RRAM单元20，开关控制引出线为S4。第二列存在两个RRAM簇A3和A4，A3存在3个RRAM单元20，开关控制引出线为S3；A4存在3个RRAM单元20，开关控制引出线为S5。第三列存在两个RRAM簇A5和A6，A5存在5个RRAM单元20，开关控制引出线为S3；A6存在1个RRAM单元20，开关控制引出线为S6。第四列存在两个RRAM簇A7和A8，A7存在2个RRAM单元20，开关控制引出线为S2；A8存在4个RRAM单元20，开关控制引出线为S6。第五列存在一个RRAM簇A9，有6个RRAM单元20，开关控制引出线为S2。第六列存在6个均只有1个RRAM单元20的RRAM簇A10～A15，开关控制引出线为S1～S6。
在应用时，以行引出线R1～R6为输入信号端，列引出线C1～C6为输出信号端。可以分为模拟或数字的信号传输方式，两种方式的乘加计算类似。以使用模拟信号为例，在行引出线R1～R6端各自加载一个模拟电压，在列引出线C1～C6各自加载一个相同的模拟电压，那么在列引出线C1～C6端的电流就是选通的RRAM簇A的RRAM单元20流经的电流之和，即相当于同时做了乘法和加法两个操作。
例如，当只有行引出线R1打开时，RRAM簇A1和A10的所有RRAM器件20存在电流，而其他簇的RRAM器件20均关闭。
与传统的RRAM阵列比较，本发明的RRAM阵列中，对应的控制引出线并不是只能控制每一列中的一个RRAM单元，而是可以根据需要，选通每一列中不同行以及不同数量的RRAM单元。这样体现出的优势在于做乘加运算时，每一列能够做乘法的项可以不同。这样通过合理的信号输入，以及合理的控制端输入，可以在同一个时间做出不同规模不同输入信号的乘加运算，极大地提高了运算速度和阵列使用效率。
例如，如果只打开控制引出线S2和S6，那么第一列和第二列没有乘加运算，第三列对行引出线R1～R5的信号做乘加，第四列和第五列对所有行的信号做乘加，第六列对行引出线R2和R6做乘加。尽管在同一个时间内同时存在六个输入，但是某些列只对其中部分输入信号做了运算，这是例如图1和图2所示的两种架构所办不到的。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.一种存储器阵列结构，其特征在于，由多个存储器件按行列组成阵列，所述阵列的每行设有行引出线，每列设有列引出线，所述存储器件对应位于每个所述行引出线与所述列引出线的交叉点处；其中，每个所述存储器件的第一端单独与其所在行的所述行引出线连接，每个所述存储器件的第二端与处于同列的一个开关的第一端连接，所述开关的第二端与其所在列的所述列引出线连接；其中，每列设有一至多个所述开关，每个所述开关的第一端连接处于同列的一至全部所述存储器件的第二端；所述开关设有控制端，所述阵列的每行设有控制引出线，位于同一行中不同列的所述开关的所述控制端共同连接在所在行的所述控制引出线上，处于同列的各所述开关的所述控制端分别连接在不同行的所述控制引出线上；对应的控制引出线能够选通每一列中不同行以及不同数量的RRAM单元，使得做乘加运算时，每一列能够做乘法的项能够不同。
2.根据权利要求1所述的存储器阵列结构，其特征在于，所述控制引出线与所述行引出线平行设置。
3.根据权利要求1所述的存储器阵列结构，其特征在于，所述开关的导通电阻小于其连接的同列全部所述存储器件处于低阻态时的并联电阻值，高于其连接的同列任意一个所述存储器件处于高阻态时的电阻值。
4.根据权利要求1所述的存储器阵列结构，其特征在于，所述存储器件为非易失存储器件。
5.根据权利要求1所述的存储器阵列结构，其特征在于，所述存储器件为阻变式存储器，所述存储器件的第一端为所述阻变式存储器的正极，所述存储器件的第二端为所述阻变式存储器的负极。
6.根据权利要求5所述的存储器阵列结构，其特征在于，所述阻变式存储器的正极为所述阻变式存储器的顶电极，所述阻变式存储器的负极为所述阻变式存储器的底电极。
7.根据权利要求1所述的存储器阵列结构，其特征在于，所述开关为NMOS器件，所述开关的第一端或第二端为所述NMOS器件的源端或漏端，所述开关的控制端为所述NMOS器件的栅极。
8.根据权利要求1所述的存储器阵列结构，其特征在于，各所述行引出线不同时打开。
9.根据权利要求1或8所述的存储器阵列结构，其特征在于，各行的所述控制引出线不同时打开。
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