CN117271435A - 基于忆阻器的存内逻辑电路及全阵列并行计算方法 - Google Patents

Abstract

本申请涉及一种基于忆阻器的存内逻辑电路及全阵列并行计算方法，该存内逻辑电路包括基于忆阻器的存内计算阵列、开关单元以及电压基准驱动单元，其中，基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，且各存内计算单元均具有四个输入端口，包括行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口，通过利用开关单元中的四组开关阵列分别对存内计算单元的四个输入端口状态进行控制，从而实现对阵列中某一行、某一列或者某一区域进行灵活选择，并基于选择区域进行读或者写或者是逻辑操作，以提高计算效率。

Description

基于忆阻器的存内逻辑电路及全阵列并行计算方法

技术领域

本申请涉及集成电路技术领域，特别是涉及一种基于忆阻器的存内逻辑电路及全阵列并行计算方法。

背景技术

存内计算作为一种面向目标识别、自动驾驶、人工智能、大数据以及5G等新型边缘端应用的计算处理架构，以其具有克服传统冯·诺依曼系统中存储墙和功耗墙瓶颈问题的潜力而受到了广泛关注。

基于忆阻器的非易失性逻辑计算是实现这种架构的最有前途的技术路线之一。其中，忆阻器利用电阻值作为物理状态变量，在脉冲电压的操作条件下，可以实现在两个稳定阻值状态，即高阻值态(RHRS)与低阻值态(RLRS)之间的切换，忆阻器的高阻态对应逻辑“0”，低阻态对应逻辑“1”。

现阶段基于忆阻器的逻辑计算方法主要分为两类：状态逻辑电路和CMOS混合逻辑电路。状态逻辑电路的逻辑输入与输出利用忆阻器的高低阻值态表示，通过外加偏置电压改变忆阻器的阻值态以实现逻辑运算，主要包括实质蕴含逻辑(IMPLY)电路与忆阻器辅助逻辑(MAGIC)电路。基于忆阻器的CMOS混合逻辑电路的逻辑输入与输出利用CMOS辅助电路或辅助MOS管的高低电平、和忆阻器的高低阻值态表示，通过配置混合逻辑电路中忆阻器的初始阻值态和辅助电路分压比改变忆阻器的阻值态以实现逻辑计算。

然而现有技术中，基于忆阻器的存内逻辑在高层次的软件算法应用上受限于底层的基础电路结构，尚难以做到行列均可灵活选通，进而难以做到全阵列的并行计算。且现有技术中，基于忆阻器的存内逻辑计算方法尚无法做到行、列信息进行交互并具有并行执行的能力，面对矩阵式计算任务，现有技术需要成倍数增长的时间，影响计算效率。

发明内容

基于此，有必要针对上述技术问题，提供一种能够进行高效计算的基于忆阻器的存内逻辑电路及全阵列并行计算方法。

一种基于忆阻器的存内逻辑电路，包括：基于忆阻器的存内计算阵列、开关单元、激励信号产生单元以及响应信号获取单元；

所述基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，各所述存内计算单元均具有四个端口，包括两个输入端口和两个输入输出端口，所述两个输入端口包括行选控制端口和列选控制端口，两个输入输出端口包括忆阻器顶电极连接端口以及忆阻器底电极连接端口；

所述开关单元包括四组开关阵列，各组所述开关阵列分别对应连接至所述存内计算单元其中一输入端口，以对该输入端口的状态进行控制；

所述激励信号产生单元与所述开关单元连接，并通过所述开关阵列的控制向所述存内计算单元的输入端口提供不同的激励电压；

所述响应信号获取单元与所述开关单元连接，并通过开关阵列的控制获取所述存内计算单元输出的不同激励响应信号。

在其中一实施例中，在所述存内计算阵列中：

位于同一行的存内计算单元的行选控制端口通过行选控制线连接；

位于同一列的存内计算单元的列选控制端口通过列选控制线连接；

位于同一行的存内计算单元的忆阻器顶电极连接端口通过字线连接；

位于同一列的存内计算单元的忆阻器底电极连接端口通过位线连接。

在其中一实施例中，所述基于忆阻器的存内计算阵列的连线拓扑结构为：

所述行选控制线与字线并行排布，所述列选控制线与位线并行排布；

所述行选控制线以及字线，与所述列选控制线以及位线交叉垂直排布。

在其中一实施例中，所述开关单元的四组开关阵列分别为第一开关阵列、第二开关阵列、第三开关阵列以及第四开关阵列；

所述第一开关阵列中的各开关分别对应的与所述存内计算阵列中某一行的行选控制线连接；

所述第二开关阵列中的各开关分别对应的与所述存内计算阵列中某一列的列选控制线连接；

所述第三开关阵列中的各开关分别对应的与所述存内计算阵列中某一行的字线连接；

所述第四开关阵列中的各开关分别对应的与所述存内计算阵列中某一列的位线连接。

在其中一实施例中，所述激励信号产生单元通过开关单元向各所述存内计算单元的输入端口提供包括列选通电压、行选通电压、置位电压、复位电压、读电压以及逻辑操作电压；

所述响应信号获取单元获取存内计算阵列输出不同激励响应信号，用于包括阻值读取、模数转换以及信号测试。

在其中一实施例中，各所述存内计算单元均包括忆阻器、第一晶体管以及第二晶体管。

一种全阵列并行计算方法，所述全阵列并行计算方法应用于上述的基于忆阻器的存内逻辑电路中，包括：

对所述基于忆阻器的存内计算阵列中某一选定行中各存内计算单元中的忆阻器的阻值进行同时读取；

对所述基于忆阻器的存内计算阵列中某一选定列中各存内计算单元中的忆阻器的阻值进行同时读取；

采用所述基于忆阻器的存内计算阵列中某几行和某几列构成的选定区域中存内计算单元进行并行逻辑计算。

在其中一实施例中，所述对所述基于忆阻器的存内计算阵列中某一选定行中各存内计算单元中的忆阻器的阻值进行同时读取包括：

控制所述存内计算阵列中选定行的字线连接读电压，其它行的字线悬空；

控制所述存内计算阵列中所有列的位线全部接地，列选控制线全部接列选通电压；

控制所述存内计算阵列中选定行的行选控制线接行选通电压，其它行的行选控制线接地。

在其中一实施例中，对所述基于忆阻器的存内计算阵列中某一选定列中各存内计算单元中的忆阻器的阻值进行同时读取包括：

控制所述存内计算阵列中所有行的字线全部接地，行选控制线全部接行选通电压；

控制所述存内计算阵列中选定列的位线连接读电压，其它列的位线悬空；

控制所述存内计算阵列中选定列的列选控制线接列选通电压，其它行列的列选控制线接地。

在其中一实施例中，所述采用所述基于忆阻器的存内计算阵列中某几行和某几列构成的选定区域中存内计算单元进行并行逻辑计算包括：

在所述存内计算阵列中，将所述选定区域内所有行的字线接地或者接逻辑操作电压，在所述选定区域外的其他行的字线悬空；

在所述存内计算阵列中，将所述选定区域内所有列的位线接地或者接逻辑操作电压，在所述选定区域外的其他列的位线悬空；

在所述存内计算阵列中，将所述选定区域内所有行的行选控制线接地或行选通电压，在所述选定区域外的其他行的行选控制线全部接地；

在所述存内计算阵列中，将所述选定区域内所有列的列选控制线全部接列选通电压，在所述选定区域外的其他列的列选控制线全部接地。

上述基于忆阻器的存内逻辑电路及全阵列并行计算方法，该存内逻辑电路包括基于忆阻器的存内计算阵列、开关单元、激励信号产生单元以及响应信号获取单元，其中，基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，且各存内计算单元均具有四个输入端口，包括行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口，通过利用开关单元中的四组开关阵列分别对存内计算单元的四个输入端口状态进行控制，从而实现对阵列中某一行、某一列或者某一区域进行灵活选择，并基于选择区域进行读或者写或者是逻辑操作，以提高计算效率。

附图说明

图1为一个实施例中基于忆阻器的存内逻辑电路的结构示意图；

图2为一个实施例中基于忆阻器的存内计算阵列的连线拓扑的结构示意图；

图3为其中一个实施例中存内计算单元的结构示意图；

图4为其中一个实施例中存内计算单元的结构示意图；

图5为其中一个实施例中存内计算单元的结构示意图；

图6为其中一个实施例中存内计算单元的结构示意图；

图7为其中一个实施例中存内计算单元的结构示意图；

图8为一个实施例中在基于忆阻器的存内计算阵列中某一选定行示意图；

图9为一个实施例中在基于忆阻器的存内计算阵列中某一选定列示意图；

图10为一个实施例中在基于忆阻器的存内计算阵列中选取矩形区域示意图；

图11为另一个实施例中在基于忆阻器的存内计算阵列中选取区域示意图；

图12为一个逻辑计算实例中逻辑操作区域示意图；

图13为一个逻辑计算示例中第一次逻辑操作行读操作以读取第1行的4个忆阻器阻值为例的示意图；

图14为一个逻辑计算示例中第一次逻辑操作列读操作以读取第1列的4个忆阻器阻值为例的示意图；

图15为一个逻辑计算示例中第一次逻辑操作选择一个区域进行读取的示意图；

图16为一个逻辑计算示例中第一次逻辑操作选择一个区域进行读取的阵列忆阻器的阻值变化过程示意图；

图17为一个逻辑计算示例中第二次逻辑操作读取第2行和第2列的示意图；

图18为一个逻辑计算示例中第二次逻辑操作读取第2行和第2列后阵列忆阻器的阻值变化过程示意图；

图19为一个逻辑计算示例中第三次逻辑操作读取第3行和第3列的示意图；

图20为一个逻辑计算示例中第三次逻辑操作读取第3行和第3列后阵列忆阻器的阻值变化过程示意图；

图21为一个逻辑计算示例中第四次逻辑操作读取第4行和第4列的示意图；

图22为一个逻辑计算示例中第四次逻辑操作读取第4行和第4列后阵列忆阻器的阻值变化过程示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

针对现有技术，在基于忆阻器的存内计算阵列中并不能灵活的利用一行或者一列，或者其中的某一个区域进行并行的读、写和逻辑操作的问题，提供了一种基于忆阻器的存内逻辑电路，该电路包括：基于忆阻器的存内计算阵列、开关单元、激励信号产生单元以及响应信号获取单元。其中，基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，各存内计算单元均具有四个端口，包括行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口，其中，开关单元包括四组开关阵列，且各组开关阵列分别对应连接至存内计算单元其中一输入端口，以对该输入端口的状态进行控制。而激励信号产生单元与开关单元连接，并通过开关阵列的控制向存内计算单元的输入端口提供不同的激励电压，响应信号获取单元与所述开关单元连接，并通过所述开关阵列的控制向所述存内计算阵列获取不同的激励响应信号。

在本实施例中，通过利用具有行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口的多个存内计算单元构成阵列结构，再分别利用四个开关阵列单独控制各个端口的状态使得各端口可得到不同激励以完成不同的读、写和逻辑计算任务。其中，通过控制存内计算阵列中的某一行，或者某一列，或者某一区域内的行或者列的存内计算单元行选控制端口以及列选控制端口的通断以实现在该存内计算阵列中灵活选择某一区域进行并行计算操作，从而提高读写操作以及逻辑计算操作的效率。

在本实施例中，提出了一种基于忆阻器的存内逻辑电路结构如图1所示。其中，2T1R阵列是整个芯片的核心单元，是信息存储与逻辑运算的重要载体。2T1R表示由2个晶体管和一个忆阻器串联而成的基本单元也就是存内计算单元，而2T1R阵列是指由多个2T1R基本单元组成。

如图2所示，为存内计算单元的结构示意图，在存内计算阵列中，位于同一行的存内计算单元的行选控制端口通过行选控制线连接，位于同一列的存内计算单元的列选控制端口通过列选控制线连接，位于同一行的存内计算单元的忆阻器顶电极连接端口通过字线连接，位于同一列的存内计算单元的忆阻器底电极连接端口通过位线连接。

也就是说，在该存内计算阵列中，每一行存内计算单元的行选控制端口都由一条行选控制线进行单独控制，同样的，每一行内存计算单元的忆阻器顶电极连接端口由一条字线进行单独控制。而每一列存内计算单元的列选控制端口以及忆阻器底电极连接端口也分别由一条列选控制线以及一条位线进行单独控制。

进一步的，基于忆阻器的存内计算阵列的连线拓扑结构为：行选控制线用与字线并行排布，列选控制线与位线并行排布，行选控制线以及字线，与列选控制线以及位线交叉垂直排布，如图2所示，其中，分别用、/>、/>、/>表示行选控制线、字线、列选控制线以及位线，/>表示存内计算单元，下标/>表示第/>行，/>，下标/>表示第/>列，/>。

为了实现在存内计算阵列中对每一行以及每一列的存内计算单元进行灵活控制，在本实施例中，通过开关单元中的多个开关阵列对不同的端口进行控制。

具体的，开关单元的四组开关阵列分别为第一开关阵列、第二开关阵列、第三开关阵列以及第四开关阵列，且各开关阵列中均具有多个开关。其中，第一开关阵列中的各开关分别对应的与存内计算阵列中某一行的行选控制线连接。第二开关阵列中的各开关分别对应的与存内计算阵列中某一列的列选控制线连接。第三开关阵列中的各开关分别对应的与存内计算阵列中某一行的字线连接。第四开关阵列中的各开关分别对应的与存内计算阵列中某一列的位线连接。也就是说，开关单元中的每一个开关都对应控制存内计算阵列中某一行的所有行控制端口或者所有忆阻器顶电极连接端口，或者某一列的所有列控制端口或者所有忆阻器底电极连接端口。

在本实施例中，激励信号产生单元通过开关单元向存内计算单元的各输入端口提供不同的电压激励，以实现不同的功能操作，其中电压基准驱动单元可提供包括列选通电压、行选通电压、置位电压、复位电压、读电压以及逻辑操作电压等不同电压。

优选地，激励信号产生单元包括但不限于：数模转换电路、电压基准驱动电路等子电路模块。

在本实施例中，响应信号获取单元获取存内计算阵列输出不同激励响应信号，用于包括阻值读取、模数转换以及信号测试。

优选地，响应信号获取单元包括但不限于：TIA（Transimpedance Amplifier，跨阻抗放大器）放大电路、比较电路、电压基准驱动电路等子电路模块。

进一步的，基于忆阻器的存内逻辑电路中存内计算阵列外围的电路，可以根据存内计算单元的不同输入端口的四个控制部分，如图1所示。

具体的，控制存内计算阵列中各行字线的控制部分，包括第三开关阵列以及与第三开关阵列连接的激励信号产生单元以及响应信号获取单元。其中，激励信号产生单元产生激励电压通过第三开关阵列控制存内计算阵列中各行字线，同时，存内计算阵列通过第三开关阵列向响应信号获取单元发送响应信号。

具体的，控制存内计算阵列中各列位线的控制部分，包括第四开关阵列以及与第四开关阵列连接的激励信号产生单元以及响应信号获取单元。其中，激励信号产生单元产生激励电压通过第四开关阵列控制存内计算阵列中各列位线，同时，存内计算阵列通过第四开关阵列向响应信号获取单元发送响应信号。

具体的，控制存内计算阵列中各行行选控制线的控制部分，包括第一阵列开关以及与该开关阵列连接的激励信号产生单元。激励信号产生单元产生激励电压通过第一开关阵列控制存内计算阵列中各行行选控制线以控制其中各行忆阻器的通断。

具体的，控制存内计算阵列中各列列选控制线的控制部分，包括第二阵列开关以及与该开关阵列连接的激励信号产生单元。激励信号产生单元产生激励电压通过二开关阵列控制存内计算阵列中各列列选控制线以控制其中各列忆阻器的通断。

在本实施例中，基于忆阻器的存内逻辑电路中还包括与各数据转换单元连接的控制单元，用于通过数模转换单元向各开关阵列发送控制信号，以到达对存内计算阵列中各单元进行控制的目的。

在本实施例中，控制单元为数字控制电路。

在本实施例中，提供了一种存内计算单元的具体结构，包括第一晶体管、忆阻器以及第二晶体管。

在本实施例中，通过将第一晶体管、忆阻器以及第二晶体管进行连接，使得存内计算单元的均具有四个端口，并均可实现下文中的全阵列计算方法。需要说明的是，各存内计算单元中的结构均相同。

在其中一实施例中，如图3所示，提供了一种存内计算单元的结构，第一晶体管、忆阻器以及第二晶体管依次串联，其中，第一晶体管和第二晶体管的栅极分别与行选控制端口以及列选控制端口连接，忆阻器的顶电极通过第一晶体管与忆阻器顶电极连接端口连接，忆阻器的底电极通过第二晶体管连接与忆阻器底电极连接端口连接。

在其中一实施例中，如图4所示，提供了一种存内计算单元的结构，第一晶体管、第二晶体管以及忆阻器依次串联，其中，第一晶体管和第二晶体管的栅极分别与行选控制端口以及列选控制端口连接，第一晶体管的一端与忆阻器顶电极连接端口连接，另一端与第二晶体管的一端连接，而第二晶体管的另一端连接至忆阻器的顶电极连接，而忆阻器的底电极与忆阻器底电极连接端口连接。

在其中一实施例中，如图5所示，提供了一种存内计算单元的结构，忆阻器、第一晶体管以及第二晶体管依次串联，其中，第一晶体管和第二晶体管的栅极分别与行选控制端口以及列选控制端口连接，忆阻器的底电极与忆阻器顶电极连接端口连接，忆阻器的顶电极连接至第一晶体管的一端，第一晶体管的另一端与第二晶体管连接，第二晶体管的另一端与忆阻器底电极连接端口连接。

在其中一实施例中，如图6所示，提供了一种存内计算单元的结构，忆阻器与第一晶体管串联后与第二晶体并联，其中，忆阻器的顶电极与忆阻器底电极连接端口连接，忆阻器的底电极与第一晶体管一端连接，第一晶体管的另一端与忆阻器顶电极连接端口连接，第一晶体管的栅极与第二晶体管的一端连接，第二晶体管另一端与行选控制端口连接，第二晶体管的栅极与列选控制端口连接。

在其中一实施例中，如图7所示，提供了一种存内计算单元的结构，忆阻器与第一晶体管串联后与第二晶体并联，其中，忆阻器的底电极与忆阻器顶电极连接端口连接，忆阻器的顶电极与第一晶体管一端连接，第一晶体管的另一端与忆阻器底电极连接端口连接，第一晶体管的栅极与第二晶体管的一端连接，第二晶体管另一端与行选控制端口连接，第二晶体管的栅极与列选控制端口连接。

在这里需要说明的是，该存内计算单元的结构只是其中几种实现方式，本电路对其他任何一种可以实现四端口的存内计算单元结构进行保护。

在其他实施例中，实际上还可以增加计算单元内晶体管或者忆阻器的数量以达到相同的目的。

在本实施例中，还基于上述基于忆阻器的存内逻辑电路了一种全阵列并行计算方法，该方法包括：对基于忆阻器的存内计算阵列中某一选定行中各存内计算单元中的忆阻器的阻值进行同时读取，对基于忆阻器的存内计算阵列中某一选定列中各存内计算单元中的忆阻器的阻值进行同时读取，采用基于忆阻器的存内计算阵列中某一选定矩形区域中的存内计算单元进行并行逻辑计算。

如图8所示，在对基于忆阻器的存内计算阵列中某一选定行（图中虚线框中的行）中各存内计算单元中的忆阻器的阻值进行同时读取包括：控制存内计算阵列中选定行的字线WL连接读电压Vr，其它行的字线WL悬空，控制存内计算阵列中所有列的位线BL全部接地（即接响应信号获取单元），列选控制线CL全部接列选通电压Vrdd，控制存内计算阵列中选定行的行选控制线RL接行选通电压Vrdd，其它行的行选控制线RL接地。

如图9所示，对基于忆阻器的存内计算阵列中某一选定列（图中虚线框中的列）中各存内计算单元中的忆阻器的阻值进行同时读取包括：控制存内计算阵列中所有行的字线WL全部接地，行选控制线RL全部接行选通电压Vrdd，控制存内计算阵列中选定列的位线BL连接读电压Vr，其它列的位线BL悬空，控制存内计算阵列中选定列的列选控制线CL接列选通电压Vrdd，其它行列的列选控制线接地。

进一步的，对基于忆阻器的存内计算阵列中某一选定列或者某一选定行的操作还包括写如操作，包括置位操作以及复位操作。

具体的，在对某一选定行或者某一选定列进行置位操作时，其控制列选控制线和行选控制线的方式与在进行读操作时是一致的，只是将字线WL全部接地，将位线全部接置位电压。

具体的，在对某一选定行或者某一选定列进行置位操作时，其控制列选控制线和行选控制线的方式与在进行读操作时是一致的，只是将字线WL全部接复位电压，将位线全部接地。

如图10所示，选取基于忆阻器的存内计算阵列中某几行和某几列构成的选定区域中的存内计算单元进行并行逻辑计算，当选取的几行几列均为相邻的几行几列时，则选定区域的形状则为矩形区域（如图10中虚线框中的矩形区域），当选取的几行几列不相邻时，则选取的区域为分散的多个区域，如图11所示。在采用基于忆阻器的存内计算阵列包括：将存内计算阵列中所有行的字线全部接地，在存内计算阵列中，将选定矩形区域内所有列的位线接地或者接置位电压，在选定矩形区域外的其他列的位线悬空，在存内计算阵列中，将选定矩形区域内所有行的行选控制线接地或行选通电压，在选定矩形区域外的其他行的行选控制线全部接地，在存内计算阵列中，将选定矩形区域内所有列的列选控制线全部接列选通电压，在选定矩形区域外的其他列的列选控制线全部接地。

在本实施例中，还给出一个利用本方法进行逻辑计算的例子。

功能描述：对存内计算阵列中大小的选定区域进行并行逻辑操作。

输入：逻辑操作区域的大小,逻辑操作区域的起始点位置,如图12所示，逻辑操作起始步骤编号/>,逻辑操作步骤数。

逻辑操作区域的大小和逻辑操作区域的起始点位置，决定了需要进行逻辑操作的阵列所在区域，如上图中框图例子（起始点位置为(1,1) ，N=4对应的逻辑操作区域为/>）。然后针对该区域进行以下操作流程（备注：下述①②③合起来称为花费了1个逻辑操作步骤数）。

① 行读操作

子功能描述：对阵列的第行进行并行读取，仅读取N个值（第Y0, Y0+1, … Y0+N-1列的数据）,其中i表示第i次逻辑操作数/>；

输出：对阵列的第行进行并行读操作的控制信号，以及并行读取的N个值进行存储/>；

例如：，/>; 此时若为第1次执行逻辑操作，即/>；如图13所示，将读取第1行的4个忆阻器阻值：25K, 100K, 25K和25K，解析成4个数字信号值/>，/>，，/>进行存储。

② 列读操作

子功能描述：对阵列的第列进行并行读取，仅读取N个值（第X0, X0+1, … X0+N-1行的数据）；

输出：对阵列的第列进行并行读操作的控制信号，以及并行读取的N个值进行存储/>；

例如：，/>; 此时若为第1次执行逻辑操作，即/>；如图14所示，将读取第1列的4个忆阻器阻值：25K, 125K, 100K和100K，解析成4个数字信号值/>，/>，，/>进行存储。

③ 并行电压施加方案

子功能描述：依据确定列电压激励向量，依据的值确定行电压激励向量；

输出：举例子当时，第/>列需要施加第1种激励；若/>时，第/>列需要施加第2种激励；同理当/>时，第/>列需要施加第1种激励；若/>时，第列需要施加第2种激励；等等；

同理，当时，第/>行需要施加第1种激励；若/>时，第/>行需要施加第2种激励等等；

例如：，/>; 此时若为第1次执行逻辑操作，即/>；如图15所示，将第i次读取的值/>和/>；分别用于确定算选定区域的第1-4列（BL线）和第1-4行的激励电压（CL线）。

操作成功后，阵列忆阻器的阻值变化过程（当且仅当忆阻器，且,/>时发生阻值变化）如图16所示。

上述①到②再到③执行完成1遍称为完成了1个操作流程；这样的操作流程需要执行K（=4）遍。

当，即执行第二遍的操作流程，要读取第2行和第2列，并同时施加并行逻辑操作激励，如图17所示，阵列忆阻器的阻值变化过程如图18所示。

当，即执行第2遍的操作流程，要读取第3行和第3列，并同时施加并行逻辑操作激励，如图19所示，阵列忆阻器的阻值变化过程如图20所示。

当，即执行第4遍的操作流程，要读取第4行和第4列，并同时施加并行逻辑操作激励，如图21所示。阵列忆阻器的阻值变化过程如下(此次无变化)，如图22所示。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于忆阻器的存内逻辑电路，其特征在于，包括：基于忆阻器的存内计算阵列、开关单元、激励信号产生单元以及响应信号获取单元；

所述基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，各所述存内计算单元均具有四个端口，包括两个输入端口和两个输入输出端口，所述两个输入端口包括行选控制端口和列选控制端口，两个输入输出端口包括忆阻器顶电极连接端口以及忆阻器底电极连接端口；

所述开关单元包括四组开关阵列，各组所述开关阵列分别对应连接至所述存内计算单元其中一输入端口，以对该输入端口的状态进行控制；

所述激励信号产生单元与所述开关单元连接，并通过所述开关阵列的控制向所述存内计算单元的输入端口提供不同的激励电压；

所述响应信号获取单元与所述开关单元连接，并通过开关阵列的控制获取所述存内计算单元输出的不同激励响应信号。

2.根据权利要求1所述的存内逻辑电路，其特征在于，在所述存内计算阵列中：

位于同一行的存内计算单元的行选控制端口通过行选控制线连接；

位于同一列的存内计算单元的列选控制端口通过列选控制线连接；

位于同一行的存内计算单元的忆阻器顶电极连接端口通过字线连接；

位于同一列的存内计算单元的忆阻器底电极连接端口通过位线连接。

3.根据权利要求2所述的存内逻辑电路，其特征在于，所述基于忆阻器的存内计算阵列的连线拓扑结构为：

所述行选控制线与字线并行排布，所述列选控制线与位线并行排布；

所述行选控制线以及字线，与所述列选控制线以及位线交叉垂直排布。

4.根据权利要求2所述的存内逻辑电路，其特征在于，所述开关单元的四组开关阵列分别为第一开关阵列、第二开关阵列、第三开关阵列以及第四开关阵列；

所述第一开关阵列中的各开关分别对应的与所述存内计算阵列中某一行的行选控制线连接；

所述第二开关阵列中的各开关分别对应的与所述存内计算阵列中某一列的列选控制线连接；

所述第三开关阵列中的各开关分别对应的与所述存内计算阵列中某一行的字线连接；

所述第四开关阵列中的各开关分别对应的与所述存内计算阵列中某一列的位线连接。

5.根据权利要求4所述的存内逻辑电路，其特征在于，

所述激励信号产生单元通过开关单元向各所述存内计算单元的输入端口提供包括列选通电压、行选通电压、置位电压、复位电压、读电压以及逻辑操作电压；

所述响应信号获取单元获取存内计算阵列输出不同激励响应信号，用于包括阻值读取、模数转换以及信号测试。

6.根据权利要求1-5任一项所述的存内逻辑电路，其特征在于，各所述存内计算单元均包括忆阻器、第一晶体管以及第二晶体管。

7.一种全阵列并行计算方法，其特征在于，所述全阵列并行计算方法应用于权利要求6所述的基于忆阻器的存内逻辑电路中，包括：

对所述基于忆阻器的存内计算阵列中某一选定行中各存内计算单元中的忆阻器的阻值进行同时读取；

对所述基于忆阻器的存内计算阵列中某一选定列中各存内计算单元中的忆阻器的阻值进行同时读取；

采用所述基于忆阻器的存内计算阵列中某几行和某几列构成的选定区域中存内计算单元进行并行逻辑计算。

8.根据权利要求7所述的全阵列并行计算方法，其特征在于，所述对所述基于忆阻器的存内计算阵列中某一选定行中各存内计算单元中的忆阻器的阻值进行同时读取包括：

控制所述存内计算阵列中选定行的字线连接读电压，其它行的字线悬空；

控制所述存内计算阵列中所有列的位线全部接地，列选控制线全部接列选通电压；

控制所述存内计算阵列中选定行的行选控制线接行选通电压，其它行的行选控制线接地。

9.根据权利要求7所述的全阵列并行计算方法，其特征在于，对所述基于忆阻器的存内计算阵列中某一选定列中各存内计算单元中的忆阻器的阻值进行同时读取包括：

控制所述存内计算阵列中所有行的字线全部接地，行选控制线全部接行选通电压；

控制所述存内计算阵列中选定列的位线连接读电压，其它列的位线悬空；

控制所述存内计算阵列中选定列的列选控制线接列选通电压，其它行列的；列选控制线接地。

10.根据权利要求7所述的全阵列并行计算方法，其特征在于，所述采用所述基于忆阻器的存内计算阵列中某几行和某几列构成的选定区域中存内计算单元进行并行逻辑计算包括：

在所述存内计算阵列中，将所述选定区域内所有行的字线接地或者接逻辑操作电压，在所述选定区域外的其他行的字线悬空；

在所述存内计算阵列中，将所述选定区域内所有列的位线接地或者接逻辑操作电压，在所述选定区域外的其他列的位线悬空；

在所述存内计算阵列中，将所述选定区域内所有行的行选控制线接地或行选通电压，在所述选定区域外的其他行的行选控制线全部接地；

在所述存内计算阵列中，将所述选定区域内所有列的列选控制线全部接列选通电压，在所述选定区域外的其他列的列选控制线全部接地。