CN111128266A - 存储器单元、半导体器件及操作随机存取存储器的方法 - Google Patents

存储器单元、半导体器件及操作随机存取存储器的方法 Download PDF

Info

Publication number
CN111128266A
CN111128266A CN201911063033.XA CN201911063033A CN111128266A CN 111128266 A CN111128266 A CN 111128266A CN 201911063033 A CN201911063033 A CN 201911063033A CN 111128266 A CN111128266 A CN 111128266A
Authority
CN
China
Prior art keywords
word line
memory cell
coupled
voltage
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911063033.XA
Other languages
English (en)
Inventor
兰迪·奥斯本
张晓强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111128266A publication Critical patent/CN111128266A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • Holo Graphy (AREA)

Abstract

一种存储器单元，包括：存储器单元堆叠；第一字线；第二字线；位线，耦接至存储器单元堆叠的一端；第一单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端；以及第二单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端。第一单向选择器和第二单向选择器的电流方向彼此相反。本申请的实施例还提供了半导体器件及操作随机存取存储器的方法。

Description

存储器单元、半导体器件及操作随机存取存储器的方法
技术领域
本申请涉及存储器单元、半导体器件及操作随机存取存储器的方法。
背景技术
MRAM提供与易失性静态随机存取存储器(SRAM)相当的性能以及与易失性动态随机存取存储器(DRAM)相当的密度及较低功耗。与非易失性存储器(NVM)闪存相比，MRAM提供了更快的访问时间、并且随着时间的推移经受最小的降级，而闪存只能被重写入有限的次数。MRAM单元由磁隧道结(MTJ)形成，磁隧道结包括通过薄绝缘势垒分隔开的两个铁磁层，并且通过使两个铁磁层之间的电子穿过绝缘势垒的隧穿而工作。
类似地，电阻式随机存取存储器(ReRAM或RRAM)是一种类型的非易失性随机存取存储器，其通过改变跨质介固态材料的电阻来工作。
此外，相变随机存取存储器(PCRAM)是一种非易失性存储器件，其利用了相变材料的相之间转变的不同的电阻相以及热致相。PCRAM由许多单元组成，每个单元独立运行。PCRAM单元主要包括加热器和电阻器，该电阻器是主要由可逆相变材料制成的数据存储元件，以为逻辑“0”状态和“1”状态提供至少两个截然不同的电阻率水平。为了从PCRAM单元读取状态(数据)，将足够小的电流施加到相变材料而不触发加热器产生热量。以此方式，可以测量相变材料的电阻率，并且可以读取表示电阻率水平的状态，即，对于高电阻率的状态“0”或对于低电阻率的状态为“1”。为了在PCRAM单元中写入状态(数据)(例如，写入代表相变材料的低电阻率相的“1”状态)，向加热器施加中等电流而产生热量，该热量用于在高于结晶温度但低于相变材料的熔化温度的温度下保持一定时间将相变材料退火以实现结晶相。为了写入表示相变材料的高电阻率相的“0”状态，将很大的电流施加到加热器以产生热量，以在高于相变材料的熔化温度的温度下熔化相变材料；并且，突然切断电流以将温度降低至相变材料的结晶温度以下，以淬灭并稳定相变材料的非晶结构，从而实现高电阻逻辑“0”状态。很大的电流可以是脉冲形式。
发明内容
根据本申请的一个方面，提供了一种存储器单元，包括：存储器单元堆叠；第一字线；第二字线；位线，耦接至存储器单元堆叠的一端；第一单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端；以及第二单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端，其中，第一单向选择器和第二单向选择器的电流方向彼此相反。
根据本申请的另一个方面，提供了一种半导体器件，包括：存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线，其中：每个存储器单元包括：存储器单元堆叠，一端耦合至相应的一个位线；第一二极管，具有耦合至存储器单元堆叠的另一端的阳极和耦合至第一主字线的阴极；以及第二二极管，具有耦合至存储器单元堆叠的另一端的阴极和耦合至第一辅助字线的阳极。
根据本申请的另一个方面，提供了一种操作随机存取存储器的方法，其中，随机存取存储器包括：存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线，其中：每个存储器单元包括：存储器单元堆叠，存储器单元堆叠的一端耦合至相应的一个位线；第一二极管，具有耦合至存储器单元堆叠的另一端的阳极和耦合至第一主字线的阴极；和第二二极管，具有耦合至存储器单元堆叠的另一端的阴极和耦合至第一辅助字线的阳极，方法包括通过以下步骤读取数据：向第一主字线施加第一读取电压；向除第一主字线以外的其余主字线施加第二读取电压，第二读取电压高于第一读取电压；和向一个位线施加第三读取电压，第三读取电压高于第一读取电压，从而从与一个位线和第一主字线耦合的一个存储器单元读取数据。
附图说明
图1是根据本公开实施例的MRAM单元阵列的电路图。
图2示出了根据本公开实施例的用于MRAM阵列单元的读取操作。
图3示出根据本公开实施例的用于MRAM阵列单元的写入操作。
图4示出根据本公开实施例的用于MRAM阵列单元的写入操作。
图5示出了根据本公开实施例的用于MRAM阵列单元的写入操作。
图6示出根据本公开实施例的用于MRAM单元阵列的写入操作。
图7示出了根据本公开另一实施例的用于MRAM单元阵列的电路图和读取操作。
图8示出了根据本公开实施例的用于MRAM单元阵列的写入操作。
图9示出根据本公开实施例的用于MRAM单元阵列的写入操作。
图10示出了根据本公开实施例的MRAM单元的结构配置。
图11A和图11B示出根据本公开实施例的MTJ膜堆叠的截面图。
图12A，图12B和图12C示出根据本公开实施例的MTJ膜堆叠的磁性层的示意性截面图。
图13示出了根据本公开实施例的MRAM单元的示意性截面图。
图14示出了根据本公开实施例的MRAM单元的示意性截面图。
图15示出了根据本公开实施例的MRAM单元的示意性截面图。
图16示出了根据本公开实施例的MRAM单元的示意性截面图。
图17示出了根据本公开实施例的MRAM单元的示意性截面图。
图18示出了根据本公开实施例的MRAM单元的电路图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，可以以不同比例任意绘制各种部件。在附图中，为了简化，可以省略一些层/部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。此外，为了便于描述，本文中可以使用诸如“在...下方”，“在...下方”，“在...下方”，“在...上方”，“在...上方”之类的空间相对术语，以便于描述一个元件或特征与之的关系。如图所示的另一个或多个元件或特征。除了在图中描述的方位以外，空间相对术语还意图涵盖设备在使用或操作中的不同方位。可以以其他方式定向设备(旋转90度或其他定向)，并且可以相应地解释本文中使用的空间相对描述语。另外，术语“由……制成”可以表示“包括”或“由……组成”。此外，在以下制造工艺过程中，在所描述的操作之中/之间可能存在一个或多个附加操作，并且操作顺序可以被改变。在本公开中，用短语“A、，B和C中的一个”表示“A、，B和/或C”(A、，B、，C，A和B，A和C，B和C或A，B和/或C C)，除非另有说明，否则不表示来自A的一个元素，、来自B的一个元素和来自C的一个元素。
本公开的一些实施例针对一种包括存储器单元的MRAM，每个存储器单元具有MTJ膜堆叠。在其他实施例中，可以利用RRAM或PCRAM代替MRAM。
在1T1R MRAM配置中，每个存储器单元(MTJ位单元)包括选择器晶体管，该选择器晶体管控制何时访问该位单元。在高级工艺节点中，选择器晶体管将大于MTJ位单元，从而限制了存储器阵列的密度。此外，晶体管面积与鳍节距和/或金属栅极节距成比例，并且这些节距的缩小比例正在减慢，从而限制了密度缩小比例。通过将晶体管选择器替换为两个端子选择器，可以提高MRAM阵列的密度。然而，由于MRAM MTJ位单元的操作需要电流在两个方向上流动，因此选择器必须是双向的。这使选择器复杂化。与MTJ位单元组合的两个端子选择器将满足选择器阈值电压和MTJ单元电压之间的一组约束，以最小化通过“潜行”路径的泄漏。
在本公开中，为了实现高密度的MRAM阵列，每个单位单元采用了两个单向选择器(例如，二极管)以及三个端子。单向选择器比双向选择器或晶体管更容易在后段制程(BEOL)中制造。每个单位单元三个端子可以沿着一条字线同时向不同的位写入0和1。
图1是根据本公开实施例的MRAM单元阵列的电路图。在该图中，“FL”是指作为自由磁性层的第一磁性层，并且“PL”是指作为MTJ膜堆叠中的参考层或固定层的第二磁性层。MTJ膜叠层还包括其他层，如下文相对于图11所解释的。
如图1所示，每一个MTJ位单元提供两个单向选择器(二极管)。每个单向二极管连接到相应的字线：用WLx表示的主字线和用WLax表示的辅助字线，因此每个位单元包括3个端子(x表示整数0、1、2、3，…)。二极管以相反的方向提供给WLx和WLax。
更具体地，在本公开一些实施例中的存储器件包括以矩阵布置的多个存储器单元，多条主字线在一个方向(例如，X方向)上延伸并且在另一个方向(例如，Y方向)上彼此平行布置，多条辅助字线在X方向上延伸并且在Y方向上彼此平行布置，并且多条位线在Y方向上延伸并且在X方向上彼此平行布置。如图1所示，存储器单元的多个单元(例如，三个单元)耦合至主字线中的一条(例如，WL0)和辅助字线中的一条(例如，WLa0)。耦合至相同字线的存储器单元的数量不限于3个，可以大于3个，例如4、8、16、32、64、128、256、512或1024或更多。如图1所示，每个存储器单元MC包括存储器单元堆叠。在一些实施例中，存储器单元堆叠包括MTJ膜堆叠。位于更靠近自由层FL的端子(例如，电极)耦合至位线中的相应一条(例如，BL0)。每个存储器单元还包括第一单向选择器(第一二极管)US1和第二单向选择器(第二二极管US2)。第一二极管具有第一端(例如，阳极)和第二端(例如，阴极)，第一端耦合至存储器单元堆叠的更靠近参考层PL的另一端(例如，电极)，第二端耦合至主字线中的一条(例如WL0)。第二单向选择器具有第一端(例如，阴极)和第二端(例如，阳极)，第一端耦合至存储器单元堆叠的另一端，第二端耦合至辅助字线中的一条(WLa0)。如图1所示，第一单向选择器和第二单向选择器的电流方向彼此相反。在以下实施例中，数据“0”和“1”可以互换。
在一些实施例中，因为辅助字线可以在不对称的预设时间内允许较薄的金属或者可以将附加的金属绑在辅助字线的底部，所以主字线由比辅助字线更粗和/或更宽(即，较低的电阻)的导线制成。
图2示出了根据本公开实施例的用于MRAM单元的读取操作。在从目标存储器单元MC读取数据时，施加电压使得仅目标存储器单元MC的第一二极管US1被激活，而其余的二极管被禁用。在一些实施例中，将第一读取电压Vr1施加给耦合至目标存储器单元MC的主字线WL0，将第二读取电压Vr2施加给除主字线WL0以外的其余主字线(例如，WL1、…)，并且将第三读取电压Vr3施加给耦合至目标存储器单元MC的位线BL0。在一些实施例中，在施加电压Vr3之前施加电压Vr2，以避免激活除目标存储器单元MC以外的耦接到位线BL0的存储器单元。第二读取电压Vr2高于第一读取电压Vr1，并且第三读取电压Vr3高于第一读取电压Vr1。因此，读取从位线BL0流过目标存储器单元MC和第一二极管US1的电流。在一些实施例中，电压Vr1是接地电压(0V)。电压Vr3高于第一二极管US1的阈值电压(Vt)，并且在一些实施例中，电压Vr3为Vt+50mV至200mV。电压量(例如50-200mV)可以根据存储器单元材料和/或结构而改变，并且不限于该范围。在一些实施例中，电压Vr2等于或高于电压Vr3。对于其余的位线，施加第四读取电压Vr4。在一些实施例中，电压Vr4等于或低于电压Vr1。对于辅助字线WLa0、WLa1、……，施加第五读取电压Vr5。在一些实施例中，电压Vr5等于或低于电压Vr4。在一些实施例中，Vr4-Vr5等于或低于第二二极管US2的阈值电压(Vt)。在某些实施例中，Vr2＝Vr3＝Vt+(50至200)mV，并且Vr1＝Vr4＝Vr5＝0V。
图3示出了根据本公开实施例的用于MRAM单元的写入操作。在将例如“0”的第一类型数据写入目标存储器单元MC时，施加电压使得仅目标存储器单元MC的第一二极管US1被激活，而其余的二极管被禁用。在一些实施例中，将第一写入电压Vw1施加给耦合至目标存储器单元MC的主字线WL0，将第二写入电压Vw2施加给除主字线WL0以外的其余主字线(例如，WL1、…)，并且将第三写入电压Vw3施加给耦合至目标存储器单元MC的位线BL0。在一些实施例中，在施加电压Vw3之前施加电压Vw2。第二写入电压Vw2高于第一写入电压Vw1，并且第三写入电压Vw3高于第一写入电压Vw1。因此，写入从位线BL0流过目标存储器单元MC和第一二极管US1的电流。在一些实施例中，电压Vw1是接地电压(0V)。电压Vw3高于第一二极管的阈值电压(Vt)，并且在一些实施例中，电压Vw3高于Vr3，并且为Vt+700mV至1000mV。在一些实施例中，电压Vw2等于或高于电压Vw3。对于其余的位线BL1、Bl2、…，施加第四写入电压Vw4。在一些实施例中，电压Vw4等于或低于电压Vw1。对于辅助字线，施加第五写入电压Vw5。在一些实施例中，电压Vw5等于或低于电压Vw4。在一些实施例中，Vw4-Vw5等于或低于第二二极管US2的阈值电压(Vt)。在某些实施例中，Vw2＝Vw3＝Vt+(700至1000)mV，并且Vw1＝Vw4＝Vw5＝0V。在一些实施例中，给耦合至两个或更多个存储器单元的位线施加第三写入电压Vw3，以同时写入数据“0”。
图4示出了根据本公开另一个实施例的用于MRAM单元的写入操作。在将第二类型的数据(例如“1”)写入目标存储器单元MC时，施加电压使得耦合至目标存储器单元MC的第二二极管US2被激活(导通)，而其余二极管被禁用(截止)。在一些实施例中，将第一写入电压Vw11施加给辅助字线WLa0，将第二写入电压Vw12施加给除辅助字线WLa0以外的其余辅助字线WLa1、...，将第三写入电压Vw13施加给耦合至目标存储器单元MC的位线BL0。在一些实施例中，在施加Vw11和Vw13之前施加Vw12。第二写入电压Vw12低于第一写入电压Vw11，并且第三写入电压Vw13低于第一写入电压Vw11。因此，写入从第一辅助字线经由第二二极管US2流过目标存储器单元MC的电流。在一些实施例中，电压Vw11高于第二二极管的阈值电压(Vt)，并且在一些实施例中，电压Vw11为Vt+700mV至1000mV。在一些实施例中，电压Vw12是接地电压(0V)。在一些实施例中，电压Vw12等于或低于电压Vw13。对于其余的位线BL1、...，施加第四写入电压Vw14。在一些实施例中，电压Vw14等于或高于电压Vw11。对于主字线，施加第五写入电压Vw15。在一些实施例中，Vw15等于或高于Vw14。在某些实施例中，Vw11＝Vw15＝Vt+(700至1000)mV，并且Vw12＝Vw13＝Vw14＝0V。在一些实施例中，如图4所示，将第三写入电压Vw13施加给两个或更多个存储器单元以同时将数据“1”写入两个或更多个单元。
图5示出了根据本公开另一个实施例的用于MRAM单元的写入操作。在将第二类型的数据(例如“1”)写入目标存储器单元MC时，施加电压使得耦合至目标存储器单元MC的第二二极管US2被激活(导通)，而其余的二极管被禁用(截止)。在一些实施例中，将第一写入电压Vw21施加给辅助字线WLa0，将第二写入电压Vw22施加给除辅助字线WLa0以外的其余辅助字线WLa1、...，并且将第三写入电压Vw23施加给耦合至目标存储器单元MC的位线BL0。在一些实施例中，在施加Vw21和Vw23之前施加Vw22。第二写入电压Vw22低于第一写入电压Vw21，并且第三写入电压Vw23低于第一写入电压Vw21。因此，写入从第一辅助字线经由第二二极管US2流过目标存储器单元MC的电流。在一些实施例中，Vw21是接地电压(0V)。在一些实施例中，第二电压Vw 22低于第二二极管的阈值电压(Vt)，并且在一些实施例中，Vw22为-(Vt+700mV至1000mV)。在一些实施例中，电压Vw22等于或低于电压Vw23。对于其余的位线BL1、BL2、…，施加第四写入电压Vw24。在一些实施例中，电压Vw24等于或高于电压Vw22。对于主字线，施加第五写入电压Vw25。在一些实施例中，电压Vw25等于或高于电压Vw24。在某些实施例中，Vw21＝Vw24＝0V，Vw22＝Vw23＝-(Vt+700至1000mV)并且Vw25＝Vt+(700至1000)mV。在一些实施例中，如图5所示，将第三写入电压Vw23施加给耦合至两个或更多个存储器单元MC的位线BL0和BL2，以同时写入数据“1”。
图6示出了根据本公开另一个实施例的用于MRAM单元的写入操作。在该实施例中，将数据“0”和数据“1”同时写入两个或更多个存储器单元MC中，例如，将数据“1”写入耦合至位线BL0及字线WL0和WLa0的第一目标存储器单元MC，并且将数据“0”写入耦合至位线BL1及字线WL0和WLa0的第二目标存储器单元MC。在一些实施例中，施加电压使得第一目标存储器单元MC的第二二极管US2被激活(导通)，以经由辅助字线WLa0写入数据“1”，并且第二目标存储器单元MC的第一二极管US1被激活(导通)而其余的第一二极管和第二二极管被禁用(截止)，以经由主字线WL0写入数据“0”。
在一些实施例中，将第一写入电压Vw31施加给主字线WL0，将第二写入电压Vw32施加给辅助字线WLa0，将第三写入电压Vw33施加给耦合至第一目标存储器单元MC的位线BL0，将第四写入电压Vw34施加给耦合至第二目标存储器单元MC的位线BL1，而将第五写入电压Vw35施加给其余的主字线WL1、…，并且将第六写入电压Vw36施加给其余的辅助字线WLa1、…。在一些实施例中，第一写入电压Vw31低于第四写入电压Vw34，从而写入从位线BL1流过第二目标存储器单元MC的电流，并且第二写入电压Vw32高于第三写入电压Vw33，从而写入从辅助字线WLa0流过第一目标存储器单元MC的电流。在一些实施例中，第五写入电压Vw35高于第一写入电压Vw31，并且等于或高于第三写入电压Vw33。在一些实施例中，第六写入电压Vw36低于第二写入电压Vw32并且等于或高于第四写入电压Vw34。在某些实施例中，Vw31＝Vw32＝0V，Vw33＝Vw36＝-(Vt+700至1000mV)，并且Vw34＝Vw35＝Vt+(700至1000)mV。
图7示出了根据本公开另一个实施例的用于MRAM单元的电路图和读取操作。在该配置中，子字线分别耦合至两个或更多个存储器单元、并且耦合至主字线。
在从目标存储器单元MC读取数据时，施加电压以使得仅目标存储器单元MC的第一二极管US1被激活，而其余的二极管被禁用。在一些实施例中，将第一读取电压Vr41施加给耦合至目标存储器单元MC的主字线WL0，将第二读取电压Vr42施加给除主字线WL0以外的其余主字线(例如，WL1、…)，并且将第三读取电压Vr43施加给耦合至目标存储器单元MC的位线BL0。在一些实施例中，在施加电压Vr43之前施加电压Vr42。第二读取电压Vr42高于第一读取电压Vr41，并且第三读取电压Vr43高于第一读取电压Vr41。因此，读取从位线BL0流过目标存储器单元MC和第一二极管US1的电流。在一些实施例中，电压Vr41是接地电压(0V)。电压Vr43高于第一二极管US1的阈值电压(Vt)，并且在一些实施例中，电压Vr43为Vt+50mV至200mV。在一些实施例中，电压Vr42等于或高于电压Vr43。对于其余的位线，施加第四读取电压Vr44。在一些实施例中，电压Vr44等于或低于电压Vr41。对于辅助字线WLa0、WLa1、……，施加第五读取电压Vr45。在一些实施例中，电压Vr45等于或低于电压Vr44。在一些实施例中，Vr44-Vr45等于或低于第二二极管US2的阈值电压(Vt)。在某些实施例中，Vr42＝Vr43＝Vt+(50至200)mV，并且Vr41＝Vr44＝Vr45＝0V。
图8和图9示出了根据本公开实施例的用于MRAM单元的写入操作。图8示出了当写入数据“0”时本实施例的配置中的反向电流问题，图9示出了当写入数据“1”时本实施例的配置中的反向电流问题。
在图8中，在一些实施例中向字线和位线施加的电压与图3中的相同。在图9中，在一些实施例中向字线和位线施加的电压与图5中的相同。在图8中，假定反向偏置电阻足够大于存储器单元MC的电阻并且施加如图8所示的电压，反向偏置电流可以如虚线箭头所示流动。然而，反向偏置电流量足够小并且除了很小的功率损耗以外不会引起主要问题。类似地，在图9中，假定反向偏置电阻足够大于存储器单元MC的电阻并且施加如图8所示的电压，反向偏置电流可以如虚线箭头所示流动。然而，反向偏置电流量足够小并且除了很小的功率损耗以外不会引起主要问题。
图10示出了根据本公开实施例的MRAM单元的结构配置。在一些实施例中，二极管200中的一个S-2位于MTJ膜堆叠100的正下方，并且二极管200中的另一个S-1横向地远离二极管中的一个S-2。在一些实施例中，二极管200和MTJ膜堆叠通过金属膜190耦合。
图11A和图11B示出了根据本公开实施例的MTJ膜堆叠的截面图。图12A、图12B和图12C示出了根据本公开实施例的MTJ膜堆叠的磁性层的示意性截面图。
图11A是根据本公开实施例的MTJ MRAM单元的示意图。MTJ膜堆叠100设置在半导体器件的下部金属层Mx和上部金属层My之间。金属层Mx和My用于连接半导体器件中形成在衬底上方的不同层级的一个元件和另一元件。此外，下部金属层Mx耦合至单向选择器(二极管)，单向选择器分别耦合至辅助字线AWL和主字线MWL。上部金属层My耦合至位线。
MTJ膜堆叠100包括耦合至下部金属层Mx的第一电极层110和耦合至上部金属层My的第二电极层155。如图11所示，MTJ功能层101设置在第一电极层110和第二电极层155之间。
MTJ功能层101包括第二钉扎磁性层130、自由磁层140和隧穿势垒层135，隧穿势垒层135由非磁性材料制成并设置在第二钉扎磁性层130和自由磁层140之间。自由磁性层140和第二钉扎磁性层130分别包括可以被磁性取向的一种或多种铁磁材料。自由磁性层140被配置为使得可以通过暴露于外部磁场来改变或旋转磁取向。第二钉扎磁性层130被配置为使得磁取向是固定的并且将不响应于典型的磁场。在一些实施例中，自由磁性层140的厚度在约0.8nm至约1.5nm的范围内。在一些实施例中，第二钉扎磁性层130的厚度在约0.8nm至约2.0nm的范围内。
隧穿势垒层135包括相对薄的氧化物层，该氧化物层能够以低电势将自由磁性层140与第二钉扎磁性层130隔离，并且能够以较高电势通过电子隧穿来传导电流。在一些实施例中，隧穿势垒层135由厚度在大约0.5nm至大约1.2nm的范围内的氧化镁(MgO)制成。
MTJ功能层101还包括反铁磁层125，如图11B所示。反铁磁层125用于固定第二钉扎磁性层130的磁取向。反铁磁层125包括钌(Ru)或任何其他合适的反铁磁材料。在一些实施例中，反铁磁层125的厚度在约0.4nm至约1.0nm的范围内。
MTJ功能层101还包括第一钉扎磁性层120，该第一钉扎磁性层120包括一种或多种磁性材料，如图11B所示。
第二钉扎磁性层130包括多层磁性材料。在一些实施例中，如图12A所示，第二钉扎磁性层130包括四个层1301、1302、1303和1304，其中层1304与隧穿势垒层135接触并且层1301与反铁磁层125接触。层1301(最底层)包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在约0.3nm至约0.6nm的范围内，并且铂层的厚度在约0.2nm至约0.5nm的范围内。钴层的厚度可以等于或大于铂层。在一些实施例中，钴层和铂层交替地堆叠，使得层1301的总厚度在约2.0nm至约5.0nm的范围内。层1302包括厚度为约0.4nm至约0.6nm的钴层。在某些实施例中，如上所述，层1301是钴层，并且层1302是钴层和铂层的多层。在本公开中，“元素”层通常是指“元素”的含量大于99％。
层1303是间隔层。在一些实施例中，间隔层1303的厚度在约0.2nm至约0.5nm的范围内。层1304是钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在一些实施例中，层1304的厚度在约0.8nm至约1.5nm的范围内。
第一钉扎磁性层120包括多层磁性材料。在一些实施例中，如图12B所示，第一钉扎磁性层120包括两个层1201和1202，其中层1202与反铁磁层125接触。在一些实施例中，层1201包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在约0.3nm至约0.6nm的范围内，并且铂层的厚度在约0.2nm至约0.5nm的范围内。钴层的厚度可以等于或大于铂层。在一些实施例中，钴层和铂层交替地堆叠，使得层1201的总厚度在约5.0nm至约10.0nm的范围内。层1202包括厚度为约0.4nm至约0.6nm的钴层。
在一些实施例中，自由磁性层140包括厚度在大约1.0nm至大约2.0nm范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在其他实施例中，自由磁性层140包括多层磁性材料。在一些实施例中，如图12C所示，自由磁性层140包括三个层1401、1402和1403，其中层1401与隧穿势垒层135接触。在一些实施例中，层1401和1403是厚度在约1.0nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。层1402是间隔层。在一些实施例中，间隔层1402的厚度在约0.2nm至约0.6nm的范围内。
如图11B所示，MTJ功能层101还包括形成在第一电极层110上的晶种层115、形成在自由磁性层140上的覆盖层145和形成在覆盖层145上的扩散阻挡层150。覆盖层145由诸如氧化镁或氧化铝的介电材料制成，并且在一些实施例中具有在约0.5nm至约1.5nm范围内的厚度。第一电极层110由诸如金属的导电材料制成，以减小第一钉扎磁性层120特别是用于编程的电阻。第二电极层155也由诸如金属的导电材料制成，以减小读取期间的电阻率。
图13是根据本公开实施例的MRAM单元的示意性截面图。在图13至图17中，“Mx”(x＝0、1、2、3，…)是指设置在衬底上方的各个层级的金属布线层，“Vy”(y＝0、1、2、3，……)是指将My金属布线层连接到My+1金属布线层的通孔(接触件)。在一些实施例中，偶数金属布线层在一个方向上延伸，而奇数金属布线层在与一个方向交叉的另一方向上延伸。在一些实施例中，M3和M4中的金属布线的间距是相同的，并且M5或更高的金属布线的间距是相同的并且大于M3和M4中的金属布线的间距。
在一些实施例中，MTJ膜堆叠MTJ设置在M5层和M7层之间，二极管中的一个设置在MTJ膜堆叠MTJ的下面并位于M3层和M5层之间，并且二极管中的另一个设置在MTJ膜堆叠上面u并位于M7层和M9层之间。在一些实施例中，主字线WL设置在M9层处，辅助字线WLa设置在M3层处。在一些实施例中，位线BL设置在M4层处。在其他实施例中，主字线WL设置在M3层处，辅助字线WLa设置在M3层。在一些实施例中，MTJ膜堆叠MTJ设置在底部电极通孔接触BEVA上方，底部电极通孔接触BEVA设置在M4层上方。类似地，二极管设置在底部电极通孔接触上方。在一些实施例中，二极管设置在不同的布线层中(例如，一个是比MTJ高的布线层，另一个是比MTJ低的布线层)，并且具有如图13所示的相同的电流流动方向，与制造具有不同电流方向的二极管相比，这使得制造工艺更简单。
图14是根据本公开实施例的MRAM单元的示意性截面图。在一些实施例中，MTJ膜堆叠设置在M3(或M4)层和M6层之间，并且两个二极管都设置在MTJ膜堆叠上方并位于M6层和M8层之间。在一些实施例中，主字线WL和辅助字线WLa设置在M8层。在一些实施例中，位线BL设置在M3层。
图15是根据本公开实施例的MRAM单元的示意性截面图。在一些实施例中，MTJ膜堆叠设置在M3(或M4)层和M6层之间，并且两个二极管都设置在MTJ膜堆叠上方并位于M6层和M8层之间。在一些实施例中，主字线WL设置在M10层，辅助字线WLa设置在M8层。在其他实施例中，主字线WL设置在M8层，辅助字线WLa设置在M10层。在一些实施例中，位线BL设置在M3层。
图16是根据本公开实施例的MRAM单元的示意性截面图。在一些实施例中，MTJ膜堆叠设置在M6层和M8层之间，并且两个二极管都设置在MTJ膜堆叠下方并位于M4(或M3)层和M6层之间。在一些实施例中，主字线WL和辅助字线WLa设置在M3层。在一些实施例中，位线BL设置在M8层。
图17是根据本公开实施例的MRAM单元的示意性截面图。在一些实施例中，MTJ膜堆叠设置在M4层和M6层之间，并且两个二极管都设置在衬底中。在一些实施例中，主字线WL和辅助字线WLa设置在M0层，并且分别通过通孔VD和接触MD耦合至二极管。在一些实施例中，位线BL设置在M6层。M4层通过V3、M3、V2、M2、V1、M1、V0、M0和MD耦合至二极管。
图18示出了根据本公开实施例的MRAM单元的电路图。
如图18所示，第一字线驱动器WLD1与主字线WL0、WL1、…耦合以如上所述向主字线施加电压，第二字线驱动器WLD2与辅助字线WLa0、WLa1、…耦合以如上所述向辅助字线施加电压。在一些实施例中，为主字线和辅助字线提供一个字线驱动器，并且在其他实施例中，提供一个以上的第一字线驱动器和一个以上的第二字线驱动器。此外，位线驱动器BLD与位线BL0、BL1、…耦合以如上所述向位线施加电压。在一些实施例中，提供一个以上的位线驱动器。
在一些实施例中，二极管是由晶体、多晶或非晶半导体形成的p-n二极管或肖特基势垒二极管。在一些实施例中，二极管是垂直结二极管或横向结二极管。
在前述实施例中，存储器单元是MRAM单元。在其他实施例中，存储器单元是PCRAM单元或RRAM单元。
将理解的是，在本文中并非必须讨论所有优点，对于所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
根据本公开的一个方面，一种存储器单元包括：存储器单元堆叠；第一字线；第二字线；位线，耦接至所述存储器单元堆叠的一端；第一单向选择器，具有与所述存储器单元堆叠的另一端耦合的一端和与所述第二字线耦合的另一端；以及第二单向选择器，具有与所述存储器单元堆叠的所述另一端耦合的一端和与所述第二字线耦合的另一端，其中，第一单向选择器和第二单向选择器的电流方向彼此相反。在前述或以下实施例中的一个或多个中，存储器单元堆叠包括磁隧道结(MTJ)结构。在前述或以下实施例中的一个或多个中，所述位线耦合至所述磁隧道结结构的自由磁性层侧。在前述或以下实施例中的一个或多个中，所述存储器单元堆叠包括电阻率改变元件。在前述或以下实施例中的一个或多个中，所述存储器单元堆叠包括相变元件。在前述或以下实施例中的一个或多个中，所述第一单向选择器和所述第二单向选择器是二极管。在前述或以下实施例中的一个或多个中，所述第一单向选择器的阴极耦合至所述第一字线，并且所述第二单向选择器的阳极耦合至所述第二字线。在前述或以下实施例中的一个或多个中，所述第一单向选择器和所述第二单向选择器中的一个设置在所述存储器单元堆叠上方，并且所述第一单向选择器和所述第二单向选择器中的另一个设置在所述存储器单元堆叠下方。在前述或以下实施例中的一个或多个中，所述第一单向选择器和所述第二单向选择器均设置在所述存储器单元堆叠上方。在前述或以下实施例中的一个或多个中，所述第一单向选择器和所述第二单向选择器均设置在所述存储器单元堆叠的下方。在前述或以下实施例中的一个或多个中，在所述存储器单元中没有晶体管连接到所述存储器单元堆叠。
根据本公开的另一方面，一种半导体器件包括：存储器单元，存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线，其中：每个存储器单元包括：存储器单元堆叠，一端耦合至相应的一个所述位线；第一二极管，具有耦合至所述存储器单元堆叠的另一端的阳极和耦合至所述第一主字线的阴极；以及第二二极管，具有耦合至所述存储器单元堆叠的所述另一端的阴极和耦合至所述第一辅助字线的阳极。在前述或以下实施例中的一个或多个中，存储器单元堆叠包括磁隧道结(MTJ)结构。在前述或以下实施例中的一个或多个中，半导体器件还包括第一字线驱动器，耦合至所述主字线；第二字线驱动器，耦合至所述辅助字线；以及位线驱动器，耦合至所述位线。在前述或以下实施例中的一个或多个中，为了从目标存储器单元读取数据，所述第一字线驱动器配置为将第一读取电压施加给耦合至所述目标存储器单元的所述第一主字线，并且将第二读取电压施加给除所述第一主字线以外的其余主字线，所述第二读取电压高于所述第一读取电压；以及所述位线驱动器配置为将第三读取电压施加给耦合至所述目标存储器单元的一个所述位线，所述第三读取电压高于所述第一读取电压。在前述或以下实施例中的一个或多个中，为了将第一类型数据写入目标存储器单元，所述第一字线驱动器配置为将第一写入电压施加给所述第一主字线；所述第一字线驱动器配置为将第二写入电压施加给除所述第一主字线以外的其余字线，所述第二写入电压高于所述第一写入电压；以及所述位线驱动器配置为将第三写入电压施加给耦合至所述目标存储器单元的一个所述位线，所述第三写入电压高于所述第一写入电压。
根据本公开的另一方面，一种存储器器件包括存储器单元、主字线、辅助字线和位线。存储器单元的多个单元耦合至一个主字线和一个辅助字线。多个单元中的每一个单元包括存储器单元堆叠，其一端耦合至相应的一条位线；第一单向选择器，具有第一端和第二端，第一端耦合至存储器单元堆叠的另一端，第二端耦合至一个主字线，以及第二单向选择器，具有第一端和第二端，第一端耦合至存储器单元堆叠的另一端，第二端耦合至一个辅助字线。第一单向选择器和第二单向选择器的电流方向彼此相反。在前述或以下实施例中的一个或多个中，每个存储器单元包括磁隧道结(MTJ)结构。在前述或以下实施例中的一个或多个中，每个存储器单元包括电阻变化材料。在前述或以下实施例中的一个或多个中，每个存储器单元包括相变材料。在上述实施例中的一个或多个中，在如上所述的用于存储器器件的数据读取方法中，激活与第一单向选择器耦合的目标存储器单元并且来自目标存储器单元的数据是要被读取的，禁用与其余存储器单元耦合的选择器。将读取电压施加给耦合至目标存储器单元的一个位线或耦合至目标存储器单元的一个主字线。在前述或以下实施例中的一个或多个中，禁用与存储器单元耦合的第二单向选择器。在前述或以下实施例中的一个或多个中，如上所述的用于存储器件的数据写入方法，激活第一单向选择器，第一单向选择器耦合至一个或多个目标存储器单元并且数据要被写入一个或多个目标存储器单元，并且耦合至其余存储器单元的第一单向选择器禁用。向与一个或多个目标存储器单元耦合的一个或多个位线或与一个或多个目标存储器单元耦合的一个主字线施加写入电压。在前述或以下实施例中的一个或多个中，与存储器单元耦合的第二单向选择器被禁用。在前述或以下实施例中的一个或多个中，激活如上所述的用于存储器件的数据写入方法，激活第二单向选择器，该第二单向选择器耦接至要向其写入数据的一个或多个目标存储器单元中的每一个，并且耦合至其余存储器单元的第二单向选择器被禁用。将写入电压施加给耦合至一个或多个目标存储器单元的一个或多个位线或耦合至一个或多个目标存储器单元的一个辅助字线。在前述或以下实施例中的一个或多个中，与存储器单元耦合的第一单向选择器禁用。在上述实施例中的一个或多个中，激活如上所述的用于存储器件的数据写入方法，该第一单向选择器耦合至要写入第一类型数据的一个或多个第一目标存储器单元中的每一个，并且耦合至其余存储器单元的第一单向选择器被禁用。激活第二单向选择器，第二单向选择器耦合至要向其写入第二类型数据的一个或多个第二目标存储器单元中的每一个，与其余存储器单元耦合的第二单向选择器被禁用。向与一个或多个第一目标存储器单元耦合的一个或多个位线或与一个或多个第一目标存储器单元耦合的一个主字线施加第一写入电压，并向一个或多个位线或者一个辅助字线施加第二写入电压，一个或多个位线耦合至一个或多个第二目标存储器单元，一个辅助字线耦合至一个或多个第二目标存储器单元。
根据本申请的另一方面，提供一种操作随机存取存储器(RAM)的方法。RAM包括存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线。每个所述存储器单元包括：存储器单元堆叠，所述存储器单元堆叠的一端耦合至相应的一个所述位线；第一二极管，具有耦合至所述存储器单元堆叠的另一端的阳极和耦合至所述第一主字线的阴极；和第二二极管，具有耦合至所述存储器单元堆叠的所述另一端的阴极和耦合至所述第一辅助字线的阳极。在该方法中，向所述第一主字线施加第一读取电压；向除所述第一主字线以外的其余主字线施加第二读取电压，所述第二读取电压高于所述第一读取电压；和向一个所述位线施加第三读取电压，所述第三读取电压高于所述第一读取电压，从而从与一个所述位线和所述第一主字线耦合的一个存储器单元读取数据。在前述或以下实施例中的一个或多个中，向所述第一主字线施加第一写入电压；向除所述第一主字线以外的其余字线施加第二写入电压，所述第二写入电压高于所述第一写入电压；以及向一个或多个所述位线施加第三写入电压，所述第三写入电压高于所述第一写入电压，从而将所述第一类型数据写入一个或多个存储器单元，所述一个或多个存储器单元耦合至一个或多个所述位线和所述第一个主字线，其中，所述第三写入电压高于所述第三读取电压。第三写入电压高于第三读取电压。在前述或以下实施例中的一个或多个中，通过以下步骤写入第二类型数据：向所述第一辅助字线施加第四写入电压；向除所述第一辅助字线以外的其余辅助字线施加第五写入电压，所述第五写入电压小于所述第四写入电压；以及向一个或多个所述位线施加第六写入电压，所述第六写入电压小于所述第四写入电压，从而将所述第二类型数据写入一个或多个存储器单元，所述一个或多个存储器单元耦合至一个或多个所述位线和所述第一辅助字线。在前述或以下实施例中的一个或多个中，写入第二类型数据还包括向给主字线施加第四电压。在前述或以下实施例中的一个或多个中，写入第二类型数据还包括向主字线施加高于第四电压的第七电压。在前述或以下实施例中的一个或多个中，通过以下方式来写入第一类型数据和第二类型数据：向第一主字线施加第一写入电压，向第一辅助字线施加第二写入电压，向除第一主字线以外的其余字线施加第三写入电压，第三写入电压高于第一写入电压，向除第一辅助字线以外的其余辅助字线施加第四写入电压，第四写入电压小于第三字线写入电压，向一个或多个位线施加第五写入电压，第五写入电压高于第一写入电压，从而将第一类型数据写入耦合至一个或多个位线和第一主字线的一个或多个存储器单元，并向一个或多个位线施加第六写入电压，第六写入电压小于第四写入电压，从而写入第二类型数据到耦合至一个或多个位线和第一辅助字线的一个或多个存储器单元。
根据本申请的另一方面，提供一种存储器单元，包括：存储器单元堆叠；第一字线；第二字线；位线，耦接至存储器单元堆叠的一端；第一单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端；以及第二单向选择器，具有与存储器单元堆叠的另一端耦合的一端和与第二字线耦合的另一端，其中，第一单向选择器和第二单向选择器的电流方向彼此相反。
在上述存储器单元中，存储器单元堆叠包括磁隧道结结构。
在上述存储器单元中，位线耦合至磁隧道结结构的自由磁性层侧。
在上述存储器单元中，存储器单元堆叠包括电阻率改变元件。
在上述存储器单元中，存储器单元堆叠包括相变元件。
在上述存储器单元中，第一单向选择器和第二单向选择器是二极管。
在上述存储器单元中，第一单向选择器的阴极耦合至第一字线，并且第二单向选择器的阳极耦合至第二字线。
在上述存储器单元中，第一单向选择器和第二单向选择器中的一个设置在存储器单元堆叠上方，并且第一单向选择器和第二单向选择器中的另一个设置在存储器单元堆叠下方。
在上述存储器单元中，第一单向选择器和第二单向选择器均设置在存储器单元堆叠上方。
在上述存储器单元中，第一单向选择器和第二单向选择器均设置在存储器单元堆叠的下方。
在上述存储器单元中，在存储器单元中没有晶体管连接到存储器单元堆叠。
根据本申请的另一方面，提供半导体器件，包括：存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线，其中：每个存储器单元包括：存储器单元堆叠，一端耦合至相应的一个位线；第一二极管，具有耦合至存储器单元堆叠的另一端的阳极和耦合至第一主字线的阴极；以及第二二极管，具有耦合至存储器单元堆叠的另一端的阴极和耦合至第一辅助字线的阳极。
在上述半导体器件中，存储器单元堆叠包括磁隧道结结构。
在上述半导体器件中，还包括：第一字线驱动器，耦合至主字线；第二字线驱动器，耦合至辅助字线；以及位线驱动器，耦合至位线。
在上述半导体器件中，为了从目标存储器单元读取数据，第一字线驱动器配置为将第一读取电压施加给耦合至目标存储器单元的第一主字线，并且将第二读取电压施加给除第一主字线以外的其余主字线，第二读取电压高于第一读取电压；以及位线驱动器配置为将第三读取电压施加给耦合至目标存储器单元的一个位线，第三读取电压高于第一读取电压。
在上述半导体器件中，为了将第一类型数据写入目标存储器单元，第一字线驱动器配置为将第一写入电压施加给第一主字线；第一字线驱动器配置为将第二写入电压施加给除第一主字线以外的其余字线，第二写入电压高于第一写入电压；以及位线驱动器配置为将第三写入电压施加给耦合至目标存储器单元的一个位线，第三写入电压高于第一写入电压。
根据本申请的另一方面，提供操作随机存取存储器的方法，其中，随机存取存储器包括：存储器单元；主字线，包括第一主字线；辅助字线，包括第一辅助字线；以及位线，其中：每个存储器单元包括：
存储器单元堆叠，存储器单元堆叠的一端耦合至相应的一个位线；
第一二极管，具有耦合至存储器单元堆叠的另一端的阳极和耦合至第一主字线的阴极；和第二二极管，具有耦合至存储器单元堆叠的另一端的阴极和耦合至第一辅助字线的阳极，方法包括通过以下步骤读取数据：向第一主字线施加第一读取电压；向除第一主字线以外的其余主字线施加第二读取电压，第二读取电压高于第一读取电压；和向一个位线施加第三读取电压，第三读取电压高于第一读取电压，从而从与一个位线和第一主字线耦合的一个存储器单元读取数据。
在上述方法中，还包括向辅助字线施加第二读取电压。
在上述方法中，还包括通过以下步骤写入第一类型数据：向第一主字线施加第一写入电压；向除第一主字线以外的其余字线施加第二写入电压，第二写入电压高于第一写入电压；以及向一个或多个位线施加第三写入电压，第三写入电压高于第一写入电压，从而将第一类型数据写入一个或多个存储器单元，一个或多个存储器单元耦合至一个或多个位线和第一个主字线，其中，第三写入电压高于第三读取电压。
在上述方法中，还包括通过以下步骤写入第二类型数据：向第一辅助字线施加第四写入电压；向除第一辅助字线以外的其余辅助字线施加第五写入电压，第五写入电压小于第四写入电压；以及向一个或多个位线施加第六写入电压，第六写入电压小于第四写入电压，从而将第二类型数据写入一个或多个存储器单元，一个或多个存储器单元耦合至一个或多个位线和第一辅助字线。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
存储器单元堆叠；
第一字线；
第二字线；
位线，耦接至所述存储器单元堆叠的一端；
第一单向选择器，具有与所述存储器单元堆叠的另一端耦合的一端和与所述第二字线耦合的另一端；以及
第二单向选择器，具有与所述存储器单元堆叠的所述另一端耦合的一端和与所述第二字线耦合的另一端，
其中，第一单向选择器和第二单向选择器的电流方向彼此相反。
2.根据权利要求1所述的存储器单元，其中，所述存储器单元堆叠包括磁隧道结结构。
3.根据权利要求2所述的存储器单元，其中，所述位线耦合至所述磁隧道结结构的自由磁性层侧。
4.根据权利要求1所述的存储器单元，其中，所述存储器单元堆叠包括电阻率改变元件。
5.根据权利要求1所述的存储器单元，其中，所述存储器单元堆叠包括相变元件。
6.一种半导体器件，包括：
存储器单元；
主字线，包括第一主字线；
辅助字线，包括第一辅助字线；以及
位线，其中：
每个存储器单元包括：
存储器单元堆叠，一端耦合至相应的一个所述位线；
第一二极管，具有耦合至所述存储器单元堆叠的另一端的阳极和耦合至所述第一主字线的阴极；以及
第二二极管，具有耦合至所述存储器单元堆叠的所述另一端的阴极和耦合至所述第一辅助字线的阳极。
7.根据权利要求6所述的半导体器件，其中，所述存储器单元堆叠包括磁隧道结结构。
8.根据权利要求7所述的半导体器件，还包括：
第一字线驱动器，耦合至所述主字线；
第二字线驱动器，耦合至所述辅助字线；以及
位线驱动器，耦合至所述位线。
9.一种操作随机存取存储器的方法，其中，所述随机存取存储器包括：
存储器单元；
主字线，包括第一主字线；
辅助字线，包括第一辅助字线；以及
位线，其中：
每个所述存储器单元包括：
存储器单元堆叠，所述存储器单元堆叠的一端耦合至相应的一个所述位线；
第一二极管，具有耦合至所述存储器单元堆叠的另一端的阳极和耦合至所述第一主字线的阴极；和
第二二极管，具有耦合至所述存储器单元堆叠的所述另一端的阴极和耦合至所述第一辅助字线的阳极，
所述方法包括通过以下步骤读取数据：
向所述第一主字线施加第一读取电压；
向除所述第一主字线以外的其余主字线施加第二读取电压，所述第二读取电压高于所述第一读取电压；和
向一个所述位线施加第三读取电压，所述第三读取电压高于所述第一读取电压，从而从与一个所述位线和所述第一主字线耦合的一个存储器单元读取数据。
10.根据权利要求9所述的方法，还包括通过以下步骤写入第一类型数据：
向所述第一主字线施加第一写入电压；
向除所述第一主字线以外的其余字线施加第二写入电压，所述第二写入电压高于所述第一写入电压；以及
向一个或多个所述位线施加第三写入电压，所述第三写入电压高于所述第一写入电压，从而将所述第一类型数据写入一个或多个存储器单元，所述一个或多个存储器单元耦合至一个或多个所述位线和所述第一个主字线，
其中，所述第三写入电压高于所述第三读取电压。
CN201911063033.XA 2018-10-31 2019-10-31 存储器单元、半导体器件及操作随机存取存储器的方法 Pending CN111128266A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862753881P 2018-10-31 2018-10-31
US62/753,881 2018-10-31
US16/590,165 US10878872B2 (en) 2018-10-31 2019-10-01 Random access memory
US16/590,165 2019-10-01

Publications (1)

Publication Number Publication Date
CN111128266A true CN111128266A (zh) 2020-05-08

Family

ID=70327250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911063033.XA Pending CN111128266A (zh) 2018-10-31 2019-10-31 存储器单元、半导体器件及操作随机存取存储器的方法

Country Status (5)

Country Link
US (1) US10878872B2 (zh)
KR (1) KR102427526B1 (zh)
CN (1) CN111128266A (zh)
DE (1) DE102019126935A1 (zh)
TW (1) TWI789556B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211556B1 (en) * 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
JP2023039160A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 磁気メモリデバイス

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615425A (zh) * 2007-08-02 2009-12-30 旺宏电子股份有限公司 具有双重字线和源极线的相变化存储器及其操作方法
CN101923895A (zh) * 2009-06-15 2010-12-22 海力士半导体有限公司 具有多电平的相变存储器设备及其驱动方法
US20110002157A1 (en) * 2008-01-11 2011-01-06 Naoharu Shimomura Resistance change type memory
US20120320657A1 (en) * 2010-08-20 2012-12-20 Chung Shine C Programmable Resistive Memory Unit with Multiple Cells to Improve Yield and Reliability
CN103124998A (zh) * 2010-09-28 2013-05-29 高通股份有限公司 具有双二极管存取装置的基于电阻的存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US8546896B2 (en) * 2010-07-16 2013-10-01 Grandis, Inc. Magnetic tunneling junction elements having magnetic substructures(s) with a perpendicular anisotropy and memories using such magnetic elements
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
WO2016148395A1 (ko) * 2015-03-18 2016-09-22 한양대학교 산학협력단 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615425A (zh) * 2007-08-02 2009-12-30 旺宏电子股份有限公司 具有双重字线和源极线的相变化存储器及其操作方法
US20110002157A1 (en) * 2008-01-11 2011-01-06 Naoharu Shimomura Resistance change type memory
CN101923895A (zh) * 2009-06-15 2010-12-22 海力士半导体有限公司 具有多电平的相变存储器设备及其驱动方法
US20120320657A1 (en) * 2010-08-20 2012-12-20 Chung Shine C Programmable Resistive Memory Unit with Multiple Cells to Improve Yield and Reliability
CN103124998A (zh) * 2010-09-28 2013-05-29 高通股份有限公司 具有双二极管存取装置的基于电阻的存储器

Also Published As

Publication number Publication date
TW202032551A (zh) 2020-09-01
US10878872B2 (en) 2020-12-29
DE102019126935A1 (de) 2020-04-30
US20200135251A1 (en) 2020-04-30
KR20200050382A (ko) 2020-05-11
KR102427526B1 (ko) 2022-08-01
TWI789556B (zh) 2023-01-11

Similar Documents

Publication Publication Date Title
USRE46920E1 (en) Semiconductor memory device with variable resistance element
US8058696B2 (en) High capacity low cost multi-state magnetic memory
US11778924B2 (en) Magnetic device and magnetic random access memory
US7414879B2 (en) Semiconductor memory device
JP2010079974A (ja) 半導体記憶装置
US20080094874A1 (en) Multiple-read resistance-variable memory cell structure and method of sensing a resistance thereof
KR20120047205A (ko) 다중-영역의 저장 층을 갖는 자성 메모리 요소
TWI789556B (zh) 隨機存取記憶體
US11676661B2 (en) Storage device
US8203869B2 (en) Bit line charge accumulation sensing for resistive changing memory
US20230032616A1 (en) Variable resistance memory device
US10418414B2 (en) Variable resistance memory devices
US6930915B2 (en) Cross-point MRAM array with reduced voltage drop across MTJ's
TWI838989B (zh) 磁性隨機存取記憶體結構
US11875835B2 (en) Memory and read and write methods of memory
US20240324471A1 (en) Magnetic device and magnetic random access memory
US20240087629A1 (en) Forming method of memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination