TWI838989B - 磁性隨機存取記憶體結構 - Google Patents
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Abstract
本揭露提供一種磁性隨機存取記憶體結構。上述磁性隨機存取記憶體結構包括第一寫入電極；第一磁穿隧接面堆疊，包括設置於第一寫入電極上的第一自由層、設置於第一自由層上的第一穿隧阻障層以及設置於第一穿隧阻障層上的第一固定層；以及電壓控制電極，設置於第一磁穿隧接面堆疊上。上述磁性隨機存取記憶體結構更包括第二磁穿隧接面堆疊，包括設置於電壓控制電極上的第二固定層、設置於第二固定層上的第二穿隧阻障層以及設置於第二穿隧阻障層上的第二自由層；以及第二寫入電極，設置於第二磁穿隧接面堆疊上。
Description
本揭露係有關於一種磁性隨機存取記憶體結構，特別係有關於一種使用磁穿隧接面的磁性隨機存取記憶體結構。
磁性隨機存取記憶體(MRAM)是一種基於磁穿隧接面(magnetic tunnel junction,MTJ)的非揮發性記憶體(NVM)裝置。MRAM能夠提供與揮發性之靜態隨機存取記憶體(SRAM)相提並論的性能，並且以低於揮發性之動態隨機存取記憶體(DRAM)的功耗得到足以分庭抗禮的密度。
在MRAM的發展過程中，出現了許多不同類型的MRAM裝置，然而，這些MRAM裝置都存在著各自的缺點。舉例來說，使用自旋轉移矩(spin transfer torque,STT)機制的MRAM在可靠度上的表現不佳；使用自旋軌道矩(spin orbit torque,SOT)機制的MRAM需要較大的寫入電流，因而需要較大的選擇性電晶體並因此占用了較大的面積；而使用電壓控制磁異向性(voltage control magnetic anisotropy,VCMA)機制的MRAM雖然可以降
低寫入電流，但還是存在著保留度(retention)過短的問題。因此，儘管現行的MRAM裝置已足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。
本揭露實施例提供一種磁性隨機存取記憶體結構。上述磁性隨機存取記憶體結構包括第一寫入電極；第一磁穿隧接面堆疊，包括設置於第一寫入電極上的第一自由層、設置於第一自由層上的第一穿隧阻障層以及設置於第一穿隧阻障層上的第一固定層；以及電壓控制電極，設置於第一磁穿隧接面堆疊上。上述磁性隨機存取記憶體結構更包括第二磁穿隧接面堆疊，包括設置於電壓控制電極上的第二固定層、設置於第二固定層上的第二穿隧阻障層以及設置於第二穿隧阻障層上的第二自由層；以及第二寫入電極，設置於第二磁穿隧接面堆疊上。
本揭露實施例提供一種磁性隨機存取記憶體結構。上述磁性隨機存取記憶體結構包括第一電壓控制電極；第一磁穿隧接面堆疊，包括設置於第一電壓控制電極上的第一固定層、設置於第一固定層上的第一穿隧阻障層以及設置於第一穿隧阻障層上的第一自由層；以及寫入電極，設置於第一磁穿隧接面堆疊上。上述磁性隨機存取記憶體結構更包括第二磁穿隧接面堆疊，包括設置於寫入電極上的第二自由層、設置於第二自由層上的第二穿隧阻障層以及設置於第二穿隧阻障層上的第二固定層；以及第二電壓控制
電極，設置於第二磁穿隧接面上。
100:MRAM陣列
110:第一寫入電極
110-1~110-n:第一寫入電極
115-1~115-n:第一寫入電晶體
120:電壓控制電極
120-1~120-m:電壓控制電極
125-1~125-m:讀取電晶體
130:第二寫入電極
130-1~130-n:第二寫入電極
135-1~135-n:第二寫入電晶體
140:MRAM位元單元
200:記憶體結構
210:第一MTJ堆疊
220:第一自由層
230:第一穿隧阻障層
240:第一固定層
250:第二MTJ堆疊
260:第二固定層
270:第二穿隧阻障層
280:第二自由層
310:第一投影
315:第一長軸
350:第二投影
355:第二長軸
500:MRAM陣列
510:第一電壓控制電極
510-1~510-n:第一電壓控制電極
515-1~515-n:第一讀取電晶體
520:寫入電極
520-1~520-m:寫入電極
525-1~525-m:寫入電晶體
530:第二電壓控制電極
530-1~530-n:第二電壓控制電極
535-1~535-n:第二讀取電晶體
540:MRAM位元單元
600:記憶體結構
610:第一MTJ堆疊
620:第一固定層
630:第一穿隧阻障層
640:第一自由層
650:第二MTJ堆疊
660:第二自由層
670:第二穿隧阻障層
680:第二固定層
710:第一投影
715:第一長軸
750:第二投影
755:第二長軸
800:記憶體結構
810:第一電壓控制電極
820:第一寫入電極
830:第二電壓控制電極
840:第二寫入電極
850:第三電壓控制電極
900:MRAM位元單元
910:第一MTJ堆疊
912:第一固定層
914:第一穿隧阻障層
916:第一自由層
920:第二MTJ堆疊
922:第二自由層
924:第二穿隧阻障層
926:第二固定層
930:第三MTJ堆疊
932:第三固定層
934:第三穿隧阻障層
936:第三自由層
940:第四MTJ堆疊
942:第四自由層
944:第四穿隧阻障層
946:第四固定層
Φ:夾角
d:距離
d1:第一距離
d2:第二距離
BL:位元線
BL1:第一位元線
BL2:第二位元線
RWL:讀取字元線
RWL1:第一讀取字元線
RWL2:第二讀取字元線
WBL:寫入位元線
WBL1:第一寫入位元線
WBL2:第二寫入位元線
WWL:寫入字元線
WWL1:第一寫入字元線
WWL2:第二寫入字元線
本揭露自後續實施方式及圖式可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵的尺寸可被任意增加或減少以使說明清晰易懂。
第1圖係根據本揭露實施例所示之MRAM陣列的示意圖。
第2圖係根據本揭露實施例所示之記憶體結構的示意圖。
第3A圖及第3B圖係根據本揭露實施例所示，記憶體結構在X-Y平面上的俯視圖。
第4圖係根據本揭露實施例所示，MTJ堆疊之薄層與電極的平坦度的示意圖。
第5圖係根據本揭露實施例所示之MRAM陣列的示意圖。
第6圖係根據本揭露實施例所示之記憶體結構的示意圖。
第7A圖及第7B圖係根據本揭露實施例所示，記憶體結構在X-Y平面上的俯視圖。
第8圖係根據本揭露實施例所示之記憶體結構的示意圖。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各組件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉
例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形的實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸的實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置之間的關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在...下方」、「下方」、「低於」、「在...上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
本揭露實施例提供一種包含了磁穿隧接面(MTJ)堆疊的磁性隨機存取記憶體(MRAM)結構。此MRAM結構利用了結合自旋軌道矩(SOT)與電壓控制磁異向性(VCMA)的閘極輔助自旋軌道矩(voltage-gate assisted SOT,VG-SOT)機制，可以同時提供SOT-MRAM與VCMA-MRAM兩者的優點，也就是低功耗及高保留度。進一步地，本揭露實施例所提供的MRAM結構可以應用於高密度的三維MRAM陣列，同時可以增加MRAM陣列中每個MRAM單元(或稱位元單元)之寫入電流(或稱翻轉電流)大小的一致性。如此一來，得以增加三維MRAM陣列的可靠度及良率
(yield)。
MRAM裝置的一個位元單元(bit cell)包括垂直設置於電極之間的MTJ堆疊。MTJ堆疊包括自由層(free layer)、穿隧阻障層(tunnel barrier layer)以及藉由穿隧阻障層而與自由層分隔的固定層(fixed layer)。在MTJ堆疊中，固定層的磁性取向(magnetic orientation)是靜態的(即：固定的)，而自由層的磁性取向則是能夠相對於固定層的磁性取向在平行(parallel)配置與反平行(anti-parallel)配置之間切換。平行配置提供低電阻狀態，其數位地將資料儲存為第一位元值(例如：邏輯「0」)。反平行配置提供高電阻狀態，其數位地將資料儲存為第二位元值(例如：邏輯「1」)。兩種配置之間的切換提供了MTJ堆疊的兩種磁性狀態。MTJ的磁性狀態，藉由施加適當幅度(amplitude)與極性(polarity)的寫入電流來設置，或是藉由施加讀取電流以感測電阻的大小來進行讀取。
第1圖係根據本揭露實施例所示之MRAM陣列100的示意圖。MRAM陣列100包括第一寫入電極110-1、110-2、…、110-n；電壓控制電極120-1、120-2、…、120-m；以及第二寫入電極130-1、130-2、…、130-n，其中n和m為任意正整數。為使說明簡化且清晰易懂，第一寫入電極110-1~110-n可共同稱為第一寫入電極110，電壓控制電極120-1~120-m可共同稱為電壓控制電極120，並且第二寫入電極130-1~130-n可共同稱為第二寫入電極130。
參照第1圖，第一寫入電極110沿著X方向延伸。電壓控制電極120沿著實質上垂直於X方向的Y方向延伸，且被設置於第一寫入電極110上方。在第一寫入電極110之每一者與電壓控制電極120之每一者的交會處，設置有一個MRAM位元單元140，其中MRAM位元單元140被設置於第一寫入電極110上且電壓控制電極120被設置於MRAM位元單元140上。第二寫入電極130沿著X方向延伸，且被設置於電壓控制電極120上方。在電壓控制電極120之每一者與第二寫入電極130之每一者的交會處，設置有一個MRAM位元單元140，其中MRAM位元單元140被設置於電壓控制電極120上且第二寫入電極130被設置於MRAM位元單元140上。每個MRAM位元單元140包括一個MTJ堆疊，並且可以儲存一位元的資料。
第一寫入電極110-1~110-n分別連接至第一寫入電晶體115-1~115-n的其中一個源極/汲極。第一寫入電晶體115-1~115-n的另一個源極/汲極連接至第一寫入位元線WBL1，並且第一寫入電晶體115-1~115-n的閘極連接至第一寫入字元線WWL1。電壓控制電極120-1~120-m分別連接至讀取電晶體125-1~125-m的其中一個源極/汲極。讀取電晶體125-1~125-m的另一個源極/汲極連接至位元線BL，並且讀取電晶體125-1~125-m的閘極連接至讀取字元線RWL。第二寫入電極130-1~130-n分別連接至第二寫入電晶體135-1~135-n的其中一個源極/汲極。第二寫入電晶體135-1~135-n的另一個源極/汲極連接至第二寫入位元線
WBL2，並且第二寫入電晶體135-1~135-n的閘極連接至第二寫入字元線WWL2。為使說明簡化且清晰易懂，第一寫入電晶體115-1~115-n可共同稱為第一寫入電晶體115，讀取電晶體125-1~125-m可共同稱為讀取電晶體125，且第二寫入電晶體135-1~135-n可共同稱為第二寫入電晶體135。
可以藉由分別與第一寫入電極110、電壓控制電極120及第二寫入電極130連接之第一寫入電晶體115、讀取電晶體125及第二寫入電晶體135的導通與否，來選擇所要寫入/讀取的MRAM位元單元140。舉例來說，可以藉由第一寫入電晶體115-1與讀取電晶體125-1，來選擇第一寫入電極110-1與電壓控制電極120-1之間的MRAM位元單元140。可以藉由第二寫入電晶體135-n與讀取電晶體125-m，來選擇第二寫入電極130-n與電壓控制電極120-m之間的MRAM位元單元140。
第一寫入電極110及第二寫入電極130可用於對MRAM位元單元140提供寫入電流，以藉由翻轉MRAM位元單元140中之自由層的磁性取向來改變MRAM位元單元140所儲存的位元值。電壓控制電極120可用於對MRAM位元單元140施加控制電壓，以降低翻轉MRAM位元單元140中之自由層所需的寫入電流。
MRAM位元單元140的寫入可藉由下列方法進行：藉由第一寫入字元線WWL1/第二寫入字元線WWL2提供電壓以導通第一寫入電晶體115/第二寫入電晶體135、藉由第一寫入位元線WBL1/第二寫入位元線WBL2提供寫入電流，使得寫入電流透
過第一寫入電極110/第二寫入電極130流經MRAM位元單元140、藉由讀取字元線RWL提供電壓以導通讀取電晶體125、以及藉由位元線BL向電壓控制電極120提供控制電壓以降低MRAM位元單元140所需的寫入電流。
MRAM位元單元140的讀取可藉由下列方法進行：導通第一寫入電晶體115/第二寫入電晶體135及讀取電晶體125、藉由位元線BL提供讀取電流以使讀取電流穿過MRAM位元單元140中的MTJ堆疊、以及藉由檢測MRAM位元單元140中電阻的高低來判斷MRAM位元單元140所儲存的位元值。
第2圖進一步顯示了記憶體結構200。一個記憶體結構200包括第一寫入電極110、設置於第一寫入電極110上的第一個MRAM位元單元140、設置於第一個MRAM位元單元140上的電壓控制電極120、設置於電壓控制電極120上的第二個MRAM位元單元140、以及設置於第二個MRAM位元單元140上的第二寫入電極130。下文將參照記憶體結構200對本揭露進行說明。
第2圖係根據本揭露實施例所示之記憶體結構200的示意圖。參照第2圖，第一寫入電極110與電壓控制電極120之間的第一個MRAM位元單元140包括第一MTJ堆疊210，而電壓控制電極120與第二寫入電極130之間的第二個MRAM位元單元140包括第二MTJ堆疊250。應注意的是，為使說明簡化，本揭露僅以MTJ堆疊代表MRAM位元單元。事實上，MRAM位元單元可以包括許多其他元件，例如各種絕緣層、介電層、間隔物層、襯墊(liner)層、
接點、通孔等。
在一些實施例中，第一MTJ堆疊210包括設置於第一寫入電極110上的第一自由層220、設置於第一自由層220上的第一穿隧阻障層230、以及設置於第一穿隧阻障層230上的第一固定層240。電壓控制電極120設置於第一MTJ堆疊210上。第二MTJ堆疊250包括設置於電壓控制電極120上的第二固定層260、設置於第二固定層260上的第二穿隧阻障層270、以及設置於第二穿隧阻障層270上的第二自由層280。第二寫入電極130設置於第二MTJ堆疊250上。
在一些實施例中，第一寫入電極110以及第二寫入電極130可包括能夠產生自旋霍爾效應(spin hall effect)的金屬材料或是能夠產生量子自旋霍爾效應的拓樸絕緣體(topological insulator)材料，例如鉭(Ta)、鉑(Pt)、鎢(W)或其合金，或者是鉍(Bi)、銻(Sb)、碲(Te)或其合金。電壓控制電極120可包括導電材料，例如鈦(Ti)、鉭(Ta)、鉑(Pt)、釕(Ru)、鎢(W)、鋁(Al)、銅(Cu)、TiN、TaN、其他合適的材料、及/或其組合。
在一些實施例中，第一自由層220及第二自由層280可包括鐵磁材料，例如鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鋱(Tb)、鏑(Dy)、硼(B)、CoFeB、NF、FeB、CoFeTa、NiFe、CoFe、CoPt、PtMn、IrMn、RhMn、FeMn、OsMn、其他合適的材料、其合金及/或其組合。第一穿隧阻障層230及第二穿隧阻障層270可包括氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氮氧
化鋁(AlON)、氧化鉿(HfO2)或是氧化鋯(ZrO2)。
第一固定層240及第二固定層260可為單層或多層結構，並且包括鐵磁材料層，其中鐵磁材料層可以包括先前參照第一自由層220及第二自由層280所述的那些鐵磁材料。在一些實施例中，第一固定層240及第二固定層260進一步包括反鐵磁層，用於固定第一固定層240及第二固定層260中之鐵磁材料層的磁性取向。反鐵磁層的材料例如釕(Ru)、銥(Ir)或是其他合適的材料。第一固定層240中的鐵磁材料層可位於反鐵磁層與第一穿隧阻障層230之間，而第二固定層260中的鐵磁材料層可位於反鐵磁層與第二穿隧阻障層270之間。
第3A圖及第3B圖係根據本揭露實施例所示，記憶體結構200在X-Y平面上的俯視圖。在一些實施例中，第一MTJ堆疊210在X-Y平面上具有第一投影310，而第二MTJ堆疊250在X-Y平面上具有第二投影350。第一投影310在X-Y平面上的形狀包含第一長軸315及第一短軸(未圖示)，並且第二投影350在X-Y平面上的形狀包含第二長軸355及第二短軸(未圖示)。在一些實施例中，第一投影310及第二投影350為橢圓形，如第3A圖所示。在一些實施例中，第一投影310及第二投影350為圓角矩形，如第3B圖所示。但本揭露的第一投影310及第二投影350的形狀並不以所列舉的橢圓形或圓角矩形為限。
在一些實施例中，第二MTJ堆疊250相對於下方的第一MTJ堆疊210旋轉了一角度。由於第二MTJ堆疊250相對第一
MTJ堆疊210旋轉了一角度，因此第二MTJ堆疊250之第二投影350的第二長軸355與第一MTJ堆疊210之第一投影310的第一長軸315之間，存在一夾角Φ，如第3A圖及第3B圖所示。在一些實施例中，夾角Φ介於-50度至50度之間，例如-50度至-5度以及5度至50度，或是-50度至-30度以及30度至50度。
一般而言，因為製程過程並非完全理想的，因此所形成之MTJ堆疊的底部薄層會具有較好的平坦度(flatness)，但是MTJ堆疊的頂部薄層卻會具有較差的平坦度。舉例來說，第一MTJ堆疊210底部的第一自由層220及第二MTJ堆疊250底部的第二固定層260具有較佳的平坦度，而第一MTJ堆疊210頂部的第一固定層240及第二MTJ堆疊250頂部的第二自由層280則具有較差的平坦度，如第4圖所示。
薄層之較差的平坦度會導致該薄層與和其連接的電極之間的界面同樣具有較差的平坦度。舉例來說，第二自由層280與其上的第二寫入電極130之間具有較差的平坦度。對於固定層(例如第一固定層240)而言，由於與固定層連接之電壓控制電極的功能為提供電壓以降低翻轉自由層之磁性取向的難度，因此固定層與電壓控制電極之間的界面的平坦度對MTJ堆疊之性能的影響較小。
然而，對於自由層(例如：第二自由層280)而言，由於與自由層連接之寫入電極需要藉由水平流通的電流來使自由層的磁性取向翻轉，因此自由層與寫入電極之間的界面的平坦度對MTJ堆疊之性能的影響不容忽視。在自由層與寫入電極之間的界面
的平坦度較差的MTJ堆疊中，需要使用較大的寫入電流(亦稱為翻轉電流)方能翻轉自由層的磁性取向。
在第4圖所示的實施例中，因為第二自由層280與其上的第二寫入電極130之間具有較差的平坦度，因此就翻轉磁性取向方面，第二MTJ堆疊250之第二自由層280所需的寫入電流大於第一MTJ堆疊210之第一自由層220所需的寫入電流。這會導致MRAM陣列中，不同的MRAM位元單元需要不同大小的寫入電流。如此一來，會增加操作上的複雜性，或是增加MRAM陣列的故障率且降低MRAM陣列的可靠度。
回來參照第3A圖及第3B圖，藉由將自由層位於頂部且自由層上設置有寫入電極的MTJ堆疊旋轉一個角度，可以降低此MTJ堆疊所需的寫入電流。舉例來說，藉由將第二MTJ堆疊250相對於第一MTJ堆疊210旋轉夾角Φ，可以降低第二MTJ堆疊250之第二自由層280所需的寫入電流。如此一來，可以彌補第二自由層280與其上的第二寫入電極130之間較差的平坦度所造成的寫入電流增加。在一些實施例中，隨著夾角Φ之絕對值的增加，翻轉自由層所需的寫入電流可以相應地減少。藉由調整MTJ堆疊的旋轉角度，可以彈性地調整MTJ堆疊所需的寫入電流。如此一來，能夠盡可能地使整個MRAM陣列中的每個MRAM位元單元具有相同的寫入電流。替代性地，可以根據使用需求調整MRAM陣列中不同MRAM位元單元的寫入電流。
第5圖係根據本揭露實施例所示之MRAM陣列500
的示意圖。參照第5圖，MRAM陣列500包括第一電壓控制電極510-1、510-2、…、510-n；寫入電極520-1、520-2、…、520-m；以及第二電壓控制電極530-1、530-2、…、530-n，其中n和m為任意正整數。為使說明簡化且清晰易懂，第一電壓控制電極510-1~510-n可共同稱為第一電壓控制電極510，寫入電極520-1~520-m可共同稱為寫入電極520，而第二電壓控制電極530-1~530-n可共同稱為第二電壓控制電極530。
參照第5圖，第一電壓控制電極510沿著X方向延伸。寫入電極520沿著實質上垂直於X方向的Y方向延伸，且被設置於第一電壓控制電極510上方。在第一電壓控制電極510之每一者與寫入電極520之每一者的交會處，設置有一個MRAM位元單元540，其中MRAM位元單元540被設置於第一電壓控制電極510上且寫入電極520被設置於MRAM位元單元540上。第二電壓控制電極530沿著X方向延伸，且被設置於寫入電極520上方。在寫入電極520之每一者與第二電壓控制電極530之每一者的交會處，設置有一個MRAM位元單元540，其中MRAM位元單元540被設置於寫入電極520上且第二電壓控制電極530被設置於MRAM位元單元540上。每個MRAM位元單元540包括一個MTJ堆疊，並且可以儲存一位元的資料。
第一電壓控制電極510-1~510-n分別連接至第一讀取電晶體515-1~515-n的其中一個源極/汲極。第一讀取電晶體515-1~515-n的另一個源極/汲極連接至第一位元線BL1，並且第一
讀取電晶體515-1~515-n的閘極連接至第一讀取字元線RWL1。寫入電極520-1~520-m分別連接至寫入電晶體525-1~525-m的其中一個源極/汲極。寫入電晶體525-1~525-m的另一個源極/汲極連接至寫入位元線WBL，並且寫入電晶體525-1~525-m的閘極連接至寫入字元線WWL。第二電壓控制電極530-1~530-n分別連接至第二讀取電晶體535-1~535-n的其中一個源極/汲極。第二讀取電晶體535-1~535-n的另一個源極/汲極連接至第二位元線BL2，並且第二讀取電晶體535-1~535-n的閘極連接至第二讀取字元線RWL2。為使說明簡化且清晰易懂，第一讀取電晶體515-1~515-n可共同稱為第一讀取電晶體515，寫入電晶體525-1~525-m可共同稱為寫入電晶體525，而第二讀取電晶體535-1~535-n可共同稱為第二讀取電晶體535。
可以藉由分別與第一電壓控制電極510、寫入電極520及第二電壓控制電極530連接之第一讀取電晶體515、寫入電晶體525及第二讀取電晶體535的導通與否，來選擇所要寫入/讀取的MRAM位元單元540。舉例來說，可以藉由第一讀取電晶體515-1與寫入電晶體525-1，來選擇第一電壓控制電極510-1與寫入電極520-1之間的MRAM位元單元540。可以藉由第二讀取電晶體535-n與寫入電晶體525-m，來選擇第二電壓控制電極530-n與寫入電極520-m之間的MRAM位元單元540。
寫入電極520可用於對MRAM位元單元540提供寫入電流，以藉由翻轉MRAM位元單元540中之自由層的磁性取向來
改變MRAM位元單元540所儲存的位元值。第一電壓控制電極510及第二電壓控制電極530可用於對MRAM位元單元540施加控制電壓，以降低翻轉MRAM位元單元540中之自由層所需的寫入電流。
MRAM位元單元540的寫入可藉由下列方法進行：藉由寫入字元線WWL提供電壓以導通寫入電晶體525、藉由寫入位元線WBL提供寫入電流，使得寫入電流透過寫入電極520流經MRAM位元單元540、藉由第一讀取字元線RWL1/第二讀取字元線RWL2提供電壓以導通第一讀取電晶體515/第二讀取電晶體535、以及藉由第一位元線BL1/第二位元線BL2向第一電壓控制電極510/第二電壓控制電極530提供控制電壓以降低MRAM位元單元540所需的寫入電流。
MRAM位元單元540的讀取可藉由下列方法進行：導通第一讀取電晶體515/第二讀取電晶體535及寫入電晶體525、藉由第一位元線BL1/第二位元線BL2提供讀取電流以使讀取電流穿過MRAM位元單元540中的MTJ堆疊、以及藉由檢測MRAM位元單元540中電阻的高低來判斷MRAM位元單元540所儲存的位元值。
第5圖進一步顯示了記憶體結構600。一個記憶體結構600包括第一電壓控制電極510、設置於第一電壓控制電極510上的第一個MRAM位元單元540、設置於第一個MRAM位元單元540上的寫入電極520、設置於寫入電極520上的第二個MRAM位元單元540、以及設置於第二個MRAM位元單元540上的第二電壓控
制電極530。下文將參照記憶體結構600對本揭露進行說明。
第6圖係根據本揭露實施例所示之記憶體結構600的示意圖。參照第6圖，第一電壓控制電極510與寫入電極520之間的第一個MRAM位元單元540包括第一MTJ堆疊610，而寫入電極520與第二電壓控制電極530之間的第二個MRAM位元單元540包括第二MTJ堆疊650。如上所述，為使說明簡化，本揭露僅以MTJ堆疊代表MRAM位元單元。
在一些實施例中，第一MTJ堆疊610包括設置於第一電壓控制電極510上的第一固定層620、設置於第一固定層620上的第一穿隧阻障層630、以及設置於第一穿隧阻障層630上的第一自由層640。寫入電極520設置於第一MTJ堆疊610上。第二MTJ堆疊650包括設置於寫入電極520上的第二自由層660、設置於第二自由層660上的第二穿隧阻障層670、以及設置於第二穿隧阻障層670上的第二固定層680。第二電壓控制電極530設置於第二MTJ堆疊650上。
在一些實施例中，第一電壓控制電極510以及第二電壓控制電極530可包括與電壓控制電極120相同或相似的材料，並且寫入電極520可包括與第一寫入電極110及第二寫入電極130相同或相似的材料，因此本文不再重複。在一些實施例中，第一自由層640及第二自由層660可包括與第一自由層220及第二自由層280相同或相似的材料，並且第一穿隧阻障層630及第二穿隧阻障層670可包括與第一穿隧阻障層230及第二穿隧阻障層270相同或相似的
材料，因此本文不再重複。
第一固定層620及第二固定層680可為單層或多層結構，並且包括與第一固定層240及第二固定層260相同或相似的材料，因此本文不再重複。在一些實施例中，第一固定層620及第二固定層680進一步包括反鐵磁層，用於固定第一固定層620及第二固定層680中之鐵磁材料層的磁性取向。第一固定層620中的鐵磁材料層可位於反鐵磁層與第一穿隧阻障層630之間，而第二固定層680中的鐵磁材料層可位於反鐵磁層與第二穿隧阻障層670之間。
如第6圖所示，第一MTJ堆疊610的中心與第二MTJ堆疊650的中心以距離d分隔。距離d具有足夠的大小，足以使第一MTJ堆疊610與第二MTJ堆疊650彼此間不會重疊。換句話說，第一MTJ堆疊610與第二MTJ堆疊650在俯視圖中(例如：在X-Y平面中)的投影並未重疊。
第7A圖及第7B圖係根據本揭露實施例所示，記憶體結構600在X-Y平面上的俯視圖。在一些實施例中，第一MTJ堆疊610在X-Y平面上具有第一投影710，而第二MTJ堆疊650在X-Y平面上具有第二投影750。第一投影710在X-Y平面上的形狀包含第一長軸715及第一短軸(未圖示)，並且第二投影750在X-Y平面上的形狀包含第二長軸755及第二短軸(未圖示)。在一些實施例中，第一投影710及第二投影750為橢圓形，如第7A圖所示。在一些實施例中，第一投影710及第二投影750為圓角矩形，如第7B圖所示。但本揭露的第一投影710及第二投影750的形狀並不以所列舉的橢
圓形或圓角矩形為限。
在一些實施例中，第一MTJ堆疊610相對於上方的第二MTJ堆疊650旋轉了一角度。由於第一MTJ堆疊610相對第二MTJ堆疊650旋轉了一角度，因此第一MTJ堆疊610之第一投影710的第一長軸715與第二MTJ堆疊650之第二投影750的第二長軸755之間，存在一夾角Φ，如第7A圖及第7B圖所示。如上所述，夾角Φ介於-50度至50度之間，例如-50度至-5度以及5度至50度，或是-50度至-30度以及30度至50度。
如上所述，對於MTJ堆疊而言，頂部的薄層會具有較差的平坦度。舉例來說，第一MTJ堆疊610頂部的第一自由層640及第二MTJ堆疊650頂部的第二固定層680會具有較差的平坦度。如上所述，平坦度較差的薄層會導致該薄層與和其連接的電極之間的界面同樣具有較差的平坦度，並且在自由層與寫入電極之間的界面的平坦度較差的MTJ堆疊中，需要使用較大的寫入電流(亦稱為翻轉電流)方能翻轉自由層的磁性取向。因此，在第6圖所示的實施例中，因為第一自由層640與其上的寫入電極520之間具有較差的平坦度，因此第一MTJ堆疊610的第一自由層640需要大於第二MTJ堆疊650之第二自由層660的寫入電流方能翻轉磁性取向。
參照第7A圖及第7B圖，藉由將自由層位於頂部且自由層上設置有寫入電極的MTJ堆疊旋轉一個角度，可以降低此MTJ堆疊所需的寫入電流。舉例來說，藉由將第一MTJ堆疊610相對於第二MTJ堆疊650旋轉夾角Φ，可以降低第一MTJ堆疊610之第
一自由層640所需的寫入電流。如此一來，可以彌補第一自由層640與其上的寫入電極520之間較差的平坦度所造成的寫入電流增加。在一些實施例中，隨著夾角Φ之絕對值的增加，翻轉自由層所需的寫入電流可以相應地減少。藉由調整MTJ堆疊的旋轉角度，可以彈性地調整MTJ堆疊所需的寫入電流。如此一來，能夠盡可能地使整個MRAM陣列中的每個MRAM位元單元具有相同的寫入電流。替代性地，可以根據使用需求調整MRAM陣列中不同MRAM位元單元的寫入電流。
如上所述，平坦度較差的薄層會導致該薄層與和其連接的電極之間的界面同樣具有較差的平坦度，這會導致電極本身具有較差的平坦度。如同先前的第4圖所示，第二自由層280較差的平坦度不僅在第二自由層280與第二寫入電極130之間造成了平坦度較差的界面，還造成了第二寫入電極130本身較差的平坦度。在第6圖所示的實施例中，這會造成寫入電極520之位於第一自由層640上的部分具有較差的平坦度。
倘若將自由層設置在寫入電極之平坦度較差的部分上，同樣會在自由層與寫入電極之間造成平坦度較差的界面，並因此需要使用較大的寫入電流(亦稱為翻轉電流)方能翻轉此自由層的磁性取向。在第6圖所示的實施例中，若是直接將第二MTJ堆疊650設置於第一MTJ堆疊610上方，則寫入電極520之位於第一自由層640上的部分的較差的平坦度，將會導致寫入電極520上之第二MTJ堆疊650的第二自由層660同樣具有較差的平坦度。如此一
來，會對第二MTJ堆疊650之第二自由層660所需的寫入電流造成影響。
如第6圖、第7A圖及第7B圖所示，記憶體結構600的第一MTJ堆疊610與第二MTJ堆疊650以距離d彼此分隔，其中距離d具有足夠的大小，足以使第一MTJ堆疊610的第一投影710與第二MTJ堆疊650的第二投影750在俯視圖中不會重疊。藉由距離d，可以使第二MTJ堆疊650避開第一MTJ堆疊610所造成之寫入電極520的不平坦的部分，使得第二MTJ堆疊650的第二自由層660被設置在寫入電極520之平坦度較好的部分上。如此一來，可以避免自由層與寫入電極之間較差的平坦度對MTJ堆疊的性能造成影響。
在第5圖至第7B圖所示的實施例中，第一MTJ堆疊610與第二MTJ堆疊650被顯示為沿著Y方向彼此分隔。不過，在其他實施例中，第一MTJ堆疊610與第二MTJ堆疊650可以沿著其他方向彼此分隔，例如X方向或是並未與X方向及Y方向平行的方向。
本揭露實施例為MRAM的記憶體結構提供了諸多優點。藉由將自由層位於頂部且自由層上設置有寫入電極的MTJ堆疊旋轉一個角度，可以降低此MTJ堆疊所需的寫入電流。如此一來，可以彌補自由層與其上的寫入電極之間較差的平坦度所造成的寫入電流增加。藉由調整MTJ堆疊的旋轉角度，可以彈性地調整MTJ堆疊所需的寫入電流。如此一來，能夠盡可能地使整個MRAM陣列中的每個MRAM位元單元具有相同的寫入電流，或是根據使用需求調整不同MRAM位元單元的寫入電流。進一步地，在下方MTJ
堆疊之自由層設置於頂部並造成下方MTJ堆疊上之寫入電極不平坦的情況下，藉由使上方MTJ堆疊偏移一距離而不與下方MTJ堆疊重疊，可以避免上方MTJ堆疊的自由層被設置在不平坦的寫入電極上。如此一來，可以避免自由層與寫入電極之間較差的平坦度對MTJ堆疊的性能造成影響。
根據本揭露所提供的原則，例如將自由層位於頂部且自由層上設置有寫入電極的MTJ堆疊旋轉一個角度，以及使設置於下方MTJ堆疊上之寫入電極上的上方MTJ偏移一距離，可以進一步地堆疊出更多層的三維MRAM陣列。因此，利用本揭露所提供的實施例，可以在製造更高密度之三維MRAM陣列的同時，提供前文所述的各種優點。
第8圖顯示了根據本揭露所提供之原則所的記憶體結構800，用於更多層的三維MRAM陣列。應注意的是，記憶體結構800僅顯示了四層MRAM位元單元以作為範例，但根據本揭露所提供的原則，三維MRAM陣列可以具有更多層的MRAM位元單元。
參照第8圖，記憶體結構800包括第一電壓控制電極810、設置於第一電壓控制電極810上的第一MRAM位元單元900、設置於第一MRAM位元單元900上的第一寫入電極820、設置於第一寫入電極820上的第二MRAM位元單元900、設置於第二MRAM位元單元900上的第二電壓控制電極830、設置於第二電壓控制電極830上的第三MRAM位元單元900、設置於第三MRAM位元單元900上的第二寫入電極840、設置於第二寫入電極840上的第
四MRAM位元單元900、以及設置於第四MRAM位元單元900上的第三電壓控制電極850。
第一MRAM位元單元900包括第一MTJ堆疊910，第二MRAM位元單元900包括第二MTJ堆疊920，第三MRAM位元單元900包括第三MTJ堆疊930，且第四MRAM位元單元900包括第四MTJ堆疊940。如上所述，為使說明簡化，本揭露僅以MTJ堆疊代表MRAM位元單元。
在一些實施例中，第一MTJ堆疊910包括設置於第一電壓控制電極810上的第一固定層912、設置於第一固定層912上的第一穿隧阻障層914、以及設置於第一穿隧阻障層914上的第一自由層916。第一寫入電極820設置於第一MTJ堆疊910上。第二MTJ堆疊920包括設置於第一寫入電極820上的第二自由層922、設置於第二自由層922上的第二穿隧阻障層924、以及設置於第二穿隧阻障層924上的第二固定層926。第二電壓控制電極830設置於第二MTJ堆疊920上。第三MTJ堆疊930包括設置於第二電壓控制電極830上的第三固定層932、設置於第三固定層932上的第三穿隧阻障層934、以及設置於第三穿隧阻障層934上的第三自由層936。第二寫入電極840設置於第三MTJ堆疊930上。第四MTJ堆疊940包括設置於第二寫入電極840上的第四自由層942、設置於第四自由層942上的第四穿隧阻障層944、以及設置於第四穿隧阻障層944上的第四固定層946。第三電壓控制電極850設置於第四MTJ堆疊940上。
在一些實施例中，第一電壓控制電極810、第二電
壓控制電極830及第三電壓控制電極850可包括與電壓控制電極120相同或相似的材料，且第一寫入電極820及第二寫入電極840可包括與第一寫入電極110及第二寫入電極130相同或相似的材料，因此本文不再重複。
在一些實施例中，第一自由層916、第二自由層922、第三自由層936及第四自由層942可包括與第一自由層220及第二自由層280相同或相似的材料，且第一穿隧阻障層914、第二穿隧阻障層924、第三穿隧阻障層934及第四穿隧阻障層944可包括與第一穿隧阻障層230及第二穿隧阻障層270相同或相似的材料，因此本文不再重複。第一固定層912、第二固定層926、第三固定層932及第四固定層946可為單層或多層結構，並且包括與第一固定層240及第二固定層260相同或相似的材料，因此本文不再重複。
先前所述的原則包括將自由層位於頂部且自由層上設置有寫入電極的MTJ堆疊旋轉一個角度。因此，在第8圖所示的實施例中，第一MTJ堆疊910相對於第二MTJ堆疊920旋轉了一角度，並且第三MTJ堆疊930相對於第二MTJ堆疊920及/或第四MTJ堆疊940旋轉了一角度。換句話說，在X-Y平面上，第一MTJ堆疊910之投影的長軸與第二MTJ堆疊920之投影的長軸之間存在第一夾角，且第三MTJ堆疊930之投影的長軸與第二MTJ堆疊920及/或第四MTJ堆疊940之投影的長軸之間存在第二夾角。其中第一夾角與第二夾角可以相同或是不同，並且具有與前述之夾角Φ相同的範圍。
先前所述的原則包括使設置於下方MTJ堆疊上之寫入電極上的上方MTJ偏移一距離。因此，在第8圖所示的實施例中，設置於第一MTJ堆疊910上之第一寫入電極820上的第二MTJ堆疊920被偏移，並且設置於第三MTJ堆疊930上之第二寫入電極840上的第四MTJ堆疊940被偏移。第一MTJ堆疊910的中心與第二MTJ堆疊920的中心以第一距離d1分隔，其中第一距離d1具有足夠的大小，足以使第一MTJ堆疊910的投影與第二MTJ堆疊920的投影在X-Y平面中不會重疊。第三MTJ堆疊930的中心與第四MTJ堆疊940的中心以第二距離d2分隔，其中第二距離d2具有足夠的大小，足以使第三MTJ堆疊930的投影與第四MTJ堆疊940的投影在X-Y平面中不會重疊。第一距離d1與第二距離d2可以是相同的或是不同的。
在第8圖所示的實施例中，第一距離d1與第二距離d2被顯示為沿著Y方向延伸。不過，在其他實施例中，第一距離d1與第二距離d2可以沿著其他方向延伸，例如X方向或是並未與X方向及Y方向平行的方向。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同的優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，並且在不脫離本揭露之精
神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
110:第一寫入電極
120:電壓控制電極
130:第二寫入電極
140:MRAM位元單元
200:記憶體結構
210:第一MTJ堆疊
220:第一自由層
230:第一穿隧阻障層
240:第一固定層
250:第二MTJ堆疊
260:第二固定層
270:第二穿隧阻障層
280:第二自由層
Claims (18)
- 一種磁性隨機存取記憶體結構，包括：一第一寫入電極；一第一磁穿隧接面堆疊，包括設置於上述第一寫入電極上的一第一自由層、設置於上述第一自由層上的一第一穿隧阻障層、以及設置於上述第一穿隧阻障層上的一第一固定層；一電壓控制電極，設置於上述第一磁穿隧接面堆疊上；一第二磁穿隧接面堆疊，包括設置於上述電壓控制電極上的一第二固定層、設置於上述第二固定層上的一第二穿隧阻障層、以及設置於上述第二穿隧阻障層上的一第二自由層；以及一第二寫入電極，設置於上述第二磁穿隧接面堆疊上，其中上述第一磁穿隧接面堆疊在一俯視圖中具有包含一第一長軸的一第一投影，而上述第二磁穿隧接面堆疊在上述俯視圖中具有包含一第二長軸的一第二投影，並且上述第一長軸與上述第二長軸之間具有一夾角。
- 如請求項1之磁性隨機存取記憶體結構，其中上述第一長軸沿著一第二方向延伸。
- 如請求項1之磁性隨機存取記憶體結構，其中上述夾角介於5度與50度之間或是負5度與負50度之間。
- 如請求項1之磁性隨機存取記憶體結構，其中上述第一投影及上述第二投影呈橢圓形。
- 如請求項1之磁性隨機存取記憶體結構，其中上述 第一投影及上述第二投影呈圓角矩形。
- 如請求項1之磁性隨機存取記憶體結構，其中上述第一寫入電極及上述第二寫入電極沿著一第一方向延伸，而上述電壓控制電極沿著一第二方向延伸，其中上述第一方向實質上垂直於上述第二方向。
- 如請求項1之磁性隨機存取記憶體結構，更包括：一第一寫入電晶體，連接至上述第一寫入電極；一讀取電晶體，連接至上述電壓控制電極；以及一第二寫入電晶體，連接至上述第二寫入電極。
- 如請求項1之磁性隨機存取記憶體結構，其中上述電壓控制電極為一第一電壓控制電極，且上述磁性隨機存取記憶體結構更包括：一第三磁穿隧接面堆疊，包括設置於上述第二寫入電極上的一第三自由層、設置於上述第三自由層上的一第三穿隧阻障層、以及設置於上述第三穿隧阻障層上的一第三固定層；以及一第二電壓控制電極，設置於上述第三磁穿隧接面堆疊上。
- 如請求項8之磁性隨機存取記憶體結構，其中上述第二磁穿隧接面堆疊的中心與上述第三磁穿隧接面堆疊的中心在一第一方向上間隔一距離，使得在一俯視圖中，上述第二磁穿隧接面堆疊的一第二投影與上述第三磁穿隧接面堆疊的一第三投影並未重疊。
- 一種磁性隨機存取記憶體結構，包括： 一第一電壓控制電極；一第一磁穿隧接面堆疊，包括設置於上述第一電壓控制電極上的一第一固定層、設置於上述第一固定層上的一第一穿隧阻障層、以及設置於上述第一穿隧阻障層上的一第一自由層；一寫入電極，設置於上述第一磁穿隧接面堆疊上；一第二磁穿隧接面堆疊，包括設置於上述寫入電極上的一第二自由層、設置於上述第二自由層上的一第二穿隧阻障層、以及設置於上述第二穿隧阻障層上的一第二固定層；以及一第二電壓控制電極，設置於上述第二磁穿隧接面堆疊上，其中上述第一磁穿隧接面堆疊在一俯視圖中具有包含一第一長軸的一第一投影，而上述第二磁穿隧接面堆疊在上述俯視圖中具有包含一第二長軸的一第二投影，並且上述第一長軸與上述第二長軸之間具有一夾角。
- 如請求項10之磁性隨機存取記憶體結構，其中上述第一磁穿隧接面堆疊的中心與上述第二磁穿隧接面堆疊的中心在一第一方向上間隔一距離，使得在一俯視圖中，上述第一磁穿隧接面堆疊的一第一投影與上述第二磁穿隧接面堆疊的一第二投影並未重疊。
- 如請求項10之磁性隨機存取記憶體結構，其中上述夾角介於5度與50度之間或是負5度與負50度之間。
- 如請求項10之磁性隨機存取記憶體結構，其中上述第一投影及上述第二投影呈橢圓形。
- 如請求項10之磁性隨機存取記憶體結構，其中上述第一投影及上述第二投影呈圓角矩形。
- 如請求項10之磁性隨機存取記憶體結構，其中上述寫入電極沿著一第一方向延伸，而上述第一電壓控制電極與上述第二電壓控制電極沿著一第二方向延伸，其中上述第一方向實質上垂直於上述第二方向。
- 如請求項10之磁性隨機存取記憶體結構，更包括：一第一讀取電晶體，連接至上述第一電壓控制電極；一寫入電晶體，連接至上述寫入電極；以及一第二讀取電晶體，連接至上述第二電壓控制電極。
- 如請求項10之磁性隨機存取記憶體結構，其中上述寫入電極為一第一寫入電極，且上述磁性隨機存取記憶體結構更包括：一第三磁穿隧接面堆疊，包括設置於上述第二電壓控制電極上的一第三固定層、設置於上述第三固定層上的一第三穿隧阻障層、以及設置於上述第三穿隧阻障層上的一第三自由層；以及一第二寫入電極，設置於上述第三磁穿隧接面堆疊上。
- 如請求項17之磁性隨機存取記憶體結構，其中上述第三磁穿隧接面堆疊在一俯視圖中具有包含一第三長軸的一第三投影，而上述第二磁穿隧接面堆疊在上述俯視圖中具有包含一第二長軸的一第二投影，其中上述第二長軸與上述第三長軸之間具有一夾角。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/146,255 US20240177756A1 (en) | 2022-11-30 | 2022-12-23 | Magnetic random access memory structure |
Publications (1)
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|---|---|
| TWI838989B true TWI838989B (zh) | 2024-04-11 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020172891A1 (zh) | 2019-02-28 | 2020-09-03 | 华为技术有限公司 | 存储器和存取方法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020172891A1 (zh) | 2019-02-28 | 2020-09-03 | 华为技术有限公司 | 存储器和存取方法 |
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