WO2020172891A1 - 存储器和存取方法 - Google Patents

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Abstract

本申请提供了一种磁电阻随机存取存储器，能够节约芯片面积。该磁电阻随机存取存储器包括：多个堆叠的叠加层，每个叠加层包括呈二维排布的多个磁记忆体单元；多个选择金属层，每个叠加层设置于两个选择金属层之间且与所述两个选择金属层相邻，每个选择金属层与相邻的叠加层中的磁记忆体单元相连，并用于对所述磁记忆体单元进行读写操作。

Description

存储器和存取方法 技术领域
本申请涉及存储领域，尤其涉及存储器和存取方法。
背景技术
磁电阻随机存取存储器(magneto-resistive random access memory,MRAM)是当前业界研究的热点。它是一种非易失性存储器(non-volatile memory)，利用磁化方向的不同导致的磁电阻不同来记录逻辑状态“0”和“1”。若外部磁场不变，则磁化的方向不会变。因此磁电阻随机存取存储器在保持数据时，不需要一直进行刷新操作，具有功耗低的优点。
磁电阻随机存取存储器可以替代动态随机存取存储器(dynamic random access memory,DRAM)作为高性能运算的存储器，例如作为第三层或第四层高速缓存。但随着技术发展，应用领域对高性能通用存储器的要求越来越高，例如，期望存储器能够具有更多的读写次数、更低的功耗和成本，更小的体积以及更大的密度，因此业界一直在研究优化磁电阻随机存取存储器性能的方法。
发明内容
本申请提供一种存储器和存取方法，能够节约芯片面积。
第一方面，提供了一种存储器，包括：记忆体层，所述记忆体层内设置有多个磁记忆体单元；与所述记忆体层相邻的两个金属层，所述两个金属层分列所述记忆体层的两侧，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述记忆体层的磁记忆体单元的两极耦合。
在本申请实施例中，提供了一种存储器的结构，该结构中的记忆体层的两侧设置有金属层，与记忆体层中的磁记忆体单元的两级耦合，该结构可以使得存储器达到更大的存储密度，节约芯片面积，并降低芯片成本。
结合第一方面，在一种可能的实现方式中，在所述记忆体层中的磁记忆体单元的朝向相同。
结合第一方面，在一种可能的实现方式中，所述记忆体层中的磁记忆体单元排列成二维矩阵。
结合第一方面，在一种可能的实现方式中，所述两个金属层中的每个金属层中包括多条并行设置的金属线，所述两个金属层包括第一金属层和第二金属层，其中，所述第一金属层中的多条金属线与所述二维矩阵的多个行一一对应，所述第一金属层中的金属线与对应的行中的磁记忆体单元的第一极相耦合；所述第二金属层中的多条金属线与所述二维矩阵的多个列一一对应，所述第二金属层中的金属线与对应的列中的磁记忆体单元的第二极相耦合。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元设置于所述第一金属层的金属线与所述第二金属层的金属线的交叉点处。
在本申请实施例中，磁记忆体单元可以位于所述第一金属层的金属线与所述第二金属层的金属线的交叉点处的位置，从而能够提高存储密度，节约芯片面积。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元包括多个记忆体层和多个金属层，所述多个记忆体层中的每个记忆体层包括多个记忆体单元；所述每个记忆体层设置于两个金属层之间且与所述两个金属层相邻，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述每个记忆体层的磁记忆体单元的两极耦合。
在本申请实施例中，存储器结构可以形成多个记忆体层和多个金属层叠加的三维结构，从而该存储器可以达到更大的存储密度，节约芯片面积，并降低芯片成本。
结合第一方面，在一种可能的实现方式中，两个相邻的记忆体层中的磁记忆体单元的朝向呈镜像分布。
在本申请实施例中，相邻记忆体层中的磁记忆体单元的朝向呈镜向分布，从而相邻记忆体层中的记忆体单元的同一极相对分布，相邻记忆体层之间的金属层中的金属线与相邻记忆体层中的记忆体单元的同一级耦合，从而可以避免在读写操作时对相邻记忆体层中的磁记忆体单元产生扰动的问题。
结合第一方面，在一种可能的实现方式中，两个相邻的记忆体层中的磁记忆体单元的朝向相同。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元为电压控制写操作的磁记忆体单元。
在本申请实施例中，采用电压控制写操作的方式下，单个记忆体层中的磁记忆体单元的面积相比其他类型的磁记忆体单元的面积较小，并且电压控制写操作的磁记忆体单元采用三维叠加的方案。因此，本申请实施例的三维叠加的磁电阻随机存取存储器可以达到更大的存储密度，节约芯片面积，并降低芯片成本。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，在第一磁记忆体单元的第一极施加第一负电压，且在所述第一磁记忆体单元的第二极施加第一正电压的情况下，所述第一磁记忆体单元执行写操作，其中所述第一正电压和所述第一负电压之间的压差为所述磁记忆体单元的写操作电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元。
结合第一方面，在一种可能的实现方式中，所述第一正电压＝+V W/2，所述第一负电压＝-V W/2，其中V W表示所述磁记忆体单元的写操作电压。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，在第一磁记忆体单元的第一极施加第二正电压，且在所述第一磁记忆体单元的第二极施加第二负电压的情况下，所述第一磁记忆体单元执行读操作，其中所述第二正电压和所述第二负电压之间的压差为所述磁记忆体单元的读操作电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元。
结合第一方面，在一种可能的实现方式中，所述第二正电压＝+V R/2，所述第二负电压 ＝-V R/2，其中V R表示所述磁记忆体单元的读操作电压。
结合第一方面，在一种可能的实现方式中，所述磁记忆体单元包括：自由铁磁层；固定铁磁层；磁隧道势垒，位于所述固定铁磁层以及所述自由铁磁层之间，包括第一势垒层、导电层和第二势垒层。
在本申请实施例中，提出了一种新的磁记忆体单元的结构，在该结构中，采用双隧道势垒的量子阱结构来取代传统的单一势垒的磁隧道势垒结构，其利用了双隧道势垒的量子阱的负微分电阻特征，可以将写操作的电压设置为大于读操作的电压，从而满足优化写操作性能的要求，并且由于读操作电压对应的电流较大，相应的电阻值较小，因此减小了RC延迟对读操作的速度的影响。
结合第一方面，在一种可能的实现方式中，所述第一势垒层和所述第二势垒层包括电介质，所述导电层包括导电材料。
结合第一方面，在一种可能的实现方式中，所述第一势垒层和所述第二势垒层包括结晶金属氧化物。
结合第一方面，在一种可能的实现方式中，所述第一势垒层和所述第二势垒层所使用的材料包括氧化镁MgO，所述导电层所使用的材料包括钴铁硼CoFeB。
结合第一方面，在一种可能的实现方式中，所述导电层包括以下材料中任意一种或任意组合：钴铁硼(CoFeB)，钴铁(CoFe)，铁(Fe)，钴(Co)，铂(Pt)和钽(Ta)。
结合第一方面，在一种可能的实现方式中，所述导电层包括以下材料中的任意一种或任意组合：硅(Si)、硅锗(SiGe)、锗(Ge)、II-VI族的化合物、III-V组的化合物。
结合第一方面，在一种可能的实现方式中，所述第一势垒层和所述第二势垒层的材料包括以下材料中的任意一种或任意组合：氧化镁(MgO)、氧化铝(AlO)、氮化铝(AlN)、氮化硼(BN)和氧化硅(SiO 2)。
结合第一方面，在一种可能的实现方式中，所述磁隧道势垒为对称的结构。
第二方面，提出来一种存取存储器的方法，所述存储器包括：记忆体层，所述记忆体层内设置有多个磁记忆体单元；与所述记忆体层相邻的两个金属层，所述两个金属层分列所述记忆体层的两侧，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述记忆体层的磁记忆体单元的两极耦合，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，该方法包括：在执行写操作的情况下，在与第一磁记忆体单元的第一极相连的金属线处施加第一负电压，且在所述第一磁记忆体单元的第二极相连的金属线处施加第一正电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元，其中所述第一正电压和所述第一负电压之间的压差为所述磁记忆体单元的写操作电压；或，在执行读操作的情况下，在与第一磁记忆体单元的第一极相连的金属线处施加第二正电压，且在所述第一磁记忆体单元的第二极相连的金属线处施加第二负电压，其中所述第二正电压和所述第二负电压之间的压差为所述磁记忆体单元的读操作电压。
在本申请实施例中，提供了一种对采用记忆体层与相邻金属层叠加结构的磁电阻随机存取存储器的存取方法，该方法能够实现针对该结构的磁电阻随机存取存储器的读写操作。
结合第二方面，在一种可能的实现方式中，所述第一正电压＝+V W/2，所述第一负电 压＝-V W/2，其中V W表示所述磁记忆体单元的写操作电压。
结合第二方面，在一种可能的实现方式中，所述第二正电压＝+V R/2，所述第二负电压＝-V R/2，其中V R表示所述磁记忆体单元的读操作电压。
第三方面，提供了一种集成电路，包括第一方面或第一方面中的任意一种可能的实现方式中的存储器。
附图说明
图1是本申请实施例的电压控制写操作的磁电阻随机存取存储单元的结构示意图。
图2是本申请又一实施例的磁电阻随机存取存储单元的结构示意图。
图3是本申请实施例的双隧道势垒的量子阱的能级分布示意图。
图4是本申请实施例的双隧道势垒的量子阱的电压-电流特性图。
图5是本申请又一实施例的双隧道势垒的量子阱的电压-电流特性图。
图6是本申请实施例的磁电阻随机存取存储单元的写操作的示意图。
图7是本申请实施例的磁电阻随机存取存储单元的读操作示意图。
图8是本申请实施例的三维叠加的磁电阻随机存取存储器架构的示意图。
图9是本申请又一实施例的三维叠加的磁电阻随机存取存储器架构的示意图。
图10是本申请又一实施例的磁电阻随机存取存储器的写操作的示意图。
图11是本申请实施例的写操作过程中磁记忆单元的电位分布图。
图12是本申请又一实施例的磁电阻随机存取存储器的读操作的示意图。
图13是本申请实施例的读操作过程中磁记忆单元的电位分布图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
首先介绍本申请实施例的电压控制写操作的磁电阻随机存取存储器。可选地，电压控制写操作的MRAM也可以称为电压控制磁各向异性磁电阻随机存取存储器(voltage-controlled magnetic anisotropy MRAM,VCMA-MRAM)。可选地，在本申请实施例中，磁电阻随机存取存储单元也可以称为磁记忆体单元。
图1是本申请实施例的电压控制写操作的磁电阻随机存取存储单元10的结构示意图。其中图1中的110部分示出了写操作的示意图，图1中的120部分示出了读操作的示意图。其中图1中的空心箭头用于表示固定铁磁层11或自由铁磁层12中的磁矩方向。磁电阻随机存取存储器的核心部分为磁电阻随机存取存储单元。如图1所示，磁电阻随机存取存储单元10可以包括由一个固定铁磁层11，一个磁隧道势垒13，以及一个自由铁磁层12组成的磁隧道结(magnetic tunnel junction)。所述磁隧道势垒13也可以称为磁隧道势垒层。所述固定铁磁层11的磁矩是固定的，所述自由铁磁层12的磁矩是可翻转的。其中，图1中的箭头表示固定铁磁层11或自由铁磁层12中的磁矩的方向。因此可以根据自由铁磁层12的磁矩方向不同导致的磁电阻大小不同，分别记录为逻辑状态“0”和“1”。例如，如图1所示，如果固定铁磁层11和自由铁磁层12的磁矩方向相同，磁隧道结的电阻值较小，可以记录为逻辑状态“0”；如果固定铁磁层11和自由铁磁层12的磁矩方向相反，则磁隧道结的电阻值较大，可以记录为逻辑状态“1”。在本发明实施例中，逻辑状态“0” 或“1”对应的磁隧道结的电阻值的小或者大，仅仅是举例，在实际操作中，可以根据需要在逻辑上设计逻辑状态和电阻值高低的对应关系，甚至可以利用反相器等器件从物理结果上改变逻辑状态和磁隧道结的电阻值高低的对应关系。
电压控制写操作的工作原理为：在上述磁隧道结的两边施加适当大小和方向的电压，使得在自由铁磁层11和磁隧道势垒13的界面上积累负的电荷，以改变自由铁磁层11界面的磁各向异性，从而使得自由铁磁层11的磁矩方向产生翻转，以完成写操作。需要说明的是，无论是写“0”操作还是写“1”操作，在上述磁隧道结的两边施加的电压方向均是相同的。每施加一次适当大小和方向的电压，上述自由铁磁层的磁矩产生一次翻转，磁电阻值的大小发生改变，则磁隧道结对应的逻辑状态发生一次转换。例如由逻辑状态“0”改变为逻辑状态“1”，或者由逻辑状态“1”改变为逻辑状态“0”。
继续参见图1中的110部分，作为一个示例，在所述磁电阻随机存取存储单元10处于逻辑状态“0”的情况下，自由铁磁层12的磁矩与固定铁磁层11的磁矩相同，磁隧道结的电阻较小。假设自由铁磁层12端接电源的负极，固定铁磁层11端接电源的正极，则在磁隧道结的两端施加一适当大小的电压，可以使得自由铁磁层12的磁矩翻转。磁矩翻转之后，自由铁磁层12的磁矩和固定铁磁层11的磁矩方向相反，磁隧道结的电阻较大，磁电阻随机存取存储单元的逻辑状态转换为“1”。
如图1中的120部分所示，读操作的原理为：在磁隧道结的自由铁磁层12上施加正电压，并根据产生的读电流I read大小确定当前磁隧道结的阻值大小，从而确定当前磁电阻随机存取存储单元10的逻辑状态。例如，若当前磁隧道结的阻值较小，则逻辑状态为“0”；若当前磁隧道结的阻值较大，则逻辑状态为“1”。由于读操作时在自由铁磁层12上施加的是正电压，自由铁磁层12界面的磁各向异性因而得到增强，从而增加了自由铁磁层12磁矩反向的稳定性，从而不会存在读扰动(read disturb)的问题。其中，读扰动是指在磁电阻随机存取存储器的自由铁磁层端施加负电压将减少自由铁磁层界面的磁各向异性，造成该自由铁磁层的磁矩有翻转的趋势。
可选地，上述固定铁磁层11和自由铁磁层12可以由铁磁金属构成。例如，所述固定铁磁层11和自由铁磁层12可以包括以下材料的任意一种或任意组合：钴铁硼(CoFeB)、钴铁(CoFe)、钴(Co)和铁(Fe)等铁磁材料。
可选地，上述磁隧道势垒13可以由电介质(dielectric)构成。本申请实施例对电介质的类型不做限定，例如，上述电介质例如可以是结晶态的氧化物，或者说结晶金属氧化物，也可以是非结晶态的氧化物，也可以是其它类型的电介质。例如，上述电介质可以包括以下材料的任意一种或任意组合：氧化镁(MgO)、氧化铝(AlO)、氮化铝(AlN)、氮化硼(BN)、氧化硅(SiO 2)等。
需要说明的是，为了在自由铁磁层界面积累足够的电荷，在进行写操作时磁隧道势垒不能通过较大的漏电流。在磁隧道势垒厚度确定的情况下，为了在自由铁磁层界面上产生足够的电荷，写操作电压的最大值的设置要满足不产生明显漏电流的条件。在不超过最大写操作电压的情况下，写操作电压越大，写操作的速度越快，写操作的错误率也越低。因此，我们希望尽可能地增加写操作电压。例如，理想情况下，写操作电压可以达到芯片的逻辑器件的供电电压V DD。而对于读操作来说，读操作的电压必须大于写操作的电压，以使得施加在磁隧道结的电压能够产生流过磁隧道结的电流。可以根据电流值的大小确定磁 隧道结是处于低阻值的“0”状态，还是高阻值的“1”状态。在理想状态下，我们希望读操作的电压不要超过芯片的供电电压V DD，否则还需要另外提供一个电源为读操作供电。因此当前面临的问题是：若要满足写操作优化，并将写操作电压设置为供电电压V DD，则由于读操作电压必须大于写操作电压，需要提供另外一个电源为读操作供电，这增加了电路设计的复杂度。若从简化电路设计的角度考虑，将读操作电压设置为供电电压V DD，将写操作电压设置为低于供电电压V DD，则写操作的性能可能将受到影响，不能得到更好的优化。
另外，相比于传统的电流控制写操作的磁电阻随机存取存储器，电压控制写操作的磁电阻随机存取存储器的磁隧道势垒的厚度更大。因此，对于相同尺寸的器件，电压控制的磁电阻随机存取存储器的磁隧道结的电阻值更大。在进行读操作时，因为RC延时，过大的磁隧道结电阻会而影响读操作的速度。例如，VCMA-MRAM的磁隧道势垒厚度一般为1.5纳米(nanometer,nm)左右，而自旋扭矩传递-MRAM(spin-torque-transfer-MRAM,STT-MRAM)的磁隧道势垒的厚度通常为1nm左右。对于相同尺寸的器件，VCMA-MRAM的磁隧道结电阻大约是STT-MRAM的磁隧道结电阻值的10倍。
为了解决上述问题，即电压控制写操作的磁电阻随机存取存储器的写操作和读操作的最佳电压设定值矛盾的问题，以及读操作速度较慢的问题。本申请实施例提出了一种新的磁电阻随机存取存储单元和存储器的结构，在该结构中，采用双隧道势垒的量子阱结构来取代传统的单一势垒的磁隧道势垒结构，以形成一个具有共振隧道效应的磁隧道结。
图2是本申请又一实施例的磁电阻随机存取存储单元20的结构示意图。其中，图2中的空心箭头表示固定铁磁层21或自由铁磁层22中的磁矩的方向。如图2所示，该磁电阻随机存取存储单元20包括：
固定铁磁层21；自由铁磁层22；以及磁隧道势垒23，所述磁隧道势垒23位于所述固定铁磁层21与所述自由铁磁层22之间，所述磁隧道势垒23包括由第一势垒层41、导电层43和第二势垒层42形成的双隧道势垒量子阱，所述导电层43设置于所述第一势垒层41和所述第二势垒层42之间。
可选地，上述固定铁磁层21、磁隧道势垒23和自由铁磁层22的界面之间是相互接触的。可选地，上述自由铁磁层22与磁隧道势垒23相接处的界面上可以做一些处理，以增加自由铁磁层22的磁各向异性，例如可以在自由铁磁层22与磁隧道势垒23相接处的界面上做金属掺杂。
上述双隧道势垒的量子阱可以称为双势垒量子阱或者共振隧穿势垒，或者在本申请实施例中也可以简称为量子阱，其可以理解为是具有共振隧道效应的势垒结构。共振隧道效应原理是在一个有限势垒高度的量子阱中的能级分布是不连续的。假设第一个量子阱能级是E 1，量子阱能级的大小和分布可以由量子阱的势垒高度V 0、势垒宽度D及量子阱的宽度L来调节。因此在量子阱中载流子(例如电子)的能量分布也因而是不连续的，其最低能量就是E 1。当量子阱的两端电压V bias较低时，电子的费米能级E F比E 1低，只有极少数被热激发的电子能量可以达到E 1。根据量子效应，只有那些能量等于E 1的极少数电子才能通过隧道效应穿过量子阱。也就是说当量子阱的两端电压V bias较低时，电子的费米能级E F比E 1低，穿过量子阱电流很小。当量子阱的两端电压V bias增大时，能量等于E 1的电子数量增加，通过隧道效应穿过量子阱的电子数量相应增加，穿过量子阱电流也就相应增大。 当量子阱的两端电压V bias继续增加，使得电子的费米能级E F和E 1相当时，能量等于E 1的电子数量达到最大值，穿过量子阱电流也就相应达到局部的最大值。这时的电压V bias(eV bias＝E 1)就是共振电压。继续增加量子阱的两端电压V bias会减少能量等于E 1的电子数量，因而穿过量子阱电流也就相应减小，并会达到一个最小值。而当量子阱的两端电压V bias大于量子阱高度V 0时，穿过量子阱电流就开始随着量子阱的两端电压V bias增大而增大，并会超过局部的最大值。
可选地，上述量子阱可以是金属量子阱，即所述导电层43可以是基于金属或磁性金属构成的。例如，所述导电层可以包括以下材料的任一种，或者以下材料的任意组合：钴铁硼(CoFeB)、钴铁(CoFe)、铁(Fe)、钴(Co)、铂(Pt)、钽(Ta)等金属材料和金属化合物。
或者所述量子阱也可以是半导体量子阱，即所述导电层43可以是基于磁性或非磁性的半导体构成的。例如，所述导电层可以包括以下材料中的任一项或任意组合：硅(Si)、硅锗(SiGe)、锗(Ge)、II-VI族的化合物、III-V组的化合物和其它化合物半导体材料。
可选地，上述第一势垒层41和第二势垒层42的材料可以包括电介质(dielectric)。本申请实施例对电介质的类型不做限定，例如，上述电介质例如可以是结晶态的氧化物，或者说结晶金属氧化物，也可以是非结晶态的氧化物，也可以是其它类型的电介质。例如，上述电介质可以包括以下材料中的任一种或者任意组合：结晶态的氧化镁(MgO)、氧化铝(AlO)、氮化铝(AlN)、氮化硼(BN)、氧化硅(SiO 2)等。
可选地，上述固定铁磁层21和自由铁磁层22中包含有铁磁金属。例如，所述固定铁磁层21和自由铁磁层22包含以下材料中的任一种或者任意组合：钴铁硼(CoFeB)、钴铁(CoFe)、钴(Co)和铁(Fe)等铁磁材料构成。
在一个示例中，构成上述第一势垒层41和第二势垒层42的材料可以包含氧化镁(MgO)。构成上述固定铁磁层21、自由铁磁层22和上述导电层43的材料可以包含以下材料中的任一种或者任意组合：钴铁硼(CoFeB)、钴铁(CoFe)，钴(Co)和铁(Fe)等铁磁材料。作为一个示例而非限定，上述由MgO构成的第一势垒层41和第二势垒层42的厚度可以为0.5～2nm，上述由CoFeB构成的导电层43的厚度可以为0.5～2nm。本领域技术人员能够理解，基于材料的不同或对磁隧道势垒的性能要求不同，上述第一势垒层41、第二势垒层42和导电层43的厚度也可以为其它取值范围，但要满足形成能级不连续的量子阱条件。
可选地，若上述量子阱为半导体量子阱，则构成所述第一势垒层41、导电层43和第二势垒层42的材料需要与半导体材料相容。例如，用硅(Si)做半导体量子阱的导电层43时，氧化硅(SiO 2)可以做为第一势垒层41和第二势垒层42的材料。
可选地，上述磁隧道势垒可以为对称的结构。例如，上述第一势垒层41和第二势垒层42的尺寸可以相同，构成第一势垒层41和第二势垒层42的材料也可以相同。可选地，上述磁隧道势垒也可以为非对称的结构。例如，上述第一势垒层41和第二势垒层42的尺寸可以不同，构成第一势垒层41和第二势垒层42的材料也可以不同。
图2的示例中，采用双隧道势垒的量子阱结构来取代传统的单一势垒的磁隧道势垒结构，其利用了双隧道势垒的量子阱的负微分电阻特征，可以将写操作的电压设置为大于读操作的电压，从而满足优化写操作性能的要求，并且由于读操作电压对应的电流较大，相 应的电阻值较小，因此减小了RC延迟对读操作的速度的影响。
具体地，图3示出了双隧道势垒的量子阱的能级分布示意图。如图3所示，该量子阱为有限势垒高度的量子阱，假设势垒高度为V 0，势垒宽度为D，量子阱的宽度为L。量子阱的能级的大小和分布可以由量子阱的势垒高度V 0、势垒宽度D，以及量子阱的宽度L来调节。量子阱中的能级分布是不连续的，因此量子阱中的载流子(例如，电子)的能量分布也是不连续的。作为示例，假设量子阱中的最低能级是E 1。
图4示出了双隧道势垒的量子阱的电压-电流特性图。其中，图4中的E F表示电子的费米能级，E C表示导带能级。E 1表示量子阱的最低能级。eV bias表示在量子阱两端所加的电压V bias下的能带弯曲，J表示流过双隧道势垒的量子阱的电流密度，V bias表示施加在双隧道势垒的量子阱两端的电压。
如图4中的410部分所示，在双隧道势垒的量子阱两端的电压V bias较低的情况下，费米能级E F低于能级E 1，流过量子阱的电流较小，电阻值较大。
如图4中的420部分所示，在双隧道势垒的量子阱两端的电压V bias增加的情况下，费米能级E F高于能级E 1，导带底能级E C低于能级E 1，在这种情况下流过量子阱的电流变大，电阻值变小。
如图4中的430部分所示，在双隧道势垒的量子阱两端的电压V bias继续增加的情况下，费米能级E F与导带底能级E C均高于能级E 1，V bias小于V 0，在这种情况下流过量子阱的电流变小，电阻值变大。因此，从图4中的430部分可以看出，量子阱的电压-电流特性呈现为负微分电阻。
另外，在双隧道势垒的量子阱两端的电压V bias继续增加的情况下，V bias将高于势垒的高度V 0，此时流过量子阱的电流又开始变大，电阻值变小。
因此，根据上述分析可以看出，双隧道势垒的量子阱的电压-电流特性是非线性的。例如，图4中的420部分中的电流较大，而电压V bias较小。而图4中的430部分中的电流较小，电压V bias较大。因此可以将图4中的420部分中的电压V bias设置为读操作的电压，将图4中的430部分中的电压V bias设置为写操作的电压。由于双隧道势垒的量子阱的电压-电流特性是非线性的，因此可以将写操作的电压设置为大于读操作的电压，从而满足优化写操作性能的要求，并且由于读操作电压对应的电流较大，相应的电阻值较小，因此减小了RC延迟对读操作的速度的影响。
图5示出了本申请又一实施例的双隧道势垒的量子阱的电压-电流特性图。其中，横坐标V表示施加在双隧道势垒的量子阱两端的电压，纵坐标表示流过量子阱的电流。如图5所示，在施加在量子阱两端的电压V使得所述量子阱被击穿之前，假设最大电流为I peak，其对应的电压为V peak。最小电流为I valley，其对应的电压为V valley。可选地，可以将V valley设置为写操作的最优电压，将V peak设置为读操作的最优电压。假设写操作电压由V W表示，读操作电压由V R表示。则上述关系可以表示为V W＝V valley；V R＝V peak。
可以理解地，上述取值仅仅是一种示例而非限制。例如，写操作电压可以在以V valley为中心的区间内选择其他合适的值，读操作电压可以在以V peak为中心的区间内选取其他合适的值。
图6是本申请实施例的磁电阻随机存取存储单元的写操作的示意图。其中，图6中的空心箭头表示固定铁磁层21或自由铁磁层22中的磁矩的方向。如图6所示，对于写“0” 操作，可以在自由铁磁层22至固定铁磁层21方向上施加负电压，即自由电磁层22接电源负极，固定铁磁层21接电源正极，所述负电压的大小例如可以是V valley，或者也可以根据图5中的描述选择其他合适的电压值。类似地，对于写“1”操作，也可以在自由铁磁层22至固定铁磁层21方向施加负电压，所述负电压的大小例如可以是V valley，或者也可以根据图5中的描述选择其他电压值。需要说明的是，无论是写“0”操作，还是写“1”操作，在磁隧道势垒上施加的电压方向是相同的，每执行一次写操作，自由铁磁层的磁矩可进行一次翻转，电阻值也相应地变大或变小，以使得存储单元的状态由“0”转换为“1”，或者由“1”转换为“0”。利用了双隧道势垒的量子阱的负微分电阻特征，可以将写操作电压设置为高于读操作电压，大的写操作电压能够提升写操作的速度，降低写操作的错误率，从而实现高速度和低能量的电压控制写操作。
图7是本申请实施例的磁电阻随机存取存储单元的读操作示意图。其中，图7中的空心箭头表示固定铁磁层21或自由铁磁层22中的磁矩的方向，图7中的虚线箭头表示流经磁电阻随机存取存储单元的读操作电流I read的方向。如图7所示，对于读操作，可以在自由铁磁层22至固定铁磁层21方向上施加正电压，即自由铁磁层22接电源正极，固定铁磁层21接电源负极，该正电压的大小例如可以是V peak，或者可以根据图5中的描述选择其他合适的电压值。该读操作电压选取可以使得磁隧道势垒的电阻值较低，从而减少RC延迟对读取速度带来的影响，从而提供了高速的、低RC延迟的读操作的随机存取功能。
根据上述分析，可见图2中的磁电阻随机存取存储器利用了双隧道势垒的量子阱的负微分电阻特征，构建了一种新型的共振隧道磁电阻随机存取存储器件，将电压控制写操作的高速度，低功耗的优点与高速的、低RC延迟的读操作相结合，提供了一种高性能和高存储密度的磁电阻随机存取存储器。
基于前文中描述的电压控制写操作的磁电阻随机存取存储单元，本申请实施例提出了一种三维叠加(3 dimensional stacking)的磁电阻随机存取存储器架构，能够提高存储密度，节约芯片面积以及降低芯片成本。下面结合附图和具体实施例详细介绍该存储器架构。
图8是本申请实施例的三维叠加的磁电阻随机存取存储器30的架构示意图。包括：
记忆体层31，所述记忆体层31内设置有多个磁记忆体单元35；
与所述记忆体层31相邻的两个金属层32，所述两个金属层32分列所述记忆体层31的两侧，所述两个金属层32中包括金属线33，所述两个金属层32中的金属线33分别与所述记忆体层31的磁记忆体单元35的两极耦合。
其中，上述磁记忆体单元35可以指电压控制写操作的磁电阻随机存取存储单元。例如，磁记忆体单元35可以是图1或图2中的磁电阻随机存取存储单元，也可以是其它类型的电压控制写操作的磁电阻随机存取存储单元，本申请实施例对此不做限定。
可选地，上述耦合可以指金属线33与磁记忆体单元35的两极采用电方式相连接。
如图8所示，磁记忆体单元35包括固定铁磁层51、自由铁磁层52和磁隧道势垒53。其中磁隧道势垒53的结构可以如图1或图2所示。所述磁记忆体单元35的两极可以指固定铁磁层51端和自由铁磁层52端。例如，磁记忆体单元35的两极分别为第一极和第二极。其中，磁记忆体单元35的第一极可以为自由铁磁层52端，磁记忆体单元35的第二极可以为固定铁磁层51端。或者磁记忆体单元35的第一极可以为固定铁磁层51端，磁记忆体单元35的第二极可以为自由铁磁层52端。
可选地，所述多个磁记忆体单元35可以呈二维阵列排布。可选地，所述多个记忆体层31和所述多个金属层32之间还可以设置有介质层。所述介质层用于隔离所述记忆体层31和金属层32，所述介质层的存在不影响所述记忆体层31和所述金属层32之间的电连接。
可选地，所述记忆体层31可以为一个或者多个。例如，如图8所示，所述存储器30可以包括多个记忆体层31和多个金属层32。每个记忆体层31设置于两个金属层32之间且与所述两个金属层32相邻，每个金属层32与相邻的记忆体层31中的磁记忆体单元35的一极相连，以用于传输对磁记忆体单元35进行读写操作的信号。
可以理解为，所述多个记忆体层31和所述多个金属层32呈间隔分布，每两个金属层32之间设置有一个记忆体层31。所述金属层32可以包括多条金属线33，每条金属线33与相邻的记忆体层31中的磁记忆体单元35相连。具体地，金属线33可以与磁记忆体单元35的固定铁磁层51或自由铁磁层52相连，以便于通过金属线33在磁记忆体单元35的两端施加写操作电压或者读操作电压。
可选地，上述磁记忆体单元35可以设置于相邻的金属层32中的金属线33的交叉点(cross point)处。例如，每个金属层32中设置的多条金属线33可以相互平行，相邻的金属层32中设置的金属线33可以相互垂直，磁记忆体单元35可以设置于相邻金属层32中的金属线33的交叉点处。
例如，如图8所示，每个记忆体层31中的磁记忆体单元35呈二维阵列分布。每个记忆体层31中的磁记忆体单元35包括多行多列。假设与每个记忆体层31相邻的金属层32分别为第一金属层32和第二金属层32。则第一金属层32中的多条金属线33可以与多行磁记忆体单元35对应，即每条金属线33与一行磁记忆体单元35相连。而第二金属层32中的多条金属线33可以与多列磁记忆体单元35对应，即每条金属线33与一列磁记忆体单元35相连。换句话说，每个磁记忆体单元35对应第一金属层32中的一条金属线33以及对应第二金属层32中的一条金属线33。其中，第一金属层32中的金属线可以与磁记忆体单元35的第一极耦合，第二金属层32中的金属线可以与磁记忆体单元35的第二极耦合。若需要对某一个磁记忆体单元35进行读写操作，则可以选择与该磁记忆体单元35对应的两条金属线33，并在这两条金属线33上施加对应的读操作电压或者写操作电压。
可以理解地，上述多个记忆体层31的记忆体层数可以从2层一直到受到工艺限制的层数。例如，128层或者其它更高的层数。
可选地，上述磁记忆体单元35可以是电压控制写操作的磁记忆体单元。换句话说，在电路中，所述磁记忆体单元执行写操作的供电源为电压源。其中电压源可以指能提供稳定不变的电压的电源。
在本申请实施例中，采用电压控制写操作的方式下，单个记忆体层31中的磁记忆体单元的面积相比其他类型的磁记忆体单元的面积较小，例如，单元面积可以达到理论极限最小值4F 2。相比之下，STT-MRAM的磁记忆体单元面积大于60F 2。其中F可以表示一半的线距(half of the pitch)，其中pitch指设计规则中两单元的中心线之间的最小间距。并且电压控制写操作的磁记忆体单元35可以采用三维叠加的方案。STT-MRAM采用电流控制写操作的方式，受到读写操作原理的限制，其它类型的记忆体单元例如STT-MRAM并不能采用简单的三维叠加的方案，而需要加一个复杂的用于限制电流的选择器 (selector)。因此，本申请实施例的三维叠加的磁电阻随机存取存储器可以达到更大的存储密度，节约芯片面积，并降低芯片成本。
可选地，所述记忆体层31中的多个磁记忆体单元35的朝向可以相同，也可以不同。本申请实施例对此不作限定。上述朝向可以指磁记忆体单元35中的固定铁磁层51至自由铁磁层52的方向，或者说自由铁磁层52至固定铁磁层51的方向。上述朝向可以是朝上或是朝下，或者也可以是其他角度，本申请实施例对此不作限定。
在一些示例中，每个记忆体层31中的磁记忆体单元35的朝向是一致的，或者说磁记忆体单元35的磁隧道结的朝向是一致的。例如，一个记忆体层32中的磁记忆体单元35中的自由铁磁层52的朝向是一致的。在一些示例中，不同记忆体层32中的磁记忆体单元35中的自由铁磁层52的朝向可以是一致的，也可以是相反的。
例如，如图8所示，在一个示例中，相邻的记忆体层31中的磁记忆体单元35呈镜像分布。即相邻的记忆体层31中的磁记忆体单元35中的固定铁磁层51是相对的，或者相邻的记忆体层31中的磁记忆体单元35中的自由铁磁层52是相对的。
又例如，在另一个示例中，图9示出了本申请又一实施例的三维叠加的磁电阻随机存取存储器架构的示意图。如图9所示，相邻的记忆体层31中的磁记忆体单元35的朝向可以是一致的，这也可以称为非镜像分布。或者说磁记忆体单元35的固定铁磁层51与相邻的记忆体层31中的磁记忆体单元35的自由铁磁层52相对。
下文继续描述本申请实施例的磁电阻随机存取存储器的写操作原理和读操作原理。
图10是本申请实施例的磁电阻随机存取存储器写操作示意图。其中图10中的相邻的记忆体层31中的磁记忆体单元35呈镜像分布。如图10所示，若选择对第一磁记忆体单元38执行写操作，则可以在与第一磁记忆体单元38的自由铁磁层52端相连的金属线33处施加第一负电压(例如，图10中的-1/2Vw)，且在所述第一磁记忆体单元38的固定铁磁层51端相连的金属线33处施加第一正电压(例如，图10中的+1/2Vw)，则所述第一磁记忆体单元38执行写操作，其中所述第一磁记忆体单元38为所述多个磁记忆体单元中35的任一磁记忆体单元。
其中，所述第一正电压和所述第一负电压之间的电压差为写操作电压V W。换句话说，通过与所述第一磁记忆体单元38相连的两条金属线，对所述第一磁记忆体单元38施加写操作电压V W。
另外，为了避免误写其它未被选择进行写操作的磁记忆体单元35，应设置与未被选择的磁记忆体单元35的两极相连的金属线33中的至少一条金属线接地或者悬空。其中，接地可以理解为金属线与地电位相连。悬空可以理解为开路，即金属线的一端不与任何电节点相连。
另外，对第一正电压和第一负电压的配置应使得其它磁记忆体单元35两侧感应的最大电压差不超过临界电压V C。所述临界电压V C可以指使磁记忆体单元35的自由铁磁层52的磁矩翻转的临界电压V C。换句话说，所述第一正电压的绝对值和所述第一负电压的绝对值不能超过所述临界电压V C。
需要说明的是，在设置与未被选择进行写操作的磁记忆体单元35相连的至少一条金属线悬空的情况下，由于未被选择的磁记忆体单元35不会与地形成回路，磁记忆体单元35两端不会存在电压差。因此，在这种情况下，上述第一正电压和第二正电压的设置无 需考虑上述临界电压V C。即第一正电压或第一负电压的绝对值可以超过上述临界电压V C。在一个示例中，在未被选择进行写操作的磁记忆体单元35相连的至少一条金属线33悬空的情况下，只要加载在磁记忆体单元35两端的电压差为写操作电压即可。例如，在自由铁磁层52端加载的电压可以是-V w，在固定铁磁层51端加载的电压可以是0。或者在自由铁磁层52端加载的电压可以是0，固定铁磁层51端加载的电压可以是+V w。。
继续参见图10，作为一个具体示例而非限定，所述第一正电压＝+V W/2，所述第一负电压＝-V W/2，其中V W表示磁记忆体单元35的写操作电压。因此该第一磁记忆体38的磁隧道结两边的电压为V W。而在不进行写操作的其它磁记忆体单元35相连的至少一条金属线33接地的情况下，其它的磁记忆体单元35的自由铁磁层52感应到的电压是-V W/2或者0。通常情况下，磁记忆体单元35的磁矩翻转的临界电压V C的绝对值大于V W/2，因此，未被选择进行写操作的磁记忆体单元35不会被误写。
图11是写操作过程中不同的磁记忆体单元35的电位分布示意图。图11的电位分布图与图10对应，假设图11中未被选择进行写操作的磁记忆体单元35相连的至少一条金属线接地。
具体地，图11中的1110部分示出了被选择进行写操作的第一磁记忆体单元38的电位分布图，其固定铁磁层51端的电压为+1/2V W，自由铁磁层52端的电压为-1/2V W，因此磁隧道结两端的电压降为-V W。第一磁记忆体单元38中的自由铁磁层52中的磁矩翻转，执行写操作。
图11中的1120部分示出了和第一磁记忆体单元38处于同一个记忆体层31、并连接在同一条施加+1/2V W金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为+1/2V W，自由铁磁层52端的电压为0，因此磁隧道结两端的电压降为-1/2V W，低于使磁矩翻转的临界电压V C，自由铁磁层52中的磁矩不会翻转。
图11中的1130部分示出了和被选择的第一磁记忆体单元38处于同一个记忆体层31、并连接在同一条施加-1/2V W金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为0，自由铁磁层52端的电压为-1/2V W，因此磁隧道结两端的电压降为-1/2V W，低于使磁矩翻转的临界电压V C，自由铁磁层52中的磁矩不会翻转。
图11中的1140部分示出了位于被选择的第一磁记忆体单元38的相邻的记忆体层31、并连接在同一条施加-1/2V W金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为0，自由铁磁层52端的电压为-1/2V W，因此磁隧道结两端的电压降为-1/2V W，低于使磁矩翻转的临界电压V C，自由铁磁层52中的磁矩不会翻转。
图11中的1150部分示出了位于被选择的第一磁记忆体单元38的相邻的记忆体层31、并连接在同一条施加+1/2V W金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为+1/2V W，自由铁磁层52端的电压为0，因此磁隧道结两端的电压降为-1/2V W，低于使磁矩翻转的临界电压V C，自由铁磁层52中的磁矩不会翻转。
图11中的1160部分示出了与未与所述第一磁记忆体单元38共享金属线的磁记忆体单元35的电位分布图，其固定铁磁层51端和自由铁磁层52端的电压均为0，因此磁隧道结两端的电压降为0，自由铁磁层52中的磁矩不会翻转。
根据图11的分析，可见本申请实施例中，通过对施加在金属线上的第一正电压和第一负电压的适当配置，磁电阻随机存取存储器在对选择的第一磁记忆体单元38进行写操 作时，并不会对其它磁记忆体单元35进行误写。
图12是本申请实施例的磁电阻随机存取存储器的读操作示意图。其中图12中的相邻的记忆体层31中的磁记忆体单元35呈镜像分布。如图12所示，若选择对第一磁记忆体单元38执行读操作，则可以在与第一磁记忆体单元38的自由铁磁层52端相连的金属线33处施加第二正电压，且在与所述第一磁记忆体单元38的固定铁磁层51端相连的金属线施加第二负电压，则所述第一磁记忆体单元执行读操作，所述第一磁记忆体单元38为所述多个磁记忆体单元35中的任一磁记忆体单元35。
其中，所述第二正电压和所述第二负电压之间的电压差为读操作电压V R。换句话说，通过与所述第一磁记忆体单元38相连的两条金属33，对所述第一磁记忆体单元38施加读操作电压V R，则第一磁记忆体单元38执行读操作。
另外，为了避免对未被选择进行读操作的其它磁记忆体单元35造成扰动，应设置与未被选择的磁记忆体单元35相连的至少一条金属线接地或者悬空。
此外，为了避免未被选择进行读操作的磁记忆体单元35的磁隧道结产生电流，造成功率浪费，对所述第二正电压和所述第二负电压的选择应使得未被选择的磁记忆体单元35的磁隧道结不产生明显的电流。换句话说，所述第二正电压的绝对值和所述第二负电压的绝对值不超过阈值电压V T。所述阈值电压V T可以指使磁记忆体单元35的磁隧道结产生明显电流的阈值电压。
需要说明的是，在设置与未被选择进行读操作的磁记忆体单元35相连的至少一条金属线悬空的情况下，由于未被选择的磁记忆体单元35不会与地形成回路，磁记忆体单元35两端不会存在电压差。因此，在这种情况下，上述第二正电压和第二正电压的设置无需考虑上述阈值电压V T。即第二正电压或第二负电压的绝对值可以超过上述阈值电压V T。例如，在一个示例中，在未被选择进行读操作的磁记忆体单元35相连的至少一条金属线悬空的情况下，只要加载在磁记忆体单元35两端的电压差为读操作电压即可。例如，在自由铁磁层52端加载的电压可以是V R，在固定铁磁层51端加载的电压可以是0。或者在自由铁磁层52端加载的电压可以是0，固定铁磁层51端加载的电压可以是-V R。
需要说明的是，对于相邻的记忆体层31中的磁记忆体单元35呈镜像分布的情形，在对第一磁记忆体单元38执行读操作时，其他未被选择的磁记忆体单元35的自由铁磁层52感应到的电压为正电压或者0。因为在自由铁磁层52端施加正电压能够增强自由铁磁层52界面的磁各向异性，因此其它磁记忆体单元35的自由铁磁层52中的磁矩稳定，不会发生反转。因此，不会因为读操作产生的扰动效应造成误写。
继续参见图12，作为一个具体示例而非限定，所述第二正电压＝+V R/2，所述第二负电压＝-V R/2，其中V R表示磁记忆体单元35的读操作电压。因此该第一磁记忆体38的磁隧道结两边的电压为V R。而在不进行读操作的其它磁记忆体单元35相连的至少一条金属线33接地的情况下，其它的磁记忆体单元35的自由铁磁层52感应到的电压是+V R/2或者0。通常情况下，磁记忆体单元35的阈值电压V T的绝对值大于V R/2，因此，未被选择进行读操作的磁记忆体单元35不会产生明显的大电流，从而造成功率浪费。
图13是读操作过程中不同的磁记忆体单元35的电位分布示意图。图13的电位分布图与图12对应，假设图13中未被选择进行读操作的磁记忆体单元35相连的至少一条金属线接地。
具体地，图13中的1310部分示出了被选择进行读操作的第一磁记忆体单元38的电位分布图。其固定铁磁层51端的电压为-1/2V R，自由铁磁层52端的电压为+1/2V R，因此磁隧道结两端的电压降为+V R。第一磁记忆体单元38执行读操作。
图13中的1320部分示出了和第一磁记忆体单元38处于同一个记忆体层31、并连接在同一条施加-1/2V R金属线33的磁记忆体单元35的电位分布图。其固定铁磁层51端的电压为-1/2V R，自由铁磁层52端的电压为0，因此磁隧道结两端的电压降为+1/2V R。
图13中的1330部分示出了和第一磁记忆体单元38处于同一个记忆体层31、并连接在同一条施加+1/2V R金属线33的磁记忆体单元35的电位分布图。其固定铁磁层51端的电压为0，自由铁磁层52端的电压为-1/2V R，因此磁隧道结两端的电压降为+1/2V R。
图13中的1340部分示出了位于被选择的第一磁记忆体单元38的相邻的记忆体层31、并连接在同一条施加+1/2V R金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为0，自由铁磁层52端的电压为+1/2V R，因此磁隧道结两端的电压降为+1/2V R。
图13中的1350部分示出了位于被选择的第一磁记忆体单元38的相邻的记忆体层31、并连接在同一条施加-1/2V R金属线33的磁记忆体单元35的电位分布图，其固定铁磁层51端的电压为-1/2V R，自由铁磁层52端的电压为0，因此磁隧道结两端的电压降为+1/2V R。
图13中的1360部分示出了与未与所述第一磁记忆体单元38共享金属线的磁记忆体单元35的电位分布图，其固定铁磁层51端和自由铁磁层52端的电压均为0，因此磁隧道结两端的电压降为0。
根据图13的分析，可见本申请实施例中，通过对施加在金属线33上的第二正电压和第二负电压的适当配置，磁电阻随机存取存储器在对选择的第一磁记忆体单元38进行读操作时，并不会对其它磁记忆体单元35造成干扰或误写。
图10-图13描述的是相邻记忆体层31中的磁记忆体单元35呈镜像对称时的读写操作原理。本领域技术人员能够理解，对于如图9所示的相邻记忆体层31中的磁记忆体单元35呈非镜像对称时的读写操作原理与之相同或相似。但是在非镜像对称的情况下，磁记忆体单元35的自由铁磁层52与相邻记忆体层31中的磁记忆体单元35的固定铁磁层51相对。因此在读操作的情况下，当在与某一个磁记忆体单元35的自由铁磁层52端相连的金属线33施加正电压时，相当于在相邻记忆体层的、共用金属线33的磁记忆体单元35的固定铁磁层51端施加相同的正电压，也就等效于该相邻的磁记忆体单元35的自由铁磁层52施加一个相同大小的负电压。如前文中所述，在磁电阻随机存取存储器的自由铁磁层端施加负电压将减少自由铁磁层界面的磁各向异性，造成该自由铁磁层的磁矩有翻转的趋势，即读扰动。因此在读操作时，需要考虑规避读扰动的问题。例如，在读取被选择的第一磁记忆体单元38的过程中，对加载在第一磁记忆体单元38两端的金属线33的电压，应使得相邻的磁记忆体单元35两端感应的电压小于造成磁矩翻转的临界电压V C。例如，若未被选择进行读操作的磁记忆体单元35连接的至少一条金属线33接地，则加载在第一磁记忆体单元38的任一端加载的电压的绝对值均应小于该临界电压V C。或者，若未被选择进行读操作的磁记忆体单元35连接的至少一条金属线33悬空，则由于该磁记忆体单元35不会与地形成回路，在确定对第一记忆体单元38两端加载的电压时无需考虑临界电压V C。
还需要说明的是，对于相邻的记忆体层31中的磁记忆体单元35呈非镜像对称的情况， 在进行写操作时，为了避免未被选择进行写操作的磁记忆体单元35的磁隧道结产生电流，造成功率浪费，在确定进行写操作的第一记忆体单元38两端加载的电压时应使得未被选择的磁记忆体单元35的磁隧道结不产生明显的电流。例如，在未被选择的磁记忆体单元35相连的至少一条金属线接地的情况下，所述第一记忆体单元38任一端加载的电压的绝对值不能超过阈值电压V T。所述阈值电压V T可以指使磁记忆体单元35的磁隧道结产生明显电流的阈值电压。或者，在未被选择的磁记忆体单元35相连的至少一条金属线悬空的情况下，则无需考虑阈值电压V T。
因此，未被选择进行写操作的磁记忆体单元35不会产生明显的大电流，从而造成功率浪费。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (22)

  1. 一种存储器，其特征在于，包括：
    记忆体层，所述记忆体层内设置有多个磁记忆体单元；
    与所述记忆体层相邻的两个金属层，所述两个金属层分列所述记忆体层的两侧，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述记忆体层的磁记忆体单元的两极耦合。
  2. 如权利要求1所述的存储器，其特征在于，在所述记忆体层中的磁记忆体单元的朝向相同。
  3. 如权利要求1或2所述的存储器，其特征在于，所述记忆体层中的磁记忆体单元排列成二维矩阵。
  4. 如权利要求3所述的存储器，其特征在于，所述两个金属层中的每个金属层中包括多条并行设置的金属线，所述两个金属层包括第一金属层和第二金属层，其中，
    所述第一金属层中的多条金属线与所述二维矩阵的多个行一一对应，所述第一金属层中的金属线与对应的行中的磁记忆体单元的第一极相耦合；
    所述第二金属层中的多条金属线与所述二维矩阵的多个列一一对应，所述第二金属层中的金属线与对应的列中的磁记忆体单元的第二极相耦合。
  5. 如权利要求4所述的存储器，其特征在于，所述磁记忆体单元设置于所述第一金属层的金属线与所述第二金属层的金属线的交叉点处。
  6. 如权利要求1至5中任一项所述的存储器，其特征在于，所述磁记忆体单元包括多个记忆体层和多个金属层，所述多个记忆体层中的每个记忆体层包括多个记忆体单元；
    所述每个记忆体层设置于两个金属层之间且与所述两个金属层相邻，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述每个记忆体层的磁记忆体单元的两极耦合。
  7. 如权利要求6所述的存储器，其特征在于，两个相邻的记忆体层中的磁记忆体单元的朝向呈镜像分布。
  8. 如权利要求6所述的存储器，其特征在于，两个相邻的记忆体层中的磁记忆体单元的朝向相同。
  9. 如权利要求1至8中任一项所述的存储器，其特征在于，所述磁记忆体单元为电压控制写操作的磁记忆体单元。
  10. 如权利要求1至9中任一项所述的存储器，其特征在于，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，在第一磁记忆体单元的第一极施加第一负电压，且在所述第一磁记忆体单元的第二极施加第一正电压的情况下，所述第一磁记忆体单元执行写操作，其中所述第一正电压和所述第一负电压之间的压差为所述磁记忆体单元的写操作电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元。
  11. 如权利要求10所述的存储器，其特征在于，所述第一正电压＝+V W/2，所述第一负电压＝-V W/2，其中V W表示所述磁记忆体单元的写操作电压。
  12. 如权利要求1至9中任一项所述的存储器，其特征在于，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，在第一磁记忆体单元的第一极施加第二正电压，且在所述第一磁记忆体单元的第二极施加第二负电压的情况下，所述第一磁记忆体单元执行读操作，其中所述第二正电压和所述第二负电压之间的压差为所述磁记忆体单元的读操作电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元。
  13. 如权利要求12所述的存储器，其特征在于，所述第二正电压＝+V R/2，所述第二负电压＝-V R/2，其中V R表示所述磁记忆体单元的读操作电压。
  14. 如权利要求1至13中任一项所述的存储器，其特征在于，所述磁记忆体单元包括：
    自由铁磁层；
    固定铁磁层；
    磁隧道势垒，位于所述固定铁磁层以及所述自由铁磁层之间，包括第一势垒层、导电层和第二势垒层。
  15. 如权利要求14所述的存储器，其特征在于，所述第一势垒层和所述第二势垒层的包括电介质，所述导电层包括导电材料。
  16. 如权利要求14或15所述的存储器，其特征在于，所述第一势垒层和所述第二势垒层包括结晶金属氧化物。
  17. 如权利要求14至16中任一项所述的存储器，其特征在于，所述第一势垒层和所述第二势垒层所使用的材料包括氧化镁MgO，所述导电层所使用的材料包括钴铁硼CoFeB。
  18. 如权利要求14至17中任一项所述的存储器，其特征在于，所述磁隧道势垒为对称的结构。
  19. 一种存取存储器的方法，其特征在于，所述存储器包括：记忆体层，所述记忆体层内设置有多个磁记忆体单元；与所述记忆体层相邻的两个金属层，所述两个金属层分列所述记忆体层的两侧，所述两个金属层中包括金属线，所述两个金属层中的金属线分别与所述记忆体层的磁记忆体单元的两极耦合，所述磁记忆体单元的第一极为自由铁磁层端，所述磁记忆体单元的第二极为固定铁磁层端，所述方法包括：
    在执行写操作的情况下，在与第一磁记忆体单元的第一极相连的金属线处施加第一负电压，且在所述第一磁记忆体单元的第二极相连的金属线处施加第一正电压，所述第一磁记忆体单元为所述多个磁记忆体单元中的任一磁记忆体单元，其中所述第一正电压和所述第一负电压之间的压差为所述磁记忆体单元的写操作电压；或，
    在执行读操作的情况下，在与第一磁记忆体单元的第一极相连的金属线处施加第二正电压，且在所述第一磁记忆体单元的第二极相连的金属线处施加第二负电压，其中所述第二正电压和所述第二负电压之间的压差为所述磁记忆体单元的读操作电压。
  20. 如权利要求19所述的方法，其特征在于，所述第一正电压＝+V W/2，所述第一负电压＝-V W/2，其中V W表示所述磁记忆体单元的写操作电压。
  21. 如权利要求19或20所述的方法，其特征在于，所述第二正电压＝+V R/2，所述第二负电压＝-V R/2，其中V R表示所述磁记忆体单元的读操作电压。
  22. 一种集成电路，其特征在于，包括如权利要求1至18中任一项所述的存储器。
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