KR20100132969A - 자기 메모리 소자의 기록 방법 - Google Patents

자기 메모리 소자의 기록 방법 Download PDF

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KR20100132969A
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마사노리 호소미
미노루 이까라시
데쯔야 야마모또
가즈따까 야마네
유끼 오이시
히로시 가노
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Abstract

정보를 자성체의 자화 방향으로서 유지하는 기억층과, 기억층에 대하여 절연층을 개재하여 형성된 자화 기준층을 갖고, 절연층을 통하여 기억층과 자화 기준층 사이에 흐르는 전류에 의해 기록이 행해지는 자기 메모리 소자의 기록 방법으로서, 반전 임계값보다 상당히 큰 기입 펄스를 인가한 경우에도, 반전 임계값보다 조금 큰 기입 펄스를 인가한 경우와 동일 정도의 에러율을 유지할 수 있는 기록 방법을 제공하는 것을 목적으로 한다. 1개의 정보를 기록할 때, 1개 이상의 주펄스와 1개 이상의 부펄스를 동일한 방향으로 인가하고, 주펄스를, 정보를 기록하기에 충분한 펄스 높이 및 펄스 폭을 갖는 펄스로 하고, 부펄스를, 주펄스에 비하여 펄스 폭이 짧은 펄스이거나, 또는 주펄스에 비하여 펄스 높이가 낮은 펄스인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하고, 주펄스 후에 1개 이상의 부펄스를 인가한다.

Description

자기 메모리 소자의 기록 방법{METHOD OF MAKING RECORD ON MAGNETIC MEMORY DEVICE}
본 발명은, 자화 방향의 변화가 가능하고, 정보를 자성체의 자화 방향으로서 유지하는 기억층과, 기억층에 대하여 절연층을 개재하여 형성되고, 자화 방향의 기준이 되는 자화 기준층을 갖고, 절연층을 통하여 기억층과 자화 기준층 사이에 흐르는 전류에 의해 정보의 기록이 행해지는 자기 메모리 소자의 기록 방법에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리(Random Access Memory; RAM)로서, 동작이 고속이고, 고밀도 기록이 가능한 DRAM(Dynamic RAM)이 널리 사용되고 있다. 그러나 DRAM은 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이기 때문에, 전원이 꺼져도 정보를 유지할 수 있으며, 기기의 저소비 전력화에 불가결한 불휘발성 메모리의 고속화 및 고밀도 대용량화가 강하게 요망되고 있다.
불휘발성 메모리로서는, 플래시 메모리 등이 실용화되고 있지만, 최근 고속, 대용량, 저소비 전력의 불휘발성 메모리로서, 자기 저항 효과를 이용한 자기 메모리가 주목받아, 개발이 진행되고 있다. 예를 들어, 터널 자기 저항(Tunnel Magnetoresistance; TMR) 효과를 사용하는 자기 메모리 소자, 즉 MTJ 소자로 이루어지고, 전류에 의해 유기되는 자장에 의해 기억층의 자화 방향을 반전시켜, 정보를 기록하는 자기 랜덤 액세스 메모리(Magnetic RAM : MRAM)가 실용화되고 있다(예를 들어, 프리 스케일·반도체·잉크사제의 MR2A16(상품명) 등).
도 9의 (a)는 MTJ 소자의 기본 구조와, 그 기억 정보의 판독 동작을 도시하는 설명도이다. 도 9의 (a)에 도시된 바와 같이, MTJ 소자(100)는 기억층(105)과 자화 기준층(103)의 2개의 강자성층 사이에, 비자성이 얇은 절연층인 터널 절연층(104)을 협지한 구조, 소위 자기 터널 접합(Magnetic Tunnel Junction : MTJ)을 갖는다. 기억층(105)은, 일축 자기 이방성을 갖는 강자성 도체로 이루어지고, 외부로부터의 작용으로 자화 방향을 변화시킬 수 있으며, 또한 자화 방향을 정보로서 유지할 수 있다. 예를 들어, 그 자화 방향이, 자화 기준층(103)의 자화 방향에 대하여 「평행」인지, 「반평행」인지, 각각 「0」 및 「1」의 정보로서 기억한다.
MTJ 소자(100)로부터의 정보의 판독에는, 상술한 2개의 자성층의 상대적인 자화 방향의 차이에 따라, 터널 절연층(104)을 통하여 기억층(105)과 자화 기준층(103) 사이에 흐르는 터널 전류에 대한 저항값이 변화하는 TMR 효과를 이용한다. 이 저항값은, 기억층(105)의 자화 방향과 자화 기준층(103)의 자화 방향이 평행일 때에 최소값을 취하고, 반평행일 때에 최대값을 취한다.
도 9의 (b)는 MTJ 소자(100)로 이루어지는 MRAM의 메모리 셀의 구조의 일례를 나타내는 부분 사시도이다. 이 MRAM에서는, 행 배선인 워드선과 열 배선인 비트선이 매트릭스 형상으로 배치되고, 그들의 각 교점의 위치에 MTJ 소자(100)가 배치되고, 1비트에 상당하는 메모리 셀이 형성되어 있다.
메모리 셀의 상부에는, 기입용 비트선(122)과 판독용 비트선(123)이 층간 절연막을 사이에 두고 설치되고, 판독용 비트선(123)에 접하여 그 아래에 MTJ 소자(100)가 배치되고, 또한 MTJ 소자(100)의 인출 전극층(106) 아래에 절연층을 사이에 두고 기입용 워드선(121)이 배치되어 있다.
한편, 메모리 셀의 하부에는, 예를 들어 실리콘 기판 등의 반도체 기판(111)에, 판독 동작 시에 이 메모리 셀을 선택하기 위한 선택용 트랜지스터(110)로서, MOS(Metal Oxide Semiconductor)형 전계 효과 트랜지스터가 형성되어 있다. 트랜지스터(110)의 게이트 전극(115)은, 셀 사이를 연결하여 띠 형상으로 형성되고, 판독용 워드선을 겸하고 있다. 또한, 소스 영역(114)은, 판독용 접속 플러그(107)를 통하여 MTJ 소자(100)의 인출 전극층(106)에 접속되어 있고, 드레인 영역(116)은, 판독용의 행 배선인 감지선(124)에 접속되어 있다.
이와 같이 구성된 MRAM에 있어서, 원하는 메모리 셀의 MTJ 소자(100)에의 정보의 기입(기록)은, 그 메모리 셀이 포함되는 행의 기입용 워드선(121)과, 열의 기입용 비트선(122) 각각에 기입 전류를 흘려, 2개의 기입용 배선의 교점의 위치에, 이들의 전류에 의한 자계의 합성 자계를 발생시킴으로써 행한다. 이 합성 자계에 의해, 원하는 메모리 셀의 MTJ 소자(100)의 기억층(105)이, 소정의 자화 방향, 즉 자화 기준층(103)의 자화 방향에 대하여 「평행」이거나 또는 「반평행」인 방향으로 자화되어, 정보의 기입(기록)이 행해진다.
또한, MTJ 소자(100)로부터의 정보의 판독에서는, 원하는 메모리 셀이 포함되는 행의 판독용 워드선인 게이트 전극(115)에 선택 신호를 인가하여, 그 행의 선택용 트랜지스터(110)를 모두 ON(도통) 상태로 한다. 이에 맞추어, 원하는 메모리 셀이 포함되는 열의 판독용 비트선(123)과 감지선(124) 사이에 판독 전압을 인가한다. 그 결과, 원하는 메모리 셀만이 선택되어, 그 MTJ 소자(100)의 기억층(105)의 자화 방향의 차이가, TMR 효과를 이용하여 MTJ 소자(100)를 흐르는 터널 전류의 크기의 차이로서 검지된다. 터널 전류는 감지선(124)으로부터 (도시 생략)주변 회로로 빼내어져 측정된다.
TMR형의 MRAM은, 나노 자성체 특유의 스핀 의존 전도 현상에 기초하는 자기 저항 효과를 이용하여, 정보의 판독을 행하는 불휘발성 메모리이며, 자화 방향의 반전에 의해 재기입을 행하기 때문에, 실질적으로 무한회의 재기입이 가능하고, 액세스 시간에 대해서도 고속인 것이 보고되어 있다(예를 들어, R.Scheuerlein et al., ISSCC Digest of Technical Papers, pp.128-129, Feb.2000 참조).
그러나 전류 자계에 의해 기입을 행하는 MRAM에 있어서는, 재기입을 위하여 큰 전류(예를 들어 수mA 정도)를 흘릴 필요가 있어, 소비 전력이 커진다. 또한, MTJ 소자가 미세화되면, 재기입에 필요한 전류가 증대되는 경향을 나타내는 반면, 기입용 배선은 가늘어지기 때문에, 재기입에 충분한 전류를 흘리는 것이 어려워진다. 또한, 고집적화가 진행되면, 인접하는 다른 메모리 셀에 잘못하여 기입해 버릴 확률이 높아진다. 또한, 기입용 배선과 판독용 배선을 각각 필요로 하기 때문에 구조적으로 복잡하다. 이들을 위하여, 전류 자계에 의해 기입을 행하는 MRAM은 고밀도 대용량화가 제한된다.
따라서, 서로 다른 원리에 기초하여 자기 메모리 소자의 기억층에 정보를 기입(기록)하는 소자로서, 기입에 스핀 주입에 의한 자화 반전을 사용하는 자기 메모리 소자가 주목받고 있다. 스핀 주입이란, 자화 방향이 고정된 강자성 도전층(자화 기준층)에 전류를 흘림으로써, 스핀의 방향이 한 쪽에 치우친 전자 집단으로 이루어지는 전류(스핀 편극 전류 : spin-polarized current)를 만들어 내어, 이 전류를 자화 방향이 변화 가능한 자성 도전층(기억층)에 주입하는 조작이다. 이와 같이 하면, 스핀 편극 전류가 기억층을 흐를 때 스핀 편극된 전자와 기억층을 구성하고 있는 자성체의 전자의 상호 작용에 의해, 기억층의 자화 방향을 자화 기준층의 자화 방향에 일치시키고자 하는 힘(토크)이 작용한다. 따라서, 어느 한 임계값 이상의 전류 밀도의 스핀 편극 전류를 흘림으로써, 기억층의 자화 방향을 반전시킬 수 있다(예를 들어, 후술하는 특허문헌 1 및 비특허문헌 1 참조).
도 10은 후술하는 특허문헌 2에 기재되어 있는, 스핀 주입에 의해 자화 방향이 반전되는 MTJ 소자(이하, 스핀 주입 MTJ 소자라고 칭한다)로 이루어지고, 스핀 주입에 의한 자화 반전을 이용하는 MRAM(이하, 스핀 토크 MRAM이라고 칭한다)의 구조의 일례를 나타내는 부분 사시도이다. 이 스핀 토크 MRAM에서는 행 배선인 워드선(215)과 열 배선인 비트선(218)이 매트릭스 형상으로 배치되고, 그들의 각 교점의 위치에 1개의 스핀 주입 MTJ 소자(220)가 배치되고, 1비트에 상당하는 메모리 셀이 형성되어 있다. 도 10은 메모리 셀 4개분을 도시하고 있다.
하부의 반도체 기판(211)에는, 후술하는 선택용 트랜지스터(210)가 각 메모리 셀에 형성되어 있고, 워드선(215)은 선택용 트랜지스터(210)의 게이트 전극을 겸하고 있다. 또한, 드레인 영역(216)은, 도면 중의 좌우의 선택용 트랜지스터에 공통으로 형성되어 있고, 이 드레인 영역(216)에는 행 배선(219)이 접속되어 있다.
도 11은 스핀 토크 MRAM의 메모리 셀의 구조를 도시하는 부분 단면도이다. 메모리 셀의 중앙부에는, 하층부터 순서대로 하지층(201), 반강자성층(202), 자화 고정층(203a), 중간층(203b), 자화 기준층(203c), 터널 절연층(204), 기억층(205), 및 보호층(206)의 각 층이 적층되어, 스핀 주입 MTJ 소자(220)가 형성되어 있다. 스핀 주입 MTJ 소자(220)의 층 구성은, 기본적으로는 통상의 MTJ 소자(100)와 동일하다.
자화 고정층(203a), 중간층(203b), 및 자화 기준층(203c)은, 반강자성층(20202) 위에 적층되어 있으며, 전체적으로 고정 자화층을 구성하고 있다. 강자성 도체로 이루어지는 자화 고정층(203a)의 자화 방향은 반강자성층(20202)에 의해 고정되어 있다. 동일하게 강자성 도체로 이루어지는 자화 기준층(203c)은, 비자성층인 중간층(203b)을 개재하여, 자화 고정층(203a)과 반강자성 결합을 형성하고 있다. 그 결과, 자화 기준층(203c)의 자화 방향은, 자화 고정층(203a)의 자화 방향의 반대 방향으로 고정되어 있다. 도 11에 도시한 예에서는, 자화 고정층(203a)의 자화 방향은 좌향으로 고정되고, 자화 기준층(203c)의 자화 방향은 우향으로 고정되어 있다.
고정 자화층을 상기한 적층 페리 구조로 하면, 고정 자화층의 외부 자계에 대한 감도를 저하시킬 수 있기 때문에, 외부 자계에 의한 고정 자화층의 자화 변동을 억제하여, MTJ 소자의 안정성을 향상시킬 수 있다. 또한, 자화 고정층(203a) 및 자화 기준층(203c)으로부터 누출되는 자속이 서로 부정되므로, 이들의 막 두께를 조정함으로써, 고정 자화층으로부터 누설되는 자속을 최소로 억제할 수 있다.
기억층(5)은, 일축 자기 이방성을 갖는 강자성 도체로 이루어지고, 외부로부터의 작용으로 자화 방향을 변화시킬 수 있으며, 또한 자화 방향을 정보로서 유지할 수 있다. 예를 들어, 그 자화 방향이, 자화 기준층(203c)의 자화 방향에 대하여 「평행」인지, 「반평행」인지를, 각각 「0」 및 「1」의 정보로서 기억한다. 자화 기준층(203c)과 기억층(205) 사이에는 비자성이 얇은 절연층인 터널 절연층(204)이 형성되어 있고, 자화 기준층(203c)과 터널 절연층(204)과 기억층(205)에 의해 자기 터널 접합(MTJ)이 형성되어 있다.
한편, 메모리 셀의 하부에는, 실리콘 기판 등의 반도체 기판(211)의 소자 분리된 웰 영역(211a)에, 이 메모리 셀을 선택하기 위한 선택용 트랜지스터(210)로서, 게이트 절연막(212), 소스 전극(213), 소스 영역(214), 게이트 전극(215), 드레인 영역(216), 및 드레인 전극(217)으로 이루어지는 MOS형 전계 효과 트랜지스터가 형성되어 있다.
상술한 바와 같이, 선택용 트랜지스터(210)의 게이트 전극(215)은, 셀 사이를 연결하여 띠 형상으로 형성되고, 제1 행 배선인 워드선을 겸하고 있다. 또한, 드레인 전극(217)은 제2 행 배선인 행 배선(219)에 접속되어 있고, 소스 전극(213)은, 접속 플러그(207)를 통하여 스핀 주입 MTJ 소자(220)의 하지층(201)에 접속되어 있다. 한편, 스핀 주입 MTJ 소자(220)의 보호층(206)은, 메모리 셀의 상부에 형성된 열 배선인 비트선(218)에 접속되어 있다.
원하는 메모리 셀의 스핀 주입 MTJ 소자(220)에 정보를 기록하기 위해서는, 원하는 메모리 셀이 포함되는 행의 워드선(215)에 선택 신호를 인가하여, 그 행의 선택용 트랜지스터(210)를 모두 ON(도통) 상태로 한다. 이것에 맞추어, 원하는 메모리 셀이 포함되는 열의 비트선(218)과 행 배선(219) 사이에 기입 전압을 인가한다. 그 결과, 원하는 메모리 셀이 선택되고, 그 스핀 주입 MTJ 소자(220)의 기억층(205)을 스핀 편극 전류가 관류하고, 기억층(205)이 소정의 자화 방향으로 자화되어, 정보의 기록이 행해진다.
이때, 스핀 주입 MTJ 소자(220)의 자화 기준층(203c)의 처음 자화 방향은, 기억층(205)의 자화 방향에 대하여 「반평행」인 상태에 있으며, 이것을 기입에 의해 기억층(205)의 자화 방향이 자화 기준층(203c)의 자화 방향에 대하여 「평행」인 상태로 반전시키는 경우에는, 도 11에 도시된 바와 같이, 임계값 이상의 전류 밀도의 기입 전류를 기억층(205)으로부터 자화 기준층(203c)으로 흘리도록 한다. 이에 의해, 실체로서는, 임계값 이상의 전자 밀도의 스핀 편극 전자류가 자화 기준층(203c)으로부터 기억층(205)으로 흘러, 자화 반전이 일어난다.
반대로, 기억층(205)의 자화 방향에 대하여 「평행」 상태에 있는 자화 기준층(203c)의 자화 방향을 「반평행」 상태로 반전시키는 경우에는, 임계값 이상의 전류 밀도의 기입 전류를, 상기한 역방향으로, 즉 자화 기준층(203c)으로부터 기억층(205)으로 흘리고, 실체로서는, 임계값 이상의 전자 밀도의 전자류가 기억층(205)으로부터 자화 기준층(203c)으로 흐르도록 한다.
또한, 스핀 주입 MTJ 소자(220)로부터의 정보의 판독은 MTJ 소자(100)와 마찬가지로, TMR 효과를 사용하여 행해진다. 스핀 주입 MTJ 소자(220)의 기입과 판독은, 모두 기억층(205) 내의 전자와, 이 층을 관류하는 스핀 편극 전류의 상호 작용을 이용하고 있으며, 판독은 스핀 편극 전류의 전류 밀도가 작은 영역에서 행해지고, 기입은 스핀 편극 전류의 전류 밀도가 임계값을 초과하여 큰 영역에서 행해진다.
스핀 주입에 의한 자화 반전의 가부는, 스핀 편극 전류의 전류 밀도에 의존하기 때문에, 스핀 주입 MTJ 소자(220)에서는, 기억층의 체적이 작아질수록 체적에 비례하여 보다 적은 전류에 의해 자화 반전이 가능하게 된다(비특허문헌 1 참조). 또한, 선택용 트랜지스터(210)에 의해 선택한 메모리 셀에 정보를 기입하므로, 전류 자장에 의한 기입과 달리, 인접하는 다른 셀에 잘못하여 기입되어 버릴 우려가 없다. 또한, 기입과 판독에서 대부분의 배선을 공용할 수 있으므로, 구조가 간소화된다. 또한, 자장 기입에 비하여 자성체의 형상의 영향이 작으므로, 제조 시의 수율을 높이기 쉽다. 이런 점들 때문에, 스핀 토크 MRAM은, 전류 자장에 의해 기입을 행하는 MRAM에 비하여, 미세화, 고밀도 대용량화에 적합하다.
그러나 선택용 트랜지스터(210)를 사용하여 기입(기록)을 행하는 점에서, 다른 문제점이 발생한다. 즉, 기입 시에 스핀 주입 MTJ 소자(220)에 흘릴 수 있는 전류는, 선택용 트랜지스터(210)에 흘릴 수 있는 전류(트랜지스터의 포화 전류)에 의해 제한된다. 일반적으로, 트랜지스터의 게이트 폭이나 게이트 길이가 작아짐에 따라, 트랜지스터의 포화 전류도 작아지므로, 스핀 주입 MTJ 소자(220)에의 기입 전류를 확보하기 위하여, 선택용 트랜지스터(210)의 소형화가 제한된다. 따라서, 선택용 트랜지스터(210)를 가능한 한 소형화하고, 스핀 토크 MRAM을 최대한으로 고밀도 대용량화하기 위해서는, 기입 전류의 임계값을 가능한 한 감소시키는 것이 불가결하다.
또한, 터널 절연층(204)이 절연 파괴되는 것을 방지하기 위해서도, 기입 전류의 임계값을 감소시킬 필요가 있다. 또한, MRAM의 소비 전력을 감소시키기 위해서도, 기입 전류 임계값을 가능한 한 감소시킬 필요가 있다.
그런데, 스핀 주입에 의한 자화 반전에 필요로 하는 전류의 임계값은, 현상론적으로, 기억층(205)의 스핀 제동 상수 α, 포화 자화량 Ms의 제곱, 및 체적 V에 비례하여, 스핀 주입 효율 η에 반비례하는 것이 나타내어져 있다. 따라서, 이들을 적절하게 선택함으로써 자화 반전에 필요로 하는 전류의 임계값을 내릴 수 있다.
그러나 한편, 스핀 주입 MTJ 소자(220)를 신뢰할 수 있는 메모리 소자이기 위해서는, 기억층(205)의 메모리 유지 특성(자화의 열안정성)이 확보되어, 자화 방향이 열 운동에 따라 변화되지 않는 것이 필요하다. 열안정성은 기억층(205)의 포화 자화량 Ms 및 체적 V에 비례한다.
기억층(205)의 포화 자화량 Ms 및 체적 V는, 자화 반전에 필요로 하는 전류의 임계값과 열안정성 양쪽에 관계하고 있으며, 이들의 인자를 작게 하여 자화 반전에 필요로 하는 전류의 임계값을 저하시키면, 열안정성도 또한 저하되어 버린다는 상반된 관계에 있다.
따라서, 자화 반전에 필요로 하는 전류의 임계값을 저하시키기 위해서는, 신중하게 열안정성의 확보와의 양립을 도모하면서, 주로 스핀 주입의 효율 η을 개선할 필요가 있다. 본 발명자는, 스핀 토크 MRAM이, 다른 메모리에 비하여 경쟁력이 있는 메모리가 될 수 있도록, 자화 반전에 필요로 하는 전류 밀도의 임계값의 저감과, 메모리 유지 특성(열안정성) 확보를 양립시킬 수 있는 MTJ 재료를 예의 개발해 왔다(일본 특허 공개 제2006-165265호 공보, 일본 특허 공개 제2007-103471호 공보, 일본 특허 공개 제2007-48790호 공보, 특허문헌 2, 및 일본 특허 출원 제2006-350113 등 참조). 그 결과, 그 실현에 접근하고 있다.
일본 특허 공개 제2003-17782호 공보(제6 및 7 페이지, 도 2) 일본 특허 공개 제2007-287923호 공보(제7 내지 15 페이지, 도 2)
F.J.Albert et al., Appl. Phys. Lett., Vol.77, (2002), p.3809
그러나 본 발명자가, 상술한 MTJ 재료를 사용하여, 기입 전류 밀도의 임계값이 작은 스핀 주입 MTJ 소자를 제작하여 조사한 바, 종래, 논문이나 학회 발표에도 보고되어 있지 않은 특이한 현상이 나타나는 것이 판명되었다. 즉, 이 스핀 주입 MTJ 소자에서는, 인가하는 기입 펄스를, 기입 에러율을 고려하여 반전 임계값보다 조금 크게 설정하면, (외부 삽입하여 얻은 추정값으로서) 10-25 이하의 기입 에러율을 확보할 수 있음에도 불구하고, 인가하는 기입 펄스를 반전 임계값보다 상당히 크게 설정하면, 기입 펄스가 커질수록, 오히려 기입 에러율이 증가하는 경향이 있는 것이 확인되었다(도 12 참조). 여기에서는, 반전 임계값보다 큰 기록 전압에 의해 일어나는 에러를, "고(高)기록 전압 에러"라고 칭한다.
수백 Mbit의 용량을 갖는 스핀 토크 MRAM 메모리 칩에의 실제의 기입에서는, 스핀 주입 MTJ 소자의 반전 임계값의 편차나, 트랜지스터 및 배선에 기인하는 반전 임계값의 편차 등을 고려하여 반전 임계값의 평균값보다 상당히 큰 기입 펄스를 인가하도록 설정한다. 따라서, 상기한 현상이 나타나면, 스핀 토크 MRAM 메모리 칩에의 실제의 기입에 있어서, 10-25 이하의 기입 에러율을 확보할 수 없게 된다.
또한, MRAM이나 스핀 토크 RAM은 기억층을 구성하는 자성체의 자화 방향으로서 정보를 유지하고 있기 때문에, 강한 외부 자장에 노출되면 기억층의 자화 방향이 변화되어 버려, 정보가 소실된다. 특히, 기입(기록) 과정 도중에는, 외부 자장에 대한 내성이 현저하게 저하되기 때문에, 자기 메모리 소자에 작용하는 외부 자장을 감소시키기 위한 자기 실드가 필수적이어서, 전술한 시판되는 MRAM(MR2A16)에도 장비되어 있다. 그러나 자기 실드에 의해 자장 차폐 효과를 얻기 위해서는, 어느 정도의 두께와 체적이 필요하여, 메모리 IC의 체적이나 중량의 증가, 혹은 가격의 상승을 피할 수 없다.
특히, 스핀 토크 RAM에 있어서는, 외부 자장이 기록 전류나 반전 시간에 영향을 미치는 것이, 예를 들어 문헌(K.Ito et al., J.Phys.D., Vol.40, 2007년, p.1261)에 기재되어 있으며, 또한 통전에 의한 스핀 주입 MTJ 소자의 발열에 의해 외부 자장에 대한 내성이 더욱 저하될 가능성이, 문헌(G.D.Fuchs et al., Apl.Phys.Let., Vol.86, 2005년, p.152509)에 기재되어 있으며, 외부 자장에 대한 내성을 더 높여 둘 필요가 있다.
본 발명은, 이러한 상황을 감안하여 이루어진 것이며, 그 목적은, 자화 방향의 변화가 가능하고, 정보를 자성체의 자화 방향으로서 유지하는 기억층과, 기억층에 대하여 절연층을 개재하여 형성되고, 자화 방향의 기준이 되는 자화 기준층을 갖고, 절연층을 통하여 기억층과 자화 기준층 사이에 흐르는 전류에 의해 정보의 기록이 행해지는 자기 메모리 소자의 기록 방법으로서, 반전 임계값보다 조금 큰 기입 펄스를 인가한 경우에 얻어지는 기입 에러율을, 반전 임계값보다 상당히 큰 기입 펄스를 인가한 경우에도 유지할 수 있고, 또 외부 자장에 대한 내성이 향상된 자기 메모리 소자의 기록 방법을 제공하는 것에 있다.
본 발명자는, 예의 연구를 거듭한 결과, 기입 펄스의 인가 방법을 고안함으로써 상기한 과제를 해결할 수 있는 것을 발견하고, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은, 강자성 도체로 이루어지고, 자화 방향의 변화가 가능하고, 정보를 자성체의 자화 방향으로서 유지하는 기억층과, 상기 기억층에 대하여 절연층을 개재하여 형성되고, 강자성 도체로 이루어지고, 자화 방향이 고정되고, 자화 방향의 기준이 되는 기준 자화층을 적어도 갖고, 상기 절연층을 통하여 상기 기억층과 상기 기준 자화층 사이에 흐르는 전류에 의해 정보의 기록이 행해지는 자기 메모리 소자에 대한 기록 방법에 있어서, 1개의 정보를 기록할 때, 1개 이상의 주펄스와 1개 이상의 부펄스를 동일한 방향으로 인가하고, 상기한 1개 이상의 주펄스 후에, 1개 이상의 부펄스를 인가하고, 상기한 주펄스 후에 인가하는 부펄스를, 상기 주펄스에 비하여 펄스 폭이 짧은 펄스이거나, 또는 상기 주펄스에 비하여 펄스 높이가 낮은 펄스인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하는 것을 특징으로 하는, 자기 메모리 소자의 기록 방법에 관한 것이다.
또한, 상기 펄스는, 전압 제어이어도 좋고, 전류 제어이어도 좋고, 전력 제어이어도 좋다.
본 발명의 자기 메모리 소자의 기록 방법에 의하면, 후술하는 실시 형태 및 실시예에 기재한 바와 같이, 1개의 정보를 기록할 때, 상기한 1개 이상의 주펄스 후에, 상기한 1개 이상의 부펄스를 인가하고, 상기한 주펄스 후에 인가하는 부펄스를, 상기 주펄스에 비하여 펄스 폭이 짧은 펄스이거나, 또는 상기 주펄스에 비하여 펄스 높이가 낮은 펄스인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 함으로써, 반전 임계값보다 상당히 큰 기입 펄스를 인가한 경우에도 반전 임계값보다 조금 큰 기입 펄스에 의해 얻어지면 마찬가지의 기입 에러율을 유지할 수 있었다.
상술한 고기록 전압 에러가 발현하는 기구나, 본 발명에 의해 기입 에러율을 작게 억제할 수 있는 구조가 완전히 밝혀졌다고는 할 수 없다. 그러나 반전 임계값보다 조금 큰 기입 펄스를 인가한 경우에는 문제가 발생하지 않고, 반전 임계값보다 상당히 큰 기입 펄스를 인가한 경우에 문제가 발생하고, 게다가, 기입 펄스가 클수록 기입 에러율이 증가하는 점을 생각하면, 반전 임계값에 비하여 과잉 기입 전력의 주입이 문제를 야기하고 있다고 추측할 수 있다.
종래의 단일 펄스에 의한 기입에서는, 과잉 기입 전력의 주입에 의해 발생한 기입 에러가 수정되지 않고, 그대로 결과가 되기 때문에 기입 에러율이 높다. 또한, 기입 시의 외부 자장에 대한 내성이 낮다. 이에 대해, 본 발명에서는, 상기한 1개 이상의 주펄스 후에, 1개 이상의 부펄스를 인가하므로, 상기 주펄스에 의해 발생한 기입 에러를, 이 부펄스에 의한 기입에 의해 수정할 수 있을 가능성이 높다. 게다가, 상기한 주펄스 후에 인가하는 부펄스를, 상기 주펄스에 비하여 펄스 폭이 짧은 펄스이거나, 또는 상기 주펄스에 비하여 펄스 높이가 낮은 펄스인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하므로, 상기 부펄스에 의한 기입에서는 과잉 에너지가 축적되기 어려워, 상기한 고기록 전압 에러가 나타나기 어렵다. 이상의 효과에 의해, 본 발명의 자기 메모리 소자의 기록 방법에서는 기입 에러율이 감소되고, 또한, 기입 시의 외부 자장에 대한 내성이 향상된다.
도 1은 본 발명의 실시 형태 1에 기초하는 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다.
도 2는 상기 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다.
도 3은 상기 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다.
도 4는 본 발명의 실시 형태 2에 기초하는 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다.
도 5는 상기 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다.
도 6은 본 발명의 실시예 1의 자기 메모리 소자의 기록 방법에 있어서의, 기입 에러율과 펄스 간격의 관계를 나타내는 그래프이다.
도 7은 본 발명의 실시예 2의 자기 메모리 소자의 기록 방법에 있어서의, 기입 에러율과 부펄스의 높이의 관계를 나타내는 그래프이다.
도 8은 본 발명의 실시예 3에 의한, 자기 메모리 소자의 기록 방법의 외부 자장에 대한 내성을 나타내는 그래프이다.
도 9는 MTJ 소자의 기본 구조와, 그 기억 정보의 판독 동작을 도시하는 설명도 (a), 및 MTJ 소자로 이루어지는 MRAM의 메모리 셀의 구조의 일례를 나타내는 부분 사시도 (b)이다.
도 10은 특허문헌 2에 기재되어 있는, 스핀 토크 MRAM의 구조를 나타내는 부분 사시도이다.
도 11은 상기 스핀 주입 MTJ 소자로 이루어지는 스핀 토크 MRAM의 메모리 셀의 구조를 도시하는 부분 단면도이다.
도 12는 기입 펄스 전압과 기입 에러율의 관계를 나타내는 그래프이다.
도 13은 1개의 직사각형의 펄스로부터 상기한 실시 형태의 주펄스와 부펄스로 이루어지는 기입 펄스를 생성하는 기입 펄스 발생 회로의 구성을 도시하는 도면이다.
도 14는 기입 펄스를 파형 메모리와 D/A 변환 회로를 사용하여 생성하는 기입 펄스 발생 회로의 구성을 도시하는 도면이다.
도 15는 본 발명의 실시 형태에 관한 스핀 토크 MRAM의 메모리 셀의 구조를 나타내는 부분 사시도이다.
도 16은 본 발명의 실시 형태에 관한 스핀 주입 MTJ 소자의 구성을 도시하는 단면도이다.
본 발명의 자기 메모리 소자의 기록 방법에 있어서, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중에, 연속하는 3개의 펄스의 세트로서, 펄스 폭 및 펄스 높이 중 적어도 한쪽이 점차 감소해 가는 세트를 적어도 1조 형성하는 것이 좋다.
또한, 상기한 1개 이상의 주펄스의 종단부와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스의 선단 사이에 3ns 이상의 시간 간격을 설정하는 것이 좋다(또한, 펄스의 종단부 및 선단은, 각각 펄스의 하강 및 상승에 있어서의 높이를 펄스 높이의 최대값의 절반이 되는 위치로 한다. 이하, 마찬가지이다).
또한, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중, 임의로 선택된 연속하는 2개의 펄스의 세트에 있어서, 뒤의 펄스를, 펄스 폭이 2ns 이상, 10ns 이하이거나, 또는 펄스 높이를 앞의 펄스의 0.7배 이상, 0.95배 이하인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하고 또한 앞의 펄스의 종단부와 뒤의 펄스의 선단 사이에 5ns 이상의 시간 간격을 설정하는 것이 좋다.
또한, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중, 임의로 선택된 연속하는 2개의 펄스의 세트에 있어서, 뒤의 펄스를, 펄스 폭이 3ns 이하이거나, 또는 펄스 높이가 앞의 펄스의 0.95배 이하인 것 중 적어도 한쪽의 조건을 만족하고, 또한 앞의 펄스의 종단부와 뒤의 펄스의 선단의 시간 간격을 5ns 미만으로 하는 것이 좋다.
이어서, 본 발명의 바람직한 실시 형태를 도면 참조 하에, 보다 구체적으로 설명한다.
실시 형태 1
실시 형태 1에서는, 주로, 청구항 1 내지 3에 관한 스핀 주입 MTJ 소자의 기록 방법의 예에 대하여 설명한다.
본 실시 형태에서 사용하는 스핀 토크 MRAM의 메모리 셀의 구조 및 스핀 주입 MTJ 소자의 구성을 도 15 및 도 16에 도시된다.
도 15는 스핀 주입에 의해 자화 방향이 반전되는 MTJ 소자(이하, 스핀 주입 MTJ 소자라고 칭한다)로 이루어지고, 스핀 주입에 의한 자화 반전을 이용하는 MRAM(이하, 스핀 토크 MRAM이라고 칭한다)의 구조의 일례를 나타내는 부분 사시도이다. 이 스핀 토크 MRAM에서는, 행 배선인 워드선(15)과 열 배선인 비트선(18)이 매트릭스 형상으로 배치되고, 그들의 각 교점의 위치에 1개의 스핀 주입 MTJ 소자(20)가 배치되고, 1비트에 상당하는 메모리 셀이 형성되어 있다. 도 15는 메모리 셀 4개분을 나타내고 있다.
하부의 반도체 기판(11)에는, 후술하는 선택용 트랜지스터(10)가 각 메모리 셀에 형성되어 있고, 워드선(15)은 선택용 트랜지스터(10)의 게이트 전극을 겸하고 있다. 또한, 드레인 영역(16)은, 도면 중의 좌우의 선택용 트랜지스터에 공통되어 형성되어 있고, 이 드레인 영역(16)에는 행 배선(19)이 접속되어 있다.
도 16은 스핀 토크 MRAM의 메모리 셀의 구조를 도시하는 부분 단면도이다. 메모리 셀의 중앙부에는, 하층부터 순서대로 하지층(1), 반강자성층(2), 자화 고정층(3a), 중간층(3b), 자화 기준층(3c), 터널 절연층(4), 기억층(5), 및 보호층(6)의 각 층이 적층되어, 스핀 주입 MTJ 소자(20)가 형성되어 있다.
자화 고정층(3a), 중간층(3b), 및 자화 기준층(3c)은, 반강자성층(2) 위에 적층되어 있으며, 전체적으로 고정 자화층을 구성하고 있다. 강자성 도체로 이루어지는 자화 고정층(3a)의 자화 방향은 반강자성층(2)에 의해 고정되어 있다. 동일하게 강자성 도체로 이루어지는 자화 기준층(3c)은, 비자성층인 중간층(3b)을 개재하여 자화 고정층(3a)과 반강자성 결합을 형성하고 있다. 그 결과, 자화 기준층(3c)의 자화 방향은, 자화 고정층(3a)의 자화 방향의 반대 방향으로 고정되어 있다. 도 16에 도시된 예에서는, 자화 고정층(3a)의 자화 방향은 좌향으로 고정되고, 자화 기준층(3c)의 자화 방향은 우향으로 고정되어 있다.
고정 자화층을 상기한 적층 페리 구조로 하면, 고정 자화층의 외부 자계에 대한 감도를 저하시킬 수 있기 때문에, 외부 자계에 의한 고정 자화층의 자화 변동을 억제하여, MTJ 소자의 안정성을 향상시킬 수 있다. 또한, 자화 고정층(3a) 및 자화 기준층(3c)으로부터 누출되는 자속이 서로 부정되므로, 이들의 막 두께를 조정함으로써, 고정 자화층으로부터 누설되는 자속을 최소로 억제할 수 있다.
기억층(5)은, 일축 자기 이방성을 갖는 강자성 도체로 이루어지고, 외부로부터의 작용으로 자화 방향을 변화시킬 수 있으며, 또한 자화 방향을 정보로서 유지할 수 있다. 예를 들어, 그 자화 방향이, 자화 기준층(3c)의 자화 방향에 대하여 「평행」인지, 「반평행」인지, 각각 「0」 및 「1」의 정보로서 기억한다. 자화 기준층(3c)과 기억층(5) 사이에는, 비자성이 얇은 절연층인 터널 절연층(4)이 형성되어 있고, 자화 기준층(3c)과 터널 절연층(4)과 기억층(5)에 의해 자기 터널 접합(MTJ)이 형성되어 있다.
한편, 메모리 셀의 하부에는, 실리콘 기판 등의 반도체 기판(11)의 소자 분리된 웰 영역(11a)에, 이 메모리 셀을 선택하기 위한 선택용 트랜지스터(10)로서, 게이트 절연막(12), 소스 전극(13), 소스 영역(14), 게이트 전극(15), 드레인 영역(16), 및 드레인 전극(17)으로 이루어지는 MOS형 전계 효과 트랜지스터가 형성되어 있다.
상술한 바와 같이, 선택용 트랜지스터(10)의 게이트 전극(15)은, 셀 사이를 연결하여 띠 형상으로 형성되고, 제1 행 배선인 워드선을 겸하고 있다. 또한, 드레인 전극(17)은 제2 행 배선인 행 배선(19)에 접속되어 있고, 소스 전극(13)은, 접속 플러그(7)를 통하여 스핀 주입 MTJ 소자(20)의 하지층(1)에 접속되어 있다. 한편, 스핀 주입 MTJ 소자(20)의 보호층(6)은, 메모리 셀의 상부에 형성된 열 배선인 비트선(18)에 접속되어 있다.
원하는 메모리 셀의 스핀 주입 MTJ 소자(20)에 정보를 기록하기 위해서는, 원하는 메모리 셀이 포함되는 행의 워드선(15)에 선택 신호를 인가하여, 그 행의 선택용 트랜지스터(10)를 모두 ON(도통) 상태로 한다. 이것에 맞추어, 원하는 메모리 셀이 포함되는 열의 비트선(18)과 행 배선(19) 사이에 기입 전압을 인가한다. 그 결과, 원하는 메모리 셀이 선택되고, 그 스핀 주입 MTJ 소자(20)의 기억층(5)을 스핀 편극 전류가 관류하고, 기억층(5)이 소정의 자화 방향으로 자화되어, 정보의 기록이 행해진다.
이때, 스핀 주입 MTJ 소자(20)의 자화 기준층(3c)의 처음 자화 방향은, 기억층(5)의 자화 방향에 대하여 「반평행」인 상태에 있으며, 이것을 기입에 의해 기억층(5)의 자화 방향이 자화 기준층(3c)의 자화 방향에 대하여 「평행」인 상태로 반전시키는 경우에는, 도 9에 도시된 바와 같이, 임계값 이상의 전류 밀도의 기입 전류를 기억층(5)으로부터 자화 기준층(3c)으로 흘리도록 한다. 이에 의해, 실체로서는, 임계값 이상의 전자 밀도의 스핀 편극 전자류가 자화 기준층(3c)으로부터 기억층(5)으로 흘러, 자화 반전이 일어난다.
반대로, 기억층(5)의 자화 방향에 대하여 「평행」 상태에 있는 자화 기준층(3c)의 자화 방향을 「반평행」 상태로 반전시키는 경우에는 임계값 이상의 전류 밀도의 기입 전류를, 상기한 역방향으로, 즉 자화 기준층(3c)으로부터 기억층(5)으로 흘리고, 실체로서는, 임계값 이상의 전자 밀도의 전자류가 기억층(5)으로부터 자화 기준층(3c)으로 흐르도록 한다.
또한, 스핀 주입 MTJ 소자(20)로부터의 정보의 판독은 TMR 효과를 사용하여 행해진다. 스핀 주입 MTJ 소자(20)의 기입과 판독은, 모두 기억층(5) 내의 전자와, 이 층을 관류하는 스핀 편극 전류의 상호 작용을 이용하고 있으며, 판독은 스핀 편극 전류의 전류 밀도가 작은 영역에서 행해지고, 기입은 스핀 편극 전류의 전류 밀도가 임계값을 초과하여 큰 영역에서 행해진다.
또한, 자화 기준층(3c)은, 기록 동작 중에 자화가 반전이나 불안정화되지 않도록, PtMn, IrMn 등의 반강자성체와 조합하여 자화 방향을 고정해도 좋고, CoPt 등 보자력이 큰 재료를 사용해도 좋고, 기억층(5)보다 넓은 면적으로 가공하여 사용해도 좋고, 외부 자장에 의해 특정한 방향으로 자화되어도 좋다.
자화 기준층(3c)은, 단독의 강자성체층으로 해도 좋고, 도 16에 도시된 바와 같이 Ru 등의 비자성 금속으로 이루어지는 중간층(3b)을 개재하여 자화 고정층(3a)과 반평행하게 자기적으로 결합하도록 해도 좋다. 자화 기준층(3c)의 자화는, 면내 자화이어도 좋고, 수직 자화이어도 좋다. 또한, 자화 기준층(3c)은, 기억층(5)의 하측에 배치해도 좋고, 상측에 배치하거나, 혹은 상하로 배치해도 좋다.
터널 절연층(4)은, 산화물이나 질화물 등의 세라믹 재료로 이루어지는 것이 좋다. 특히, 터널 절연층(4)으로서 산화마그네슘 MgO층을 형성하고, 자화 기준층(3c) 및 기억층(5)의 적어도 터널 절연층(4)의 측에 CoFeB층을 형성하면, 자기 저항 변화율을 크게 취할 수 있으므로 바람직하다.
도 1은 실시 형태 1에 기초하는 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다. 실시 형태 1에서는, 1개의 정보를 기록할 때, 주펄스 후에, 펄스 높이는 주펄스와 동일하고, 펄스 폭이 주펄스에 비하여 짧은 부펄스를 인가한다. 주펄스 및 부펄스는, 전압 제어이어도 좋고, 전류 제어이어도 좋고, 전력 제어이어도 좋다.
도 1(1)은, 1개의 주펄스 후에 1개의 부펄스를 인가하는 경우를 나타내고 있다. 주펄스는, 종래의 단일 펄스에 의해 기입을 행하는 경우와 마찬가지로, 정보를 기록하기에 충분한 펄스 높이 및 펄스 폭을 갖는 펄스로 한다. 이 경우, 전술한 바와 같이, 수백 Mbit의 용량을 갖는 스핀 토크 MRAM 메모리 칩에의 실제의 기입에서는, 스핀 주입 MTJ 소자의 반전 임계값의 편차나, 트랜지스터 및 배선에 기인하는 반전 임계값의 편차 등을 고려하여 반전 임계값의 평균값보다 상당히 큰 기입 펄스를 인가한다. 그 결과, 기입 펄스가 커질수록, 오히려 기입 에러율이 증가하는 고기록 전압 에러가 나타난다.
종래의 단일 펄스에 의한 기입에서는, 상기한 주펄스에 의한 기입에 의해 발생한 기입 에러가 수정되지 않고, 그대로 결과가 되기 때문에, 기입 에러율이 높다. 또한, 기입 시의 외부 자장에 대한 내성이 낮다. 이에 대해, 본 실시 형태에서는, 주펄스 후에, 반전 임계값을 넘는 펄스 높이를 갖는 부펄스를 인가하므로, 주펄스에 의해 발생한 기입 에러를, 부펄스에 의한 기입에 의해 수정할 수 있을 가능성이 높다. 게다가, 부펄스의 펄스 폭은 주펄스의 펄스 폭에 비하여 짧으므로, 부펄스에 의한 기입에서는 과잉 에너지가 축적되기 어려워, 상기한 고기록 전압 에러가 나타나기 어렵다. 이상의 효과에 의해, 본 실시 형태에 기초하는 자기 메모리 소자의 기록 방법에서는, 기입 에러율이 감소되고, 기입 시의 외부 자장에 대한 내성이 향상된다.
이때, 주펄스의 종단부와 부펄스의 선단 사이에는 3ns 이상, 보다 바람직하게는 5ns 이상의 시간 간격을 설정하는 것이 좋다. 이것은, 주펄스에 의한 기입에 의해 축적된 과잉 에너지를 산일시키기 위한 시간을 충분히 확보하기 위해서이다.
도 1(2)은, 1개의 주펄스 후에 2개의 부펄스를 인가하고, 청구항 2에 대응하여, 주펄스와 부펄스 1과 부펄스 2를, 펄스 폭이 점차 감소해 가는, 연속한 3개의 펄스의 세트로서 구성한 예를 나타내고 있다. 이 경우, 부펄스 1에 의한 기입과 부펄스 2에 의한 기입에 의해 수정이 두번 반복되고, 게다가, 후에 인가되는 펄스일수록 펄스 폭이 짧아져, 과잉 에너지의 축적에 의한 고기록 전압 에러가 나타나기 어려워지므로, 기입 에러율이 개선될 가능성이 더 높아진다.
도 2는 실시 형태 1에 기초하는 기입 펄스 열의 예를 나타내는 그래프이며, 다양한 주펄스의 예를 나타내고 있다. 도 2의 (a) 및 도 2의 (b)는 기입 전력의 주입을 휴지하는, 1ns 정도의 짧은 휴지 기간을 주펄스 내에 설정하는 예이다. 도 2의 (a)에 도시된 바와 같이 주펄스의 중간부에 휴지 기간을 설정해도 효과는 없지만, 도 2의 (b)에 도시된 바와 같이 주펄스의 종단부 가까이에 휴지 기간을 설정하면, 일정 기간 내에 주입되는 기입 전력을 실효적으로 서서히 감소시켜, 상기한 고기록 전압 에러가 나타나기 어렵게 하는 효과가 있다(일본 특허 출원 제2008-107768 참조).
도 2의 (c) 및 도 2의 (d)는 2개의 주펄스를 인가하는 예이다. 도 2의 (c)는 펄스 높이 및 펄스 폭이 모두 동등한 주펄스 1과 주펄스 2를 인가하는 경우를 나타내고, 도 2의 (d)는 펄스 높이 및 펄스 폭이 서로 다른 주펄스 1과 주펄스 2를 인가하는 경우를 나타낸다. 어떤 경우든, 선행하는 주펄스 1에 의한 기입은 후속의 주펄스 2에 의한 기입에 의해 무효가 되므로, 복수의 주펄스를 인가하는 효과는 특별히 없다.
도 3은 실시 형태 1에 기초하는 기입 펄스 열의 예를 나타내는 그래프이며, 다양한 부펄스의 예를 나타내고 있다. 도 3의 (a)는, 주펄스 후에 2개, 일반적으로는 복수의 부펄스를 인가하는 예이며, 부펄스에 의한 기입에 의해 수정이 2회, 일반적으로는 복수회 반복되므로, 기입 에러율이 개선될 가능성이 더 높아진다. 이 경우, 도 1의 (b)를 사용하여 이미 설명한 바와 같이, 부펄스의 펄스 폭이 점차 감소해 가도록 구성하는 것이 바람직하다. 한편, 도 3의 (b) 및 도 3의 (c)는 마지막 주펄스에 선행하는 부펄스를 형성한 예이며, 이러한 부펄스를 인가하는 효과는 특별히 없다.
실시 형태 2
실시 형태 2에서는, 주로 청구항 1 및 2에 관한 스핀 주입 MTJ 소자의 기록 방법의 다른 예에 대하여 설명한다.
도 4 및 도 5는, 실시 형태 2에 기초하는 자기 메모리 소자의 기록 방법에 있어서의 기입 펄스 열의 예를 나타내는 그래프이다. 실시 형태 2에서는, 1개의 정보를 기록할 때, 주펄스 후에, 펄스 폭은 주펄스와 동일하고, 펄스 높이가 주펄스에 비하여 낮은 부펄스를 인가한다. 주펄스 및 부펄스는, 전압 제어이어도 좋고, 전류 제어이어도 좋고, 전력 제어이어도 좋다.
도 4는 1개의 주펄스 후에 1개의 부펄스를 인가하는 경우를 나타내고 있으며, 도 4의 (a) 및 (b)는, 그 효과를 설명하기 위한 설명도이다. 주펄스는, 종래의 단일 펄스에 의해 기입을 행하는 경우와 마찬가지로, 정보를 기록하기에 충분한 펄스 높이 및 펄스 폭을 갖는 펄스로 한다. 이 경우, 전술한 바와 같이, 수백 Mbit의 용량을 갖는 스핀 토크 MRAM 메모리 칩에의 실제의 기입에서는, 스핀 주입 MTJ 소자의 반전 임계값의 편차나, 트랜지스터 및 배선에 기인하는 반전 임계값의 편차 등을 고려하여 반전 임계값의 평균값보다 상당히 큰 기입 펄스를 인가한다.
그 결과, 도 4의 (a)에 도시된 바와 같이, 평균적인 반전 임계값을 갖는 자기 메모리 소자에서는, 주펄스에 의한 기입에 의해 반전 임계값에 비하여 과잉 기입 전력이 주입되어, 오히려 기입 에러율이 증가되는 고기록 전압 에러가 나타난다. 이에 대해, 부펄스의 펄스 높이는, 평균적인 반전 임계값을 상회하고는 있지만, 평균적인 반전 임계값에 비하여 현저하게 높다고 말할 정도는 아니다. 이로 인해, 부펄스를 인가하면 기입이 행해져, 주펄스에 의해 발생한 기입 에러가 수정된다. 게다가, 부펄스에 의한 기입에서는 과잉 에너지가 주입되는 경우가 적으므로, 상기한 고기록 전압 에러가 나타나기 어렵다. 이상의 효과에 의해, 평균적인 반전 임계값을 갖는 자기 메모리 소자에서는, 기입 에러율이 감소되고, 기입 시의 외부 자장에 대한 내성이 향상된다.
한편, 도 4의 (b)에 도시된 바와 같이, 반전 임계값이 높은 자기 메모리 소자에서는, 부펄스의 펄스 높이가 반전 임계값보다 작은 경우가 있다. 이 자기 메모리 소자에서는, 부펄스를 인가해도 기입은 행해지지 않아, 부펄스 2는 무효이므로, 주펄스에 의한 기입 결과가 그대로 유지된다. 그러나 반전 임계값이 높은 자기 메모리 소자에서는, 주펄스의 펄스 높이는 반전 임계값에 비하여 현저하게 높다고 말할 정도는 아니고, 주펄스에 의한 기입에 있어서, 과잉 에너지의 주입에 의해 기입 에러율이 증가되는 고기록 전압 에러상이 나타나는 경우는 적다. 즉, 주펄스에 의해 기입 에러율이 작은, 양호한 기입이 행해지고 있어, 수정의 필요가 없다.
이상의 결과, 도 4에 도시하는 기입 펄스 열을 사용하면, 평균적인 반전 임계값을 갖는 자기 메모리 소자에 대해서도, 반전 임계값이 높은 자기 메모리 소자에 대해서도 기입 에러율이 작은, 양호한 기입을 행할 수 있다.
도 5는 1개의 주펄스 후에 2개의 부펄스를 인가하고, 청구항 2에 대응하여, 주펄스와 부펄스 1과 부펄스 2를 펄스 높이가 점차 감소해 가는, 연속한 3개의 펄스의 세트로서 구성한 예를 나타내고 있다. 이 경우, 도 5의 (a)에 도시된 바와 같이, 평균적인 반전 임계값을 갖는 자기 메모리 소자에 대해서는 부펄스 1에 의한 기입에 의해 수정이 행해지고, 도 4의 (a)에 도시된 경우와 마찬가지의 효과가 있다. 부펄스 2는 무효이다. 도 5의 (b)에 도시된 바와 같이, 반전 임계값이 높은 자기 메모리 소자에서는, 도 4의 (b)에 도시된 경우와 마찬가지로, 주펄스의 펄스 높이는 반전 임계값에 비하여 현저하게 높다고 말할 정도는 아니고, 주펄스에 의해 양호한 기입이 행해지고 있어, 수정의 필요가 없다. 그 외에, 도 5의 (c)에 도시된 바와 같이, 반전 임계값이 낮은 자기 메모리 소자에 대해서는 부펄스 1에 의한 기입과 부펄스 2에 의한 기입에 의해 수정이 2회 반복되고, 게다가 후에 인가되는 펄스일수록 과잉 에너지의 주입에 의한 고기록 전압 에러가 나타나기 어려워지므로, 기입 에러율이 개선될 가능성이 더 높아진다.
이상의 결과, 도 5에 도시된 기입 펄스 열을 사용하면, 도 4에 도시하는 기입 펄스 열을 사용하는 경우보다, 더욱 기입 에러율이 작은, 양호한 기입을 행할 수 있다.
실시예
실시예에서는, 스핀 주입 MTJ 소자로 이루어지는 스핀 토크 MRAM에 본 발명의 실시 형태 1 및 2에 기초하는 기록 방법을 적용하여, 본 발명의 효과를 검증했다. 실시예 1 및 2는 청구항 3 내지 5의 근거가 되는 실험이며, 실시예 4는 청구항 2의 근거가 되는 실험이다. 실험은, 소자의 장축 방향으로 자장을 인가하면서, 소거, 기록, 재생을 반복하여 행하여, 기입 에러율을 측정했다. 자장을 인가하는 방향은, 기록하고자 하는 자화 방향과는 반대 방향으로 했다.
실시예 1
실시예 1에서는, 실시 형태 1에 기초하는 자기 메모리 소자의 기록 방법에 대응하여, 도 1(1)에 도시된 기입 펄스 열을 인가했다. 사용한 스핀 토크 MRAM은, 하기의 층으로 구성되는 스핀 주입 MTJ 소자(20)로 이루어지는 것이다.
하지층(1) : 막 두께 5nm의 Ta막,
반강자성층(2)반강자성층(2) : 막 두께 30nm의 PtMn막,
자화 고정층(3a) : 막 두께 2nm의 CoFe막,
중간층(3b) : 막 두께 0.7nm의 Ru막,
자화 기준층(3c) : 막 두께 2nm의 CoFeB막,
터널 절연층(4) : 막 두께 0.8nm의 산화마그네슘 MgO막,
기억층(5) : 막 두께 3nm의 CoFeB막,
보호층(6) : 막 두께 5nm의 Ta막
스핀 주입 MTJ 소자(20)의 평면 형상은, 장축 길이가 150 내지 250nm이고, 단축 길이가 70 내지 85nm인 타원형이며, 기억층(5)의 보자력은 140Oe이다. 이 스핀 주입 MTJ 소자(20)에 50Oe의 외부 자장을 인가하면서, 펄스 전압 0.8V, 펄스 폭 30ns의 주펄스에 이어, 펄스 전압 0.8V, 펄스 폭 W의 부펄스를 인가했다. 이때, 부펄스의 펄스 폭 W와, 주펄스의 종단부와 부펄스의 선단 사이의 펄스 간격 D를 다양하게 바꾸어, 이들과 기입 에러율의 관계를 조사했다.
도 6은 펄스 폭 W가 1 내지 30ns인 부펄스를 인가한 경우의, 기입 에러율과 펄스 간격 D의 관계를 나타내는 그래프이다. 도 6으로부터 2개의 서로 다른 경향이 있는 것을 알았다. 즉, 부펄스로서 펄스 폭 W가 1ns인 펄스를 사용한 경우에는, 펄스 간격 D가 1ns인 경우에 에러율 개선 효과가 현저하며, 펄스 간격 D가 5ns를 넘으면 개선 효과는 거의 없다.
한편, 부펄스로서 펄스 폭 W가 2ns 또는 3ns인 펄스를 사용한 경우에는, 펄스 간격 D가 3ns 이상, 바람직하게는 5ns 이상인 경우에, 본 발명에 의한 에러율 개선 효과가 현저하다. 부펄스로서 펄스 폭 W가 5ns 이상인 펄스를 사용하면 개선 효과는 작아지다가, 부펄스의 펄스 폭 W가 주펄스의 펄스 폭과 동일한 30ns로 되면 전혀 개선이 보이지 않는다.
실시예 2
실시예 2에서는, 실시 형태 2에 기초하는 자기 메모리 소자의 기록 방법에 대응하여, 도 4에 도시한 기입 펄스 열을 인가했다. 사용한 스핀 토크 MRAM은, 실시예 1에서 사용한 스핀 주입 MTJ 소자(20)와 동일한 층 구성을 갖고, 기억층(5)의 보자력이 125Oe인 스핀 주입 MTJ 소자(20)로 이루어지는 것이다. 이 스핀 주입 MTJ 소자(20)에 50Oe의 외부 자장을 인가하면서, 펄스 전압 0.9V, 펄스 폭 30ns의 주펄스에 이어, 펄스 전압 V, 펄스 폭 30ns의 부펄스를 인가했다. 이때, 부펄스의 펄스 전압 V와, 주펄스의 종단부와 부펄스의 선단 사이의 펄스 간격 D를 다양하게 바꾸어, 그들과 기입 에러율의 관계를 조사했다.
도 7은 펄스 간격 D를 1 내지 10ns의 범위에서 바꾸면서, 기입 에러율과, 주펄스와 부펄스의 펄스 전압의 비의 관계를 조사한 결과를 나타내는 그래프이다. 도 6만큼 명확하지는 않지만, 도 7에 있어서도 2개의 서로 다른 경향이 있다고 사료된다.
펄스 간격 D를 3ns 이상으로 한 경우에는 주펄스와 부펄스의 펄스 전압의 비가 0.7 이상, 1.0 이하인 경우에만 개선 효과가 나타나며, 특히 펄스 전압의 비가 0.8 이상, 0.95 이하인 경우에 개선 효과가 현저하다. 유효한 부펄스의 펄스 전압에 하한이 존재하는 것은 부펄스에 의한 기입이 행해지고 있는 것을 나타내고 있다.
한편, 펄스 간격 D를 1ns 또는 2ns로 한 경우에는, 주펄스와 부펄스의 펄스 전압의 비가 0.8 이상, 0.95 이하인 경우에 나타나는 개선 효과는, 상기와 마찬가지로, 본 발명에 의한 효과라고 사료되며, 펄스 전압의 비가 0.3 이상, 0.95 이하이고, 부펄스의 펄스 전압이 반전 임계값 미만인 경우에 나타나는 개선 효과는 별도의 발명에 의한 효과라고 사료된다.
실시예 3
실시예 3에서는, 실시 형태 1에 기초하는 자기 메모리 소자의 기록 방법의, 외부 자장에 대한 내성을 조사했다. 사용한 스핀 토크 MRAM은, 실시예 1에서 사용한 스핀 주입 MTJ 소자(20)와 동일한 층 구성을 갖고, 기억층(5)의 보자력이 212Oe인 스핀 주입 MTJ 소자(20)로 이루어지는 것이다. 이 스핀 주입 MTJ 소자(20)에 0 내지 200Oe의 외부 자장을 인가하면서, 기입 펄스 전압을 0.5 내지 0.7V의 범위에서 변화시킨 경우의 기입 에러율을 조사했다. 전압의 극성은 정(+)으로 했다.
도 8은 상기한 외부 자장 및 기입 펄스 전압에 대하여 기입 에러율이 각각 0.1, 0.01, 및 0.001이 되는 위치를 등고선으로 연결시켜 나타낸 그래프이다. 외부 자장이 커지면, 큰 외부 자장에 저항하여 기록층에 정보를 기입하는 것이 필요하게 되기 때문에, 동일한 기입 에러율을 유지하기 위해, 보다 큰 기입 펄스 전압이 필요하게 된다. 따라서 상기 등고선은 도 8에 있어서 우측 상승의 곡선이 되는 것이 예상된다. 또한, 외부 자장이 일정하면, 펄스 전압이 클수록, 기입 에러율이 작아지는 것이 예상된다.
도 8의 (b)는 펄스 폭 100ns의 단일의 펄스에 의해 기록한 비교예의 경우의 결과를 나타낸다. 이 경우, 외부 자장이 비교적 작은 영역에서는 상기 등고선은 예상대로 우측 상승의 곡선이 되지만, 외부 자장이 큰 영역에서는 예상으로부터 벗어나, 펄스 전압을 크게 해도 기입 에러율이 개선되지 않는 현상이 나타난다. 이 영역에서는, 외부 자장이 일정한 경우, 펄스 전압이 클수록, 오히려 기입 에러율이 커진다는, 전술한 고기록 전압 에러가 일어나고 있다.
한편, 도 8의 (a)는 펄스 폭 100ns의 주펄스 후에, 10ns의 펄스 간격을 설정한 후, 펄스 폭 3ns의 부펄스를 인가한 경우이다. 이 경우, 외부 자장이 큰 영역까지 상기 등고선은 우측 상승의 곡선이 된다. 또한, 외부 자장이 일정하면, 펄스 전압이 클수록 기입 에러율이 작아진다. 이와 같이, 실시 형태 1에 기초하는 기록 방법에서는, 기입 펄스 전압을 크게 한 경우의 기입 에러율이 개선되어, 기입의 동작 범위를 확대할 수 있어, 큰 외부 자장이 작용하는 경우에 자장에 대한 내성이 향상된다.
이와 같이, 실시 형태 1에 기초하는 자기 메모리 소자의 기록 방법에 의하면, 외부 자장의 작용을 받는 넓은 동작 환경에서 에러가 적은 기록 동작이 가능해지고, 대용량의 스핀 토크 MRAM에 있어서 외부 자장을 차폐하는 자기 실드의 두께나 크기를 저감시킬 수 있어, 스핀 토크 MRAM을 소형화, 경량화, 저가격화할 수 있다.
실시예 4
실시예 4에서는, 기입 펄스 열로서, 펄스 폭 10ns의 주펄스에 다양한 펄스 폭 및 펄스 간격의 부펄스를 조합한 펄스 열을 사용한 경우의, 기입 에러율을 조사했다. 이때, 실시 형태 1에 대응하여, 주펄스와 부펄스의 펄스 높이는 동일하게 하고, 후에 인가되는 부펄스의 펄스 폭은, 전에 인가되는 부펄스의 펄스 폭과 동일하거나, 그보다 짧게 했다. 사용한 스핀 토크 MRAM은, 실시예 1에서 사용한 스핀 주입 MTJ 소자(20)와 동일한 층 구성을 갖고, 기억층(5)의 보자력이 130Oe인 스핀 주입 MTJ 소자(20)로 이루어지는 것이다. 이 스핀 주입 MTJ 소자(20)에 50Oe의 외부 자장을 작용시키면서, 펄스 전압이 1.1V인 주펄스 및 부펄스를 인가했다.
결과를 표 1에 나타낸다. 표 1은 시계열순으로 주펄스 및 부펄스의 펄스 폭과 펄스 간격을 나타내고, 마지막에 그 기입 펄스 열을 사용한 경우의 기입 에러율을 나타내고 있다.
Figure pct00001
비교예 1은 단일의 펄스를 인가한 경우이며, 이 경우의 기입 에러율은 8.0×10-2이었다. 비교예 2는 주펄스에 선행하여 부펄스를 인가한 경우이다. 이 경우의 기입 에러율은 8.1×10-2이며, 비교예 1과 오차 범위 내에서 바뀌지 않고, 주펄스에 선행하는 부펄스는 무효인 것을 나타내고 있다.
펄스 열 1과 펄스 열 2는, 주펄스의 10ns 후에 1개의 부펄스를 인가하는 경우이며, 이 경우의 부펄스의 펄스 폭으로서는 2ns보다 3ns가 더 우수하다. 이것은, 부펄스에 의한 기입을 충분히 행하는데 2ns에서는 조금 펄스 폭이 너무 짧은 것인지도 모른다. 펄스 열 3 내지 5는 주펄스 후에 2개 또는 3개의 부펄스를 인가하는 경우이며, 부펄스가 1개인 펄스 열 2보다 기입 에러율이 개선된다.
펄스 열 6은, 선행하는 무효의 부펄스를 제외하면, 주펄스 이후의 펄스 구성은 펄스 열 2와 동일하고, 기입 에러율도 거의 동일하다. 펄스 열 7 및 펄스 열 8은 주펄스의 1ns 후에 펄스 폭이 1ns인 짧은 부펄스를 인가하는 경우이며, 비교예 1에 비하여 기입 에러율이 개선된다. 이 경우도, 펄스 폭이 1ns인 짧은 부펄스를 2개 계속한 펄스 열 8이 부펄스가 1개인 펄스 열 7보다 더 기입 에러율이 개선되었다. 단, 전술한 바와 같이, 펄스 열 7 및 펄스 열 8의 결과에는, 본 발명의 효과와 별도의 발명의 효과가 중복되어 있을지도 모른다.
이어서, 이상의 실시 형태의 기입 펄스의 발생 회로를 설명한다.
도 13은 1개의 직사각형의 펄스로부터 상기한 실시 형태의 주펄스와 부펄스로 이루어지는 기입 펄스를 생성하는 기입 펄스 발생 회로의 구성을 도시하는 도면이다.
이 기입 펄스 발생 회로(30)는 복수의 버퍼(32, 33, 34)와 복수의 논리 회로(35, 36)를 사용하여 구성된다. 기입 펄스 발생 회로(30)의 입력 단부(31)에는 직사각형의 펄스 신호가 입력된다. 입력 단부(31)에 입력된 직사각형의 펄스 신호는, OR 논리의 논리 회로(36)의 한쪽의 입력 단부, AND 논리의 논리 회로(35)의 비반전 입력 단부, 직렬로 접속된 버퍼(32, 33)에 입력된다. 여기서, 직렬로 접속된 버퍼(32, 33)는 부펄스의 폭을 생성하기 위한 것이며, 버퍼(32, 33)의 지연 시간의 선정에 의해 임의의 부펄스의 폭 td1을 선정할 수 있다. 버퍼(32, 33)의 출력은 AND 논리의 논리 회로(35)의 비반전 입력 단부에 입력된다. AND 논리의 논리 회로(35)의 출력은 버퍼(34)를 통하여 OR 논리의 논리 회로(36)의 다른 쪽의 입력 단부에 입력된다. 여기서, 버퍼(34)는 주펄스와 부펄스 사이의 시간 td2를 생성하는 것이며, 버퍼(34)의 지연 시간의 선정에 의해 임의의 시간 td2를 설정할 수 있다. 그리고, OR 논리의 논리 회로(36)에 의해 주펄스와 부펄스로 구성되는 기입 펄스가 얻어져, 기입 펄스 발생 회로(30)의 출력 단부(37)로부터 출력된다.
도 14는 기입 펄스를 파형 메모리와 D/A 변환 회로를 사용하여 생성하는 기입 펄스 발생 회로(40)의 구성을 도시하는 도면이다. 파형 메모리(41)에는, 주펄스와 부펄스로 구성되는 기입 펄스의 파형 데이터가 저장되어 있다. 기입 펄스의 파형 데이터는, 출력 레벨을 2N 단계 중에서 선택할 수 있는 N 비트를 1워드로 하고, 복수의 워드의 시계열 데이터로 구성된다. 파형 메모리(41)에는 판독용의 N개의 포트가 형성되고, 이들 N개의 포트는 D/A 변환 회로(42)의 N개의 입력 단부와 각각 접속되어 있다. D/A 변환 회로(42)는 파형 메모리(41)로부터 기입 펄스의 파형 데이터를 N 비트의 데이터(1워드)마다 입력하고 아날로그 신호로 변환하여 기입 펄스로서 출력한다. D/A 변환 회로(42)는, 예를 들어 래더 저항 회로 등으로 구성하는 것이 가능하다. 이러한 기입 펄스 발생 회로를 사용함으로써, 높은 자유도로 기입 펄스의 파형을 얻을 수 있어, 상기한 각 실시 형태의 기입 펄스를 용이하고 또한 높은 자유도로 얻을 수 있다.
또한, 도 8의 예에서는, 출력 레벨을 23단계 중에서 정할 수 있도록, 1워드의 비트수 N을 "3"으로 했지만, 본 발명은 이것에 한정되는 것은 아니다.
이상, 본 발명을 실시 형태에 기초하여 설명했지만, 본 발명은 이들의 예에 전혀 한정되는 것은 아니며, 발명의 주지를 일탈하지 않는 범위에서 적절히 변경 가능한 것은 말할 필요도 없다.
<산업상의 이용 가능성>
본 발명에 의하면, 기입 시의 과도 특성을 개선하여, 기입의 실패가 적고, 기입 전류 밀도의 임계값이 작아, 고집적화, 고속화, 및 저소비 전력화가 가능한 스핀 주입 자화 반전형 MTJ 소자를 실현하고, 소형, 경량, 또한 저가격의 불휘발성 메모리의 실용화에 공헌할 수 있다.
1 : 하지층
2 : 반강자성층
3a : 자화 고정층
3b : 중간층
3c : 자화 기준층
4 : 터널 절연층
5 : 기억층
6 : 보호층
7 : 접속 플러그
10 : 선택용 트랜지스터
11 : 반도체 기판
11a : 웰 영역
12 : 게이트 절연막
13 : 소스 전극
14 : 소스 영역
15 : 게이트 전극
16 : 드레인 영역
17 : 드레인 전극
18 : 비트선
19 : 행 배선
20 : 스핀 주입 자화 반전 MTJ 소자
21 : 소자 분리 구조
30, 40 : 기입 펄스 발생 회로

Claims (6)

  1. 강자성 도체로 이루어지고, 자화 방향의 변화가 가능하고, 정보를 자성체의 자화 방향으로서 유지하는 기억층과, 상기 기억층에 대하여 절연층을 개재하여 형성되고, 강자성 도체로 이루어지고, 자화 방향이 고정되고, 자화 방향의 기준이 되는 기준 자화층을 적어도 갖고, 상기 절연층을 통하여 상기 기억층과 상기 기준 자화층 사이에 흐르는 전류에 의해 정보의 기록이 행해지는 자기 메모리 소자에 대한 기록 방법으로서,
    1개의 정보를 기록할 때, 1개 이상의 주펄스와 1개 이상의 부펄스를 동일한 방향으로 인가하고,
    상기한 1개 이상의 주펄스 후에, 1개 이상의 상기 부펄스를 인가하고,
    상기 주펄스 후에 인가하는 부펄스를, 상기 주펄스에 비하여 펄스 폭이 짧은 펄스이거나, 또는 상기 주펄스에 비하여 펄스 높이가 낮은 펄스인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하는, 자기 메모리 소자의 기록 방법.
  2. 제1항에 있어서, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중에, 연속하는 3개의 펄스의 세트로서, 펄스 폭 및 펄스 높이 중 적어도 한쪽이 점차 감소해 가는 세트를 적어도 1조 형성하는, 자기 메모리 소자의 기록 방법.
  3. 제1항에 있어서, 상기한 1개 이상의 주펄스의 종단부와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스의 선단 사이에, 3ns 이상의 시간 간격을 설정하는, 자기 메모리 소자의 기록 방법.
    (또한, 펄스의 종단부 및 선단은, 각각, 펄스의 하강 및 상승에 있어서의 높이를 펄스 높이의 최대값의 절반이 되는 위치로 한다. 이하, 마찬가지이다)
  4. 제1항 또는 제2항에 있어서, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중, 임의로 선택된 연속하는 2개의 펄스의 세트에 있어서, 뒤의 펄스를, 펄스 폭이 2ns 이상, 10ns 이하이거나, 또는 펄스 높이가 앞의 펄스의 0.7배 이상, 0.95배 이하인 것 중 적어도 한쪽의 조건을 만족하는 펄스로 하고 또한 앞의 펄스의 종단부와 뒤의 펄스의 선단 사이에 5ns 이상의 시간 간격을 설정하는, 자기 메모리 소자의 기록 방법.
  5. 제1항 또는 제2항에 있어서, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중, 임의로 선택된 연속하는 2개의 펄스의 세트에 있어서, 뒤의 펄스를, 펄스 폭이 3ns 이하이거나, 또는 펄스 높이가 앞의 펄스의 0.8배 이하인 것 중 적어도 한쪽의 조건을 만족하고, 또한, 앞의 펄스의 종단부와 뒤의 펄스의 선단의 시간 간격을 5ns 미만으로 하는, 자기 메모리 소자의 기록 방법.
  6. 제1항 또는 제2항에 있어서, 상기한 1개 이상의 주펄스와, 그 후에 인가되는 상기한 1개 이상의 상기 부펄스로 이루어지는 펄스 열 중, 임의로 선택된 연속하는 2개의 펄스의 세트에 있어서, 뒤의 펄스를, 펄스 폭이 3ns 이하이거나, 또는 펄스 높이가 앞의 펄스의 0.95배 이하인 것 중 적어도 한쪽의 조건을 만족하고, 또한 앞의 펄스의 종단부와 뒤의 펄스의 선단의 시간 간격을 5ns 미만으로 하는, 자기 메모리 소자의 기록 방법.
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