CN106875969B - 磁存储器 - Google Patents

磁存储器 Download PDF

Info

Publication number
CN106875969B
CN106875969B CN201610811820.8A CN201610811820A CN106875969B CN 106875969 B CN106875969 B CN 106875969B CN 201610811820 A CN201610811820 A CN 201610811820A CN 106875969 B CN106875969 B CN 106875969B
Authority
CN
China
Prior art keywords
terminal
magnetoresistive element
layer
write
reference layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610811820.8A
Other languages
English (en)
Other versions
CN106875969A (zh
Inventor
与田博明
下村尚治
大泽裕一
大坊忠臣
井口智明
白鸟聪志
山百合
上口裕三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN106875969A publication Critical patent/CN106875969A/zh
Application granted granted Critical
Publication of CN106875969B publication Critical patent/CN106875969B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Abstract

本发明涉及磁存储器，具备：导电层，具有第1端子及第2端子；多个磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述导电层，各磁阻元件具有参照层、配置于所述参照层与所述导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及电路，对所述多个磁阻元件的所述参照层施加第1电位，并且使第1写入电流在所述第1端子与第2端子之间流过，对所述多个磁阻元件中的应该写入数据的磁阻元件的所述参照层施加第2电位并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。

Description

磁存储器
相关申请的交叉引用
本申请基于在先日本专利申请第2015－243603号(日本申请日：2015年12月14日)和第2016－153933号(日本申请日：2016年8月4日)并享有上述申请的优先权，通过引用将上述申请的全部内容并入本文中。
技术领域
本发明的实施方式涉及磁存储器。
背景技术
作为既有的存储器，被分类为易失性的(SRAM(Static Random Access Memory，静态随机存取存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器))工作存储器和非易失性的(NAND闪存存储器、HDD(Hard Disk Drive，硬盘驱动器))存储设备。但是，在这些易失性存储器中，在SRAM中泄漏电流大，在DRAM中由于刷新电流而能耗大。
为了解决该问题，将各种非易失性存储器作为与SRAM、DRAM相关的工作存储器进行研究。
但是，关于工作存储器，动作(Active)时的频度比待机(Standby)时的频度高。因此，在动作时，需要大的写入电荷(Qw)，写入能量增大。其结果，在待机时通过其非易失性而保存的能量在动作时用尽，难以整体地降低能耗。这被称为非易失性存储器的历史性困境，产生直到当前为止作为产品仍未解决的课题。
最近，在使用实验室等级的最佳数据的仿真中，通过STT(Spin Transfer Torque，自旋转移力矩)－MRAM(Magnetic Random Access Memory，磁性随机存取存储器)，当在动作频度比较少的最下层的闪存存储器(LLC(Last Level Cache))中使用STT－MRAM的情况下，达到能够持续降低能耗的状况。
当在LLC的上层的闪存存储器中使用STT－MRAM的情况下，动作频度格外增加，所以实际上消耗大量的能量，无论如何也无法解决上述能耗的降低。
附图说明
图1是示出第1实施方式的磁存储器的存储器单元的立体图。
图2是说明第1实施方式的磁存储器的存储器单元中的写入方法的图。
图3是说明第1实施方式的磁存储器的存储器单元中的写入方法的图。
图4是示出第1实施方式的磁存储器的电路图。
图5是示出第1实施方式的磁存储器的等价电路的一个例子的图。
图6是示出第2实施方式的磁存储器的电路图。
图7是示出第3实施方式的磁存储器的电路图。
图8是示出第4实施方式的磁存储器的电路图。
图9是示出第5实施方式的磁存储器的电路图。
图10是示出第6实施方式的磁存储器的写入方法的图。
图11是示出表示对MTJ元件的参照层施加的电压与MTJ元件的阈值电流的关系的通过仿真求出的结果的图。
图12A是示出对MTJ元件的参照层施加正的电压的情况下的电阻相对电流的磁滞特性的图。
图12B是示出不对MTJ元件的参照层施加电压的情况下的电阻相对电流的磁滞特性的图。
图12C是示出对MTJ元件的参照层施加负的电压的情况下的电阻相对电流的磁滞特性的图。
图13是示出通过实验求出对MTJ元件施加的电压与在导电层中流过并被观测到磁化反转的电流值的关系的结果的图。
图14A是示出第1实施方式的第1变形例的磁存储器的剖面图。
图14B是示出第1实施方式的第1变形例的磁存储器的俯视图。
图14C是示出第1实施方式的第1变形例的磁存储器的剖面图。
图15A是示出第1实施方式的第2变形例的磁存储器的剖面图。
图15B是示出第1实施方式的第2变形例的磁存储器的剖面图。
图16是示出在存储层和隧道势垒的界面产生的界面磁各向异性(Ks)与反转电流值Ic0的关系的图。
图17是示出第1实施例的磁存储器的剖面图。
图18是示出第1实施例的磁存储器的制造方法的剖面图。
图19是示出第1实施例的磁存储器的制造方法的剖面图。
图20是示出第1实施例的磁存储器的制造方法的剖面图。
图21是示出第1实施例的磁存储器的制造方法的剖面图。
图22是示出第1实施例的磁存储器的剖面图。
图23是示出第2实施例的磁存储器的剖面图。
图24是示出第3实施例的磁存储器的剖面图。
图25是示出第4实施例的磁存储器的剖面图。
图26是示出第4实施例的磁存储器的存储器元件的俯视图。
图27是示出第4实施例的磁存储器的制造方法的剖面图。
图28是示出第4实施例的磁存储器的制造方法的剖面图。
图29是示出第4实施例的磁存储器的制造方法的剖面图。
图30是示出第4实施例的磁存储器的制造方法的剖面图。
图31A是示出第5实施例的磁存储器的俯视图。
图31B是示出第5实施例的磁存储器的存储器元件的俯视图。
图32是示出第6实施例的磁存储器的剖面图。
图33是示出第6实施例的磁存储器的剖面图。
图34是示出第6实施例的磁存储器的剖面图。
图35是示出第7实施例的磁存储器的剖面图。
图36是示出第7实施例的磁存储器的俯视图。
图37是示出第8实施例的磁存储器的剖面图。
图38是示出第7实施方式的磁存储器的电路图。
(符号说明)
1：磁存储器；10、1011～1022：存储器单元；12：导电层；12a：第1端子；12b：第2端子；13a：具有上旋的电子；13b：具有下旋的电子；201～208：磁阻元件(MTJ元件)；21：存储层；22：非磁性层；23：参照层；251～268：位选择晶体管；271～278：二极管；281～288：晶体管；31：字节选择晶体管；32：字节选择晶体管；110：控制电路；120：控制电路。
具体实施方式
本实施方式涉及一种磁存储器，具备：导电层，具有第1端子及第2端子；多个磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述导电层，各磁阻元件具有参照层、配置于所述参照层与所述导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及电路，对所述多个磁阻元件的所述参照层施加第1电位，并且使第1写入电流在所述第1端子与第2端子之间流过，对所述多个磁阻元件中的应该写入数据的磁阻元件的所述参照层施加第2电位并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。
以下，参照附图，说明实施方式。
(第1实施方式)
参照图1至图3，说明第1实施方式的磁存储器。本实施方式的磁存储器具有至少一个存储器单元，该存储器单元的结构如图1所示。
该存储器单元10具备导电层12、在该导电层12的一面上间隔地设置的多个(例如8个)磁阻元件201～208、与各磁阻元件20i(i＝1，…，8)对应地设置的晶体管25i、在导电层10中流过电流的晶体管31、32以及控制电路110、120。
导电层12使用例如Ta、W或者Pt等金属。在导电层12中流过写入电流Iw。在导电层12中流过的电流的方向通过控制电路110控制。此时，在导电层12内，流过例如具有上旋(upspin)的电子13a和具有下旋(down spin)的电子13b。用箭头表示电子13a、13b的自旋的方向。
各磁阻元件20i(i＝1，…，8)具备具有在导电层12上设置的存储层21、在存储层12上设置的非磁性层22以及在非磁性层22上设置的参照层23的层叠构造。各磁阻元件20i(i＝1，…，8)既可以是非磁性层22为绝缘层的MTJ(Magnetic Tunnel Junction，磁性隧道结)元件，也可以是非磁性层22为非磁性金属层的GMR(Giant Magneto－Resistive，巨磁阻)元件。在磁阻元件是MTJ元件并且存储层21以及参照层23的磁化方向分别与膜面平行、即磁化方向为与上述层叠构造的层叠方向垂直的方向的面内磁化方式的MTJ元件的情况下，作为存储层21，使用例如CoFeB层，作为非磁性层22，使用例如MgO层。作为参照层，例如使用具有CoFeB层、在该CoFeB层上设置的Ru层以及在Ru层上设置的CoFe层、并且CoFeB层和CoFe层隔着Ru层而进行反铁磁性耦合的合成反铁磁性层叠构造。此外，在面内磁化方式的MTJ元件的情况下，为了固定参照层23的磁化，在参照层23上例如设置由IrMn构成的反铁磁性层。
此外，在图1中，磁阻元件201～208配置于导电层12的上方，但也可以设置于下方。磁阻元件201～208为存储器元件。
MTJ元件按照矩形形状图案化，由于形状磁各向异性，关于存储层、参照层的磁化，其长轴方向为稳定方向。例如，在图1中用箭头表示稳定的磁化方向。
将该稳定性称为(长轴方向的)单轴磁各向异性。单轴磁各向异性依赖于矩形的纵横比和存储层的厚度、磁性层的磁化，后述写入电流阈值Ico与该单轴磁各向异性成比例。各磁阻元件20i(i＝1，…，8)为1位的存储元件，存储器单元10为例如1字节由8位构成的1字节单元。此外，也可以在存储器单元10中配置未用作存储元件的虚设的磁阻元件。
各晶体管25i(i＝1，…，8)的源极以及漏极的一方(以下也称为第1端子)与对应的磁阻元件20i的参照层23电连接，源极以及漏极的另一方(以下也称为第2端子)与选择存储器单元的选择线(未图示)连接，栅极(以下也称为控制端子)与选择对应的磁阻元件20i的选择线(未图示)连接。即，各晶体管25i(i＝1，…，8)还被称为选择对应的磁阻元件20i的位选择晶体管。各磁阻元件20i(i＝1，···，8)具有第1端子及第2端子，第1端子与导电层12连接，第2端子与对应的位选择晶体管25i的第1端子连接。位选择晶体管251～258各自的栅极(以下也称为控制端子)及第2端子与控制电路120连接，通过控制电路120控制导通(ON)、截止(截止)，并且控制对对应的磁阻元件201～208的参照层提供的电位。
晶体管31的源极以及漏极的一方(以下也称为第1端子)与导电层12的2个端子12a、12b中的一个端子12a连接，源极以及漏极的另一方(以下也称为第2端子)与电源或者电流源连接，在栅极(以下也称为控制端子)处接受选择存储器单元10的信号。晶体管32的源极以及漏极的一方(以下也称为第1端子)与导电层12的2个端子12a、12b中的另一个端子12b连接，源极以及漏极的另一方(以下也称为第2端子)与电源或者电流源连接，在栅极(以下也称为控制端子)处接受选择存储器单元10的信号。通过经由导电层12，在这些晶体管31、32之间流过写入电流，如后所述，能够在各磁阻元件20i(i＝1，…，8)的存储层21中进行写入。这些晶体管31、32还被称为字节选择晶体管。这些字节选择晶体管31、32各自的栅极与控制电路110连接，控制导通、截止。另外，在导电层12中流过的电流的方向也通过控制电路110控制。此外，也可以删除晶体管32，将导电层12的第2端子12b接地。
在以下的说明中，说明为各磁阻元件20i(i＝1，…，8)是MTJ元件。各MTJ元件的非磁性层22、例如MgO层设定为充分厚(例如2nm左右)，设定为经由该非磁性层22流过的隧道电流为1μA以下。因此，如果通过控制电路120将位选择晶体管25i(i＝1，…，8)设为导通，则能够对存储层21施加0.5V左右的电压。
在被施加电压的MTJ元件的存储层中感应出垂直磁各向异性，其磁化具有垂直分量。其结果，磁化的稳定性(单轴磁各向异性)变弱。即，在位选择晶体管25i(i＝1，…，8)是导通的状态下，能够使该位的写入电流阈值Ico降低。将该状态称为位半选择状态，将该状态的写入电流阈值设为Ich。在本实施方式中，以使电流阈值Ich为例如下式范围左右的方式，设定存储层21等的参数。
Ich～Ico/2 (1)
导电层12由具有自旋轨道相互作用或者拉什巴(Rashba)效应的材料构成，配置于MTJ元件的下方，将邻接的MTJ元件电串联连接。典型地，串联连接1字节量(8个)。导电层12的厚度通常是10nm左右，其薄层电阻小到1000Ω左右，所以能够将1字节左右(8个左右)的MTJ元件串联连接。其串联电阻是10kΩ左右，是与微细的晶体管相同的程度，所以能够供给所需的写入电流。
如果通过控制电路110将字节选择晶体管31、32设为导通，则对导电层12通入写入电流Iw。在图1所示的存储器单元10的情况下，由于导电层12内的自旋起动相互作用所致的电子的散射，在导电层12的上表面蓄积具有纸面进深方向的自旋的极化电子，在导电层12的下表面蓄积具有纸面近前方向的自旋的极化电子13a、13b。
在这样的结构的存储器单元10中，在位为非选择状态下，如果写入电流Iw超过阈值电流Ic0，则能够通过所蓄积的极化电子和存储层21的磁化的相互作用(Spin TransferTorque，自旋转移力矩)来写入信息。
同样地，在位为半选择状态下，如果写入电流Iw超过阈值电流Ic0/2，则能够通过所蓄积的自旋极化电子和存储层21的磁化的相互作用(Spin Transfer Torque，自旋转移力矩)来写入信息。
(写入方法)
接下来，参照图2以及图3，说明对图1所示的存储器单元10的写入方法。在本实施方式中，以2个阶段进行对存储器单元10的写入。在图2以及图3中，关于对存储器单元10的写入，示出作为1字节信息而写入(0，1，1，0，0，0，0，1)的情况。
首先，如图2所示，使用控制电路110以及控制电路120，将字节选择晶体管31、32、位选择晶体管251～258设为导通，对MTJ元件201～208的参照层23施加第1电位(例如正的电位)，并且使写入电流Iw流过导电层12的第1端子12a与第2端子12b之间。此时，所有MTJ元件201～208的存储层21的磁化稳定性(单轴磁各向异性)变弱，这些阈值电流为Ic0→Ich。因此，以写入电流Iw0(Iw>Iw0>Ich)，对所有MTJ元件201～208写入信息“0”、即(0，0，0，0，0，0，0，0)。通常，如果流过阈值电流Ich的1.5倍左右的写入电流，则写入错误率能够为10－11左右，所以为Iw0～1.5Ich (2)。
此外，电压的极性和垂直磁各向异性的增减根据非磁性材料和存储层材料而变化。
在接下来说明的仿真中，按在对参照层施加正电压的情况下存储层的各向异性增加、在通过负电压的施加而各向异性减少的假设来进行计算。
图11至图12C示出支持上述的仿真结果。图11示出通过仿真求出在将对MTJ元件的参照层施加的电压分别设为+0.5V、0V、－0.5V时在导电层中流过电流而产生MTJ元件的存储层的磁化反转的阈值电流Ic0的结果。在图11中，纵轴表示对MTJ元件的参照层施加的电压，横轴表示阈值电流Ic0。
在图11中，点P1表示在对MTJ元件的参照层施加+0.5V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从反向平行(AP)状态变化为平行(P)状态的点，点P2表示在对MTJ元件的参照层施加+0.5V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从平行(P)状态变化为反向平行(AP)状态的点。
点P3表示在对MTJ元件的参照层施加0V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从反向平行(AP)状态变化为平行(P)状态的点，点P4表示在对MTJ元件的参照层施加0V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从平行(P)状态变化为反向平行(AP)状态的点。
点P5表示在对MTJ元件的参照层施加－0.5V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从反向平行(AP)状态变化为平行(P)状态的点，点P6表示在对MTJ元件的参照层施加－0.5V的电压的情况下存储层的磁化方向相对于参照层的磁化方向从平行(P)状态变化为反向平行(AP)状态的点。将点P1、P3、P5连接的虚线表示在使对MTJ元件的参照层施加的电压在+0.5V～－0.5V变化的情况下MTJ元件从AP状态变化为P状态时的阈值电流Ic0。另外，将点P2、P4、P6连接的虚线表示在使对MTJ元件的参照层施加的电压在+0.5V～－0.5V变化的情况下MTJ元件从P状态变化为AP状态时的阈值电流Ic0。
图12A至图12C分别表示在对MTJ元件的参照层施加+0.5V、0V、－0.5V的电压的情况下的磁滞曲线。在这些磁滞曲线中，纵轴表示MTJ元件的电阻R，横轴表示在导电层中流过的电流I。图12A至12C的点P1～P6分别对应于图11所示的点P1～P6。
根据图11至图12C可知，如果对MTJ元件的参照层施加正极性的电压，则相比于不施加电压的情况，阈值电流Ic0降低。相反地，如果对MTJ元件的参照层施加负的极性的电压，则相比于不施加电压的情况，阈值电流Ic0增加。
在第1实施方式的存储器单元中，求出对MTJ元件施加的电压和在导电层中流过并被观测到磁化反转的电流值ISO，switching的关系的实验结果如图13所示。
在该实验中，作为非磁性材料/存储层，使用MgO/CoFeB。在该材料的组合中，在对参照层施加正电压的情况下存储层的各向异性减少，在负电压下各向异性增加。
图13是将对MTJ元件施加的电压VMTJ作为纵轴、并将在导电层中流过并被观测到磁化反转的电流值ISO，switching作为横轴的特性。
在图13中，用“P”表示的区域表示MTJ元件的存储层和参照层的磁化方向相互处于平行状态，用“AP”表示的区域表示MTJ元件的存储层和参照层的磁化方向相互处于反向平行状态。此外，在图13中，在导电层中流过的电流I是按几ms的脉冲宽度测定出的电流，绝对值自身应该比ns数量级的阈值电流Ic0的值小。但是，施加电压的情况下的阈值电流Ic0的变化支持概略仿真结果。
接下来，通过控制电路120，将应该写入信息“1”的位的位选择晶体管、例如位选择晶体管252、253、258设为导通，对MTJ元件202、203、208的参照层23施加第2电位(例如正的电位)。另外，此时，使用控制电路110，将字节选择晶体管31、32也设为导通，在导电层12中，流过与写入信息“0”的情况反向的写入电流Iw1(Ic0>Iw1>Ich)。于是，对MTJ元件202、203、258的存储层21分别写入信息“1”(图3)。此时，与上述情况同样地，
Iw1～1.5Ich (3)
其结果，能够通过2次的写入动作，写入1字节的信息(0，1，1，0，0，0，0，1)。此外，通过控制电路110和控制电路120进行协作动作，能够进行上述2次的写入动作。即，进行上述2个阶段中的第1阶段的写入的第1写入电路和进行第2阶段的写入的第2写入电路都是跨控制电路110和控制电路120而构成的。
此前经常研究的写入原理被称为隔着隧道势垒对存储层注入自旋极化了的电子的STT(Spin Transfer Torque，自旋转移力矩)写入方式。
关于在本实施方式中利用的写入，利用SOT(Spin Orbit Torque，自旋轨道转矩)写入方式和将位设为半选择状态的电压写入方式。SOT写入方式的原理是同样地极化了的电子和存储层的电子的相互作用。因此，在其写入电流阈值中没有大的差。
在本实施方式中，每1位所需的写入电荷qw＝Qw/bit为qw＝(Iw1×tp+Iw0×tp)/8(4)。在此，tp是写入脉冲宽度。
另一方面，通常的STT写入的每1位的写入电荷qw’＝Qw’/bit以及通常的SOT写入的每1位的写入电荷qw”＝Qw”/bit是
qw’＝qw”＝(Iw’×tp)/1
＝1.5Ic0 (5)。
因此，根据本实施方式，能够使每1位的写入电荷比(qw/qw’、qw/qw”)成为
qw/qw’＝qw/qw”
＝{(Iw1×tp+Iw0×tp)/8}/{(Iw’×tp)/1}
＝(Iw1+Iw0)/(8Iw’)＝3Ich/(12Ic0)
＝3Ich/(24Ich)＝3/24＝1/8。
即，通过本实施方式，能够使写入电荷降低近一个数量级，其结果写入能量也能够降低近一个数量级。
接下来，参照图4以及图5，说明按照阵列状排列了图1所示的存储器单元10的磁存储器中的写入位的选择方法。图4是示出按照2×2的阵列状排列了图1所示的存储器单元10的磁存储器1的电路图。该磁存储器具有按照2×2的阵列状排列了的存储器单元1011、1012、1021、1022。
在第i(i＝1，2)行的存储器单元10i1、10i2中，字节选择晶体管31的控制端子与字节选择字线SWLi连接，第2端子与第1写入字线WWL1i连接，字节选择晶体管32的第2端子与第2写入字线WWL2i连接。在第j(j＝1，2)列的存储器单元101j、102j中，字节选择晶体管32的控制端子与字节选择位线SBLj连接。
在各存储器单元10ij(i、j＝1，2)中，位选择晶体管25k(k＝1，…，8)的控制端子与位选择位线bSBLjk连接，第2端子与写入位线bWBLjk连接。
图5示出这样构成的磁存储器1的等价电路的一个例子。
关于图4以及图5所示的磁存储器中的位的选择方法，以选择存储器单元1012的MTJ元件202、203、208的情况为例子进行说明。首先，选择写入的字节。即，将字节选择字线SWL1、字节选择位线SBL2、第1写入字线WWL11、第2写入字线WWL21激活。在该字节选择中，将位选择位线bSBL22、bSBL23、bSBL28以及写入位线bWBL22、bWBL23、bWBL28预先激活，设为半选择状态。由此，能够对所选择的字节(例如存储器单元1012)中的所选择的位(例如MTJ元件202、203、208)进行信息的写入。
如以下那样进行读出。例如，在从存储器单元1012读出的情况下，将存储器单元1012的字节选择晶体管31、32和位选择晶体管251～258设为导通，选择读出位，通过在写入位线bWBL21～bWBL28中流过的电流，测定所选择的位的电阻，判别信息。此外，也可以通过在写入位线bWBL21～bWBL28中流过恒定电流，并测定所选择的位(MTJ元件)的参照层与存储层之间的电压，从而测定所选择的位的电阻。
在上述情况下，通过位选择，使该位变成容易写的半选择状态，但还能够通过位选择来增大单轴磁各向异性，相反地使其变得难写。例如，对所选择的位的参照层23施加负的电位。在该情况下，仅写入非选择的位。关于这一点，已参照图11至图13进行说明。
另外，即使在读出时，也能够通过将电压的施加方向设定为难写的方向(极性)来完全防止发生读出时的误写入。在使用STT写入方式的情况下，不论设定为哪种极性，自旋转矩都发挥作用，所以难以消除读出时的误写入。该问题被称为读出干扰，成为阻碍STT写入MRAM的大容量化(Scaling)的一大原因。
在上述或者后述的实施方式中，以面内磁化方式的MTJ元件为例子进行说明，但磁阻元件不限于此，能够使用例如垂直磁化方式的MTJ元件。即使在该情况下，也与面内磁化方式的MTJ元件的情况同样地，能够将位选择晶体管设为导通，减小或者增大写入阈值电流来选择位。
(第1变形例)
通过第1实施方式的第1变形例，参照图14A至图14C说明磁存储器。
在该第1变形例的磁存储器中，构成为在图1所示的第1实施方式的磁存储器中，删除与各MTJ元件的参照层23连接的位选择晶体管251～258，作为代替，通过控制电路120控制对参照层23施加的电压以及施加定时。
图14A以及图14B分别示出第1变形例的磁存储器的存储器单元的剖面图以及俯视图。具有如下结构，该结构配置成在配置有MTJ元件201～208的导电层12的下层中配置对写入电流进行导通/截止控制的晶体管31、32，对MTJ元件201～208的参照层23连接位线BL1～BL8。这些位线BL1～BL8与图1所示的控制电路120电连接。此外，在图14B中，具有配置有共享位线BL1～BL8的2个存储器单元的结构，其中一个存储器单元的剖面如图14A所示。
晶体管31、32分别配置于半导体层4a、4b。晶体管31的源极以及漏极的一方经由插头5a与导电层12连接，另一方经由插头6a与字线WL1连接。另外，晶体管32的源极以及漏极的一方经由插头5b与导电层12连接，另一方经由插头6b与字线WL2连接。
这样构成的第1变形例的磁存储器能够如以下那样实现高集成化。当在MTJ元件中使用面内磁化方式、将其纵横比设定为例如2.5并将短边宽度设为F的情况下，能够将1位的占用区(单元尺寸)设为(1+1)F×(2.5+1)F＝7F2。另外，当在MTJ元件中使用垂直磁化方式、将其纵横比设定为1并将短边宽度设为F的情况下，能够将1位的占用区(单元尺寸)设为(1+1)F×(1+1)F＝4F2。
此外，通过做成图14C所示那样的结构，能够进一步高集成化。在图14C中，具有使邻接的存储器单元的导电层12共享化、并且使连接晶体管32的源极以及漏极的一方和导电层12的插头共享化而设为一个插头5c的结构。此外，也可以使连接晶体管31的源极以及漏极的一方和导电层12的插头共享化而设为一个插头。通过做成图14C所示那样的结构，在宽的范围内等间距地配置MTJ元件，所以构图精度也能够提高。
(第2变形例)
参照图15A、15B，说明第1实施方式的第2变形例的磁存储器。图15A是第2变形例的磁存储器的存储器单元的剖面图。该第2变形例的存储器单元10具有如下结构：在图14A所示的第1变形例的存储器单元中，在MTJ元件20i(i＝1，…，8)与位线BLi之间配置有位选择晶体管25i。此外，在图15A中，配置于各晶体管25i(i＝1，…，8)的侧面的是各晶体管的栅极66。在各晶体管的侧面与栅极66之间配置有栅极绝缘膜42。即，这些晶体管是纵向晶体管。
该第2变形例的磁存储器也与第1变形例的磁存储器同样地能够高集成化。进而，通过做成图15B所示那样的结构，能够进一步高集成化。在图15B中，具有如下结构：在图14B所示的第1变形例的存储器单元中，在MTJ元件20i(i＝1，…，8)与位线BLi之间配置有位选择晶体管25i。即，具有在图15A所示的2个存储器单元邻接的情况下，使邻接的存储器单元的导电层12共享化、并且使连接晶体管32的源极以及漏极的一方和导电层12的插头共享化而设为一个插头5c的结构。
此外，在第1变形例及第2变形例中，晶体管31、32既可以是使用单晶体的晶体管，也可以是纵向晶体管。
如以上说明，根据第1实施方式及其变形例，能够提供能够降低能耗的磁存储器。而且，能够高集成化。
(第2实施方式)
此外，在图4、5所示的磁存储器中，在选择了存储器单元1012的MTJ元件202、203、208的情况下，存储器单元1012内的MTJ元件201、204～207为字节半选择位，存储器单元1022内的MTJ元件202、203、208为位半选择位。这样，2种半选择位多，所以在反转电流阈值等的偏差大的情况下，有发生误写入的可能性。因此，将具有降低半选择位的数量并实质上消除误写入的阵列结构的磁存储器作为第2实施方式进行说明。
图6示出第2实施方式的磁存储器。第2实施方式的磁存储器1具有按照2×2的阵列状配置的存储器单元1011～1022。各存储器单元10ij(i，j＝1，2)具有与图1所示的存储器单元10相同的结构。
在第i(i＝1，2)行的存储器单元10i1、10i2中，字节选择晶体管31、32的控制端子与字节选择位线SBLi连接。
在第j(j＝1，2)列的存储器单元101j、102j中，字节选择晶体管31的第2端子与第1写入字线WWL1j连接，字节选择晶体管32的第2端子与第2写入字线WWL2j连接。
在各存储器单元10ij(i、j＝1，2)中，位选择晶体管25k(k＝1，…，8)的控制端子与位选择字线bSWLkj连接，第2端子与共同的位线BLi连接。
如以下那样进行该第2实施方式的磁存储器中的写入。
在第2实施方式中，在选择存储器单元并对该选择出的存储器单元(选择字节)的一个或者多个MTJ元件进行写入的情况下，关于进行写入的MTJ元件，通过将位选择晶体管251～258中的对应的位选择晶体管设为导通而设成半选择状态，通过将字节选择晶体管31和字节选择晶体管32设为导通而在导电层12中通入电流，进行半选择状态的MTJ元件的写入。
另一方面，在读出时，通过选择进行读出的存储器单元并将进行该选择出的存储器单元内的读出的MTJ元件的位选择晶体管251～258设为导通，进而将字节选择晶体管31和字节选择晶体管32的一方或者两方设为导通，从而对进行读出的MTJ元件进行通电，读出在MTJ元件中存储的数据。
在上述情况下，通过位选择，使该位变成容易写的半选择状态，但还能够通过位选择来增大单轴磁各向异性，相反地使其变得难写。在该情况下，仅写入非选择位。
根据第2实施方式，能够与第1实施方式同样地提供能够降低能耗的磁存储器。
(第3实施方式)
图7示出第3实施方式的磁存储器。第3实施方式的磁存储器1具有按照2×2的阵列状配置的存储器单元1011～1022。各存储器单元10ij(i，j＝1，2)具有从图1所示的存储器单元10删除了字节选择晶体管32的结构。
在第i(i＝1，2)行的存储器单元10i1、10i2中，字节选择晶体管31的第2端子与第1写入位线WBL1i连接，导电层12的第2端子与第2写入位线WBL2i连接。
在第j(j＝1，2)列的存储器单元101j、102j中，字节选择晶体管31的控制端子与字节选择字线SWLj连接。
在各存储器单元10ij(i、j＝1，2)中，位选择晶体管25k(k＝1，…，8)的控制端子与位选择字线bSWLkj连接，第2端子与共同的位线BLi连接。
该第3实施方式的磁存储器能够通过与第2实施方式的磁存储器同样的操作，进行写入、读出。在第3实施方式的情况下，字节选择晶体管31即便是一个也能够进行写入、读出，但也可以与图5所示的第2实施方式同样地，针对导电层12在与字节选择晶体管31相反的一侧设置字节选择晶体管32和与该字节选择晶体管32的控制端子连接的布线。
根据第3实施方式，能够提供与第2实施方式同样地能够降低能耗的磁存储器。
(第4实施方式)
图8示出第4实施方式的磁存储器。第4实施方式的磁存储器1具有按照2×2的阵列状配置的存储器单元1011～1022。各存储器单元10ij(i，j＝1，2)具有从图1所示的存储器单元10中取代位选择晶体管251～258而设置二极管271～278的结构。各二极管27i(i＝1，…，8)的阴极与对应的MTJ元件20i的第2端子连接。
在第i(i＝1，2)行的存储器单元10i1、10i2中，字节选择晶体管31、32的控制端子与字节选择位线SBLi连接。
在第j(j＝1，2)列的存储器单元101j、102j中，字节选择晶体管31的第2端子与第1写入字线WWL1j连接，字节选择晶体管32的第2端子与第2写入字线WWL2j连接。
在各存储器单元10ij(i、j＝1，2)中，二极管27k(k＝1，…，8)的阳极与位选择字线bSWLkj连接。
接下来，说明第4实施方式的磁存储器1中的写入。
在该第4实施方式的磁存储器1中，在选择存储器单元并对该选择出的存储器单元(选择字节)的一个或者多个MTJ元件进行写入的情况下，通过对与进行写入的MTJ元件连接的位选择字线(一根或者多根)施加电压，将进行写入的MTJ元件设为半选择状态，通过将字节选择晶体管31和字节选择晶体管32设为导通而在导电层12中通入电流，进行半选择状态的MTJ元件的写入。
在上述情况下，通过位选择，使该位变成容易写的半选择状态，但还能够通过位选择来增大单轴磁各向异性，相反地使其变得难写。在该情况下，仅写入非选择位。
另一方面，在读出时，通过对与进行读出的MTJ元件连接的位选择字线施加电压，进而将字节选择晶体管31和字节选择晶体管32的一方或者两方设为导通，对进行读出的MTJ元件进行通电，读出在MTJ元件中存储的数据。对各个磁阻元件连接二极管，这能够防止读出电流的蔓延，大幅改善读出信号的S/N比。
在第4实施方式中，能够对2个字节选择晶体管31、32连接多个MTJ元件。在图8中，对8个MTJ元件201～208连接2个字节选择晶体管31、32。垂直磁化方式的MTJ元件之一能够按4F2的占用区形成。此处，F表示设计规则。8个MTJ元件的占用区是32F2，通常晶体管能够按6F2的占用区制作，所以能够在MTJ元件的下层中形成2个晶体管。其结果，1位的占用区能够设为4F2。
此外，在第4实施方式中，各二极管27i(i＝1，…，8)的阴极与对应的MTJ元件20i的第2端子连接，但也可以阳极与对应的MTJ元件20i的第2端子连接。
根据第4实施方式，能够与第1实施方式同样地提供能够降低能耗的磁存储器。
(第5实施方式)
第4实施方式的磁存储器1与图4所示的第1实施方式的磁存储器同样地，与位线连接的磁阻元件设为半选择状态，存在发生误写入的可能性。因此，将具有降低半选择位的数量并实质上消除误写入的阵列结构的磁存储器作为第5实施方式进行说明。
图9示出第5实施方式的磁存储器。该第5实施方式的磁存储器1具有如下结构：在列方向上配置多个单元群，并且各单元群具有按照6行×2列配置有第4实施方式的磁存储器的存储器单元的结构，进而在邻接的单元群之间设置有晶体管281～288。通过使用这样的结构，能够限制与同一位线连接的MTJ元件的数量，能够降低半选择位的数量，抑制误写入。
在图9中，各单元群具有按照6行×2列配置的存储器单元1011～1062。各存储器单元10ij(i＝1，…，6、j＝1，2)具有与第4实施方式的磁存储器1的存储器单元相同的结构。
配置于同一行的晶体管281～288的栅极(控制端子)与新设置的布线34连接，源极以及漏极的一方(第1端子)与对应的位选择字线(参照图8)的对应的一个连接，源极以及漏极的另一方(第2端子)与新设置的布线351～358的对应的一个连接。
此外，在图9中，各单元群由相同行数的存储器单元构成，但也可以由不同行数的存储器单元构成。
第5实施方式也能够提供与第4实施方式同样地能够降低能耗的磁存储器。
(第6实施方式)
参照图10，说明第6实施方式的磁存储器。该第6实施方式的磁存储器1具有与图1所示的第1实施方式的磁存储器1相同的结构，写入方法不同。
与第1实施方式同样地，按照2个阶段进行该写入方法。首先，对选择位提供2种电位，制作容易写入的位、难以写入的位。减少与位线连接的MTJ元件的数量。例如，如图10所示，针对激活的位(MTJ元件)202～208，经由对应的位线选择晶体管252～258施加例如正的电位Va，针对非激活的位(MTJ元件)201，经由对应的位线选择晶体管251施加负的电位Vp。此时，在导电层12中，使写入电流从例如第1端子12a流向第2端子12b。由此，对激活的位(MTJ元件)202～208写入信息“0”。接下来，对MTJ元件201经由位线选择晶体管251施加正的电位Va，并且对MTJ元件202～208经由位线选择晶体管252～258施加例如负的电位Vp，进而在导电层12中使写入电流从第2端子12b流向第1端子12a。由此，对MTJ元件201写入信息“1”。由此，对存储器单元10写入数字信息(1，0，0，0，0，0，0，0)。
如果设为激活位的阈值电流Icha(＝Ic0/2)、非激活位的阈值电流Ichp，则还能够将Ichp设定为Ichp＝1.5Ic0 (6)。
因此，写入电流Iw0是
Iw0～1.5Icha＝0.75Ic0 (7)，
有Iw0＝0.5Ichp (8)。
由此，能够使误写入发生概率成为可忽略的(<10－9)等级。
此外，与第1实施方式同样地，使用图1所示的控制电路110、120，进行本实施方式中的写入。
第6实施方式也能够与第1实施方式同样地提供能够降低能耗的磁存储器。
如以上说明，根据各实施方式，能够通过2次的写入动作，对多个磁阻元件写入数字信息，能够使写入能量降低近一个数量级。
接下来，说明进一步改善写入错误率WER(Write Error Rate)的方法。
基于一次写入的写入概率Psw以如下方式进行近似(参照Springer Science+Business Media Dordrecht 2013Yongbing Xu，David D.Awshalom and Junsaku Nitta，Handbook of Spintronics 10.1007/978－94－007－76004－3_39－1)。
【式1】
因此，非写入概率PnSW为PnSW＝1－PSW。
在此，f0被称为试行频度(attempt frequency)，考虑为通常～1×109Hz左右。tp是写入脉冲宽度，Iw是写入电流，Ic0是向写入脉冲宽度tp＝1ns内插的情况下的反转电流值(写入概率50％)。另外，ΔSW是表示热稳定性的指标，在用ΔESW表示开关能量、用kB表示玻尔兹曼常数、用T表示绝对温度的情况下，通过ΔSW＝(ΔESW/(kBT))来表示。
另外，x是1～2的值，是根据磁存储器确定的值。
写入错误率WER的改善的第1方法是仅仅增大写入脉冲宽度tp。在理想的位(存储器元件、即MTJ元件)中，如果增大写入脉冲宽度tp，则反转电流值Ic0、即脉冲宽度tp增大，从而能够依照上述公式，降低非写入概率PnSW。
在储存级存储器的应用的情况下，能够使写入脉冲宽度tp增大至200ns左右。或者，即使施加多次写入脉冲tp，也有效。
如果将基于一次写入脉冲宽度tp的选择位的写入概率设为Psw、将非选择位的非写入概率设为Pnsw，则通过施加宽度为2tp的写入脉冲或者将宽度tp的写入脉冲施加两次，不写入选择位的概率为(1－PSsw)2，非选择位的非写入概率为约2Pnsw。例如，在将(1－PSsw)设定为1×10－6、将PnSW设定为1×10－11的情况下，通过施加宽度为2tp的写入脉冲或者将宽度tp的写入脉冲施加两次，使选择位的写入概率成为1×10－12左右，使非选择位的非写入概率2PnSW成为2×10－11。即，通过施加该写入脉冲，能够大幅提高写入选择位的概率以及不写入非选择位的概率，其结果，能够使写入错误率WER成为1×10－11多。
在上述中，说明了通过施加电压而使位激活来降低写入电流Iw0的例子，但以下说明在使用面内磁化方式的MTJ的情况下降低反转电流值Ic0自身的方法。
如上所述反转电流值Ic0与存储层的单轴磁各向异性成比例、更准确地说与单轴磁各向异性能量ΔEret成比例。进而，反转电流值Ic0与开关能量ΔEsw也成比例。因此，能够如下式(9)所示那样记述。
Ic0＝4eα/hθSH(ΔEret+ΔEsw)tbewbe/ARwsl 2 (9)
在此，e、α、h、θSH、ΔEret、ΔEsw、AR、tbe、wbe、sl、wsl分别是电子的电荷、阻尼常数、约化普朗克常数(reduced Planck constant)、自旋注入效率、单轴磁各向异性能量(保留能量)、开关能量、存储层(MTJ)的纵横比、导电层的厚度、导电层的宽度、存储层的厚度、存储层的宽度。
开关能量ΔEsw是大致存储层的铅垂方向的反磁场能量。如果对存储层赋予适当大小的垂直磁各向异性，则能够维持单轴磁各向异性能量ΔEret，准确地抑制降低，降低反转电流值Ic0。
图16示出该效果的计算例。图16是示出在存储层和隧道势垒的界面产生的界面磁各向异性(Ks)和反转电流值Ic0的关系的图。如图16的箭头所示，通过将界面磁各向异性Ks设为1.6erg/cm2左右，能够使反转电流值Ic0降低为1/4左右。此外，在该计算中，阻尼常数α为0.01。
(实施例)
在上述第1至第6实施方式及其变形例的磁存储器中，将邻接的位(MTJ元件)接近配置，所以在微细化时，存在产生位之间的相互作用的担忧。以下，以降低该位之间的相互作用而确保稳定的存储器动作的磁存储器为实施例，进行说明。
(第1实施例)
参照图17，说明第1实施例的磁存储器。图17是仅仅增大位之间的距离PMTJ而在磁通从存储层无法到达的部分配置有邻接位的第1实施例的磁存储器的剖面图。如果仅仅增大位之间的距离PMTJ，则导电层12的电阻增加而发生恶劣影响，所以增加位之间的导电层12的厚度，减少导电层12的电阻增大。即，构成为在邻接的MTJ元件20i、20i+1(i＝1，…，8)之间配置有导电率大的材料的层50。层50使用例如Ta、W、Cu等。
当然，即使在不增大位之间的距离的情况下，只要在位之间配置层50而使导电层12增厚，抑制导电层12的电阻增大，就降低该部分的电压效应的恶劣影响，进一步实现低能耗化。
在这些情况下，MTJ元件与厚的导电层50之间的距离d优选设定为d≥λs，防止阈值电流Ic0的增大。此处，λs是导电层12的自旋扩散长度，典型地是约0.5nm～1nm左右。在避免导电层12的高电阻化的意义下，距离d优选设定为
2λs>d≥λs。
图18至图21示出第1实施例的磁存储器的制造方法。首先，在导电层12上，依次形成成为存储层21的磁性层、非磁性层22以及成为参照层23的磁性层。在磁性层23上，形成用于对MTJ元件进行构图的掩模40(图18)。
接下来，使用掩模40，对磁性层23、非磁性层22、磁性层21进行构图，形成MTJ元件20。之后，在MTJ元件20的侧面形成由绝缘体构成的侧壁42(图19)。该侧壁42的厚度为MTJ元件20与厚的层50之间的距离D。
接下来，如图20所示，沉积导电率大的材料的层50。接下来，对层50进行蚀刻直至侧壁42的上表面露出为止。之后，规定MTJ元件20以及层50的进深的方向，进行加工。去除掩模40，完成磁存储器的存储器单元(图21)。
根据该制造方法，能够通过自匹配工艺形成位之间的导电层50，所以即使在不使位之间扩大的情况下，也能够增大位之间的导体层的厚度。特别，在同一导电层上配置大量的位的储存级存储器应用的情况下有效。
此外，也可以如图22所示，在导电层12的下方配置通路(via)等导电体52，使位之间的导电层增厚，抑制导电层的电阻增大。如果按照与存储器单元的两端的通路、即图14A所示的插头相同的工艺来制作，则无需增大成本就能够形成。
(第2实施例)
在第2实施例的磁存储器中，作为存储器元件即MTJ元件的存储层21，使用例如CoFeB/Ru/CoFeB等合成存储层21A(图23)。在该情况下，能够减小来自存储层21A的泄漏磁通自身，所以即使位之间的距离短，也能够降低邻接的MTJ元件的存储层之间的相互作用。
(第3实施例)
第3实施例的磁存储器如图24所示，具有如下结构：在第1至第6实施方式的磁存储器的各存储器单元中，在导电层12的下部，附加例如由NiFe或者CoFeB等构成的软磁性层60。通过使用这样的结构，能够在软磁性层60中吸入来自存储层的泄漏磁通，不仅能够保持位间距离较短的状态而降低邻接的MTJ元件的存储层之间的相互作用，而且还能够增加存储层的保留能量。
(第4实施例)
第4实施例的磁存储器如图25所示，具有在MTJ元件201～208各自的周围隔着绝缘层64附加有软磁性层66的结构。通过使用这样的结构，通过软磁性层55吸入来自存储层的泄漏磁通，从而不仅能够保持位间距离较短的状态而降低邻接的MTJ元件的存储层之间的相互作用，而且还能够增加存储层的保留能量。此外，软磁性层66的磁膜厚(Ms×t’)优选设定为大于存储层的磁膜厚(Ms×t)。在此，Ms是存储层的饱和磁化，t是存储层的膜厚，Ms’是软磁性层的饱和磁化，t’是软磁性层的膜厚。
此外，软磁性层66既可以如在图26中左侧所示，以包围MTJ元件20的周围、即MTJ元件的4个侧面的方式配置，也可以如在图26中右侧所示，以覆盖MTJ元件20的对置的2个侧面的方式配置。此外，图26是存储器元件(MTJ元件)的俯视图。
图27至图30示出以覆盖MTJ元件20的对置的2个侧面的方式配置软磁性层66的情况下的制造方法。
首先，在导电层12上，依次形成成为存储层21的磁性层、非磁性层22以及成为参照层23的磁性层。在磁性层23上，形成用于对MTJ元件进行构图的掩模40(图27)。
接下来，使用掩模40，对磁性层23、非磁性层22、磁性层21进行构图，形成MTJ元件20。之后，在MTJ元件20的侧面形成由绝缘体构成的侧壁42(图28)。该侧壁42的厚度为MTJ元件20与厚的层50之间的距离D。
接下来，如图29所示，在沉积软磁性层66之后，沉积导电率大的材料的层50。接下来，对层50进行蚀刻直至侧壁42的上表面露出为止。之后，规定MTJ元件20以及层50的进深的方向，进行加工。去除掩模40，完成磁存储器的存储器单元(图30)。在该制造方法中，在邻接的位之间形成层50，所以还能够降低位之间的电阻。
以下，记述用于更高速地写入本发明的磁存储器的工夫。
(第5实施例)
参照图31A、31B，说明第5实施例的磁存储器。该第5实施例的磁存储器具有将各MTJ元件20的长边方向配置为相对导电层12延伸方向不是90度地倾斜的方向的结构(图31A)。
在第1至第6实施方式以及第1实施例1至第4实施例中，配置成使各MTJ元件20的长边方向相对于导电层12的延伸方向为大致90度的。因此，在流过写入电流的初期，导电层12的表面的电子的自旋方向和存储层的磁化平行或者反向平行，所以在原理上自旋转移转矩不发挥作用。实际上，由于磁化方向的紊乱等，弱的自旋转移转矩发挥作用，在磁化的旋进变大之后，大的自旋转移转矩发挥作用而完成写入。
相对于此，在第6实施例中，如图31B所示，MTJ元件的存储层的磁化70朝向最长的对角线的方向。其结果，导电层12的表面的电子的自旋方向和存储层的磁化相对于平行或者反向平行而具有某个角度θ。因此，如果流过写入电流，则仅有大的自旋转移转矩发挥作用，能够高速地写入。
在上述中，根据数据写入的观点进行叙述，但在实用上还必须考虑数据读出。特别，在进行大容量化、微细化时，必须同时考虑写入的低能量化和磁阻元件的电阻变化率(MR)的增大。
在该情况下，使存储层的与非磁性层(例如MgO)的界面晶体化，与MgO一起进行(001)取向是要点。在存储层的MgO侧，通常使用添加了B(硼)等的Co、Fe等非晶形材料。通过对其进行退火，释放B等添加元素而使Co、Fe等晶体化，能够实现接近300％的MR。因此，在上述界面配置吸收B等添加元素的材料是有效的。在第1至第6实施方式以及实施例1至6中，作为导电层而使用吸收B等添加元素的材料是有效的，并且在加厚时对高MR化有效果。
(第6实施例)
接下来，参照图32至图34，说明第6实施例的磁存储器。该第6实施例的磁存储器能够高速读出。
如图32所示，1位由一对MTJ元件20a、20b构成，在各个MTJ元件20a、20b中记录相反极性的信息。在一对MTJ元件20a、20b之间配置读出电极70，对MTJ元件20b的参照层23施加电源电压Vdd，使MTJ元件20a的参照层23接地，对电极70施加读出电压Vread，从而经由电极70读出信息(图33、图34)。由此，能够改善信息的可靠性而实现高速读出。此外，在导电层12的下方配置有2个晶体管72a、72b。晶体管72a的源极以及漏极的一方经由插头74a与导电层12连接，另一方经由插头76a与布线77a连接。另外，晶体管72b的源极以及漏极的一方经由插头74b与导电层12连接，另一方经由插头76b与布线77b连接。通过将晶体管72a设为导通，并使写入电流在布线77a与电极70之间流过，从而向MTJ元件20a写入信息。另外，通过将晶体管72b设为导通，使写入电流在布线77b与电极70之间流过，从而向MTJ元件20b写入信息。
(第7实施例)
参照图35以及图36，说明第7实施例的磁存储器。该第7实施例的磁存储器是实现写入速度的大幅提高的例子。在该第7实施例中，倾斜地配置MTJ元件的长轴，并且使其倾角θ为θ<45°(参照图35、36)。在此前的例子中，存储层的磁化在进行旋进的同时反转，所以在写入中需要有限的时间、例如几ns的时间。但是，在第7实施例中，不发生旋进地进行反转。因此，能够按1ns或者其以下的时间进行写入。
(第8实施例)
参照图37，说明第8实施例的磁存储器。该第8实施例的磁存储器被用于LLC(LastLevel Cache，末级高速缓存)等高速中容量的存储器。在该第8实施例中，具有在导电层12上配置的多个位，各位具备一对MTJ元件20a、20b和在这些MTJ元件20a、20b之间配置的电极71。在各位内的一对MTJ元件20a、20b中存储相反极性的信息，通过电极71测定一对MTJ元件20a、20b之间的中间电位。
(第7实施方式)
图38示出第7实施方式的磁存储器。该第7实施方式的磁存储器具有在图6所示的磁存储器1中附加了其写入电路以及读出电路等外围电路的结构。
磁存储器1的第1写入字线WWL11、WWL12分别经由第1字线选择电路110与第1写入电路120连接。第1字线选择电路110具备通过控制信号Ayn<1>、Ayn<2>分别被进行导通/截止控制的开关元件(FET)112<1>、112<2>。
单元选择电路114将控制信号Ac<k、1>(k＝1，…，8)送到磁存储器1的位选择字线bSWLk1，将控制信号Ac<k、2>(k＝1，…，8)送到磁存储器1的位选择字线bSWLk2。
磁存储器1的第2写入字线WWL21、WWL22分别经由第2字线选择电路115与第2写入电路125连接。第2字线选择电路115具备通过控制信号Ays<1>、Ays<2>分别被进行导通/截止控制的开关元件(FET)117<1>、117<2>。
第1写入电路120具备通过控制信号SRCn、SNKn分别被进行导通/截止控制的开关元件(FET)122a、122b。
第2写入电路125具备通过控制信号SRCs、SNKs分别被进行导通/截止控制的开关元件(FET)127a、127b。
磁存储器1的字节选择位线SBL1、SBL2分别从第2位线选择电路140接受控制信号Axw<1>、Axw<2>。
磁存储器1的位线BL1、BL2分别经由第1位线选择电路142与第1读出电路130以及MTJ电压施加电路150连接。第2位线选择电路142具备通过控制信号Axe<1>、Axe<2>分别被进行导通/截止控制的开关元件(FET)142a、142b。
第1读出电路130具备被控制信号SRCr进行导通/截止控制的开关元件(FET)130a和读出放大器139b。
第2读出电路135具备通过控制信号SNKr而被进行导通/截止控制的开关元件(FET)135a，与第2字线选择电路115的开关元件117<1>、117<2>连接。
MTJ电压施加电路150具备通过控制信号SRCv、SNKv分别被进行导通/截止控制的开关元件(FET)152a、152b。
从控制电路160输出控制信号SRCv、SRCs、SRCn、SRCr、SNKv、SNKs、SNKn、SNKr。
从解码器170输出控制信号Axw、Axe、Ayn、Ays、Ac。
在该第7实施方式中，通过第1字线选择电路110、第2字线选择电路115、第1位线选择电路140选择在写入时进行通电的导电层。通电的极性通过控制第1写入电路120及第2写入电路125来进行。另外，通过第1位线选择电路142以及单元选择电路114，选择在写入时施加电压的MTJ元件。通过MTJ电压施加电路150和第1写入电路120及第2写入电路125，调整对MTJ元件施加的电压。
关于读出时的单元选择，使用单元选择电路114、第2位线选择电路140、第1位线选择电路142、第2字线选择电路115来进行选择。在第1读出电路130与第2读出电路135之间通电来进行读出电流。
该第7实施方式也能够提供与第2实施方式同样地能够降低能耗的磁存储器。另外，能够与第2实施方式同样地，降低半选择位的数量，实质上消除误写入。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非旨在限定发明的范围。这些实施方式能够按照其他各种方式来实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、主旨内，同样地包含于权利要求书所记载的发明及其均等范围内。

Claims (17)

1.一种磁存储器，具备：
导电层，具有第1端子及第2端子；
多个磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述导电层，各磁阻元件具有参照层、配置于所述参照层与所述导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及
电路，在第1写入阶段，对所述多个磁阻元件的所述参照层施加第1电位，并且使第1写入电流在所述第1端子与第2端子之间流过，在第2写入阶段，对所述多个磁阻元件中的应该写入数据的磁阻元件的所述参照层施加第2电位并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。
2.一种磁存储器，具备：
导电层，具有第1端子及第2端子；
多个磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述导电层，各磁阻元件具有参照层、配置于所述参照层与所述导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及
电路，在第1写入阶段，对所述多个磁阻元件中的第1群的磁阻元件的所述参照层施加第1电位并且对所述多个磁阻元件中的与所述第1群不同的第2群的磁阻元件的所述参照层施加与所述第1电位不同的第2电位，并且使第1写入电流在所述第1端子与第2端子之间流过，在第2写入阶段，对所述第1群的磁阻元件的所述参照层施加所述第2电位并且对所述第2群的磁阻元件的所述参照层施加所述第1电位，并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。
3.根据权利要求1或者2所述的磁存储器，其特征在于，还具备：
多个第1晶体管，与所述多个磁阻元件对应地设置，各晶体管具有第3端子及第4端子和第1控制端子，所述第3端子与对应的磁阻元件的所述参照层电连接；以及
第2晶体管，具有第5端子及第6端子和第2控制端子，所述第5端子与所述第1端子电连接。
4.根据权利要求3所述的磁存储器，其特征在于，
所述多个第1晶体管的所述第1控制端子与相互不同的多根第1布线连接，所述第4端子与一根第2布线连接。
5.根据权利要求3所述的磁存储器，其特征在于，
还具备第3晶体管，该第3晶体管具有第7端子及第8端子和第3控制端子，所述第7端子与所述第2端子电连接。
6.根据权利要求5所述的磁存储器，其特征在于，
所述多个第1晶体管的所述第1控制端子与相互不同的多根第1布线连接，所述第4端子与一根第2布线连接，
所述第2控制端子和所述第3控制端子与一根第3布线连接。
7.根据权利要求1或者2所述的磁存储器，其特征在于，还具备：
多个二极管，与所述多个磁阻元件对应地设置，各二极管的阴极以及阳极的一方与对应的磁阻元件的所述参照层电连接；以及
第1晶体管，具有第3端子及第4端子和第1控制端子，所述第3端子与所述第1端子电连接。
8.根据权利要求7所述的磁存储器，其特征在于，
还具备第2晶体管，该第2晶体管具有第5端子及第6端子和第2控制端子，所述第5端子与所述第2端子电连接。
9.根据权利要求8所述的磁存储器，其特征在于，
所述第1控制端子和所述第2控制端子与一根第1布线连接。
10.根据权利要求1或者2所述的磁存储器，其特征在于，
所述磁阻元件的所述非磁性层是绝缘层。
11.一种磁存储器，具备：
第1导电层，具有第1端子及第2端子；
第1磁阻元件及第2磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述第1导电层，所述第1磁阻元件及第2磁阻元件分别具有参照层、配置于所述参照层与所述第1导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及
电路，在第1写入阶段，对所述第1磁阻元件及第2磁阻元件的所述参照层施加第1电位并且使第1写入电流在所述第1端子与第2端子之间流过，在第2写入阶段，对所述第1磁阻元件及第2磁阻元件中的应该写入数据的磁阻元件的所述参照层施加第2电位并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。
12.根据权利要求11所述的磁存储器，其特征在于，还具备：
第3端子，配置于所述第1端子与所述第2端子之间的所述导电层，所述第1磁阻元件及第2磁阻元件位于所述第1端子与所述第3端子之间的区域；以及
第3磁阻元件及第4磁阻元件，相互间隔地配置于所述第3端子与所述第2端子之间的所述第1导电层的区域，所述第3磁阻元件及第4磁阻元件分别具有参照层、配置于所述参照层与所述第1导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层，
在所述电路中，
在对所述第1磁阻元件及第2磁阻元件中的至少一个进行写入的情况下，对所述第1磁阻元件及第2磁阻元件的所述参照层施加所述第1电位并且使所述第1写入电流在所述第1端子及第3端子之间流过，对所述第1磁阻元件及第2磁阻元件中的应该写入数据的磁阻元件的所述参照层施加所述第2电位并且使所述第2写入电流在所述第1端子及第3端子之间流过，
在对所述第3磁阻元件及第4磁阻元件中的至少一个进行写入的情况下，对所述第3磁阻元件及第4磁阻元件的所述参照层施加第3电位并且使第3写入电流在所述第2端子及第3端子之间流过，对所述第3磁阻元件及第4磁阻元件中的应该写入数据的磁阻元件的所述参照层施加第4电位并且使与所述第3写入电流反向的第4写入电流在所述第2端子及第3端子之间流过。
13.一种磁存储器，具备：
第1导电层，具有第1端子及第2端子；
第1磁阻元件及第2磁阻元件，相互间隔地配置于所述第1端子与所述第2端子之间的所述第1导电层，所述第1磁阻元件及第2磁阻元件分别具有参照层、配置于所述参照层与所述第1导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层；以及
电路，在第1写入阶段，对所述第1磁阻元件的所述参照层施加第1电位并且对所述第2磁阻元件的所述参照层施加与所述第1电位不同的第2电位，并且使第1写入电流在所述第1端子与第2端子之间流过，在第2写入阶段，对所述第1磁阻元件的所述参照层施加所述第2电位并且对所述第2磁阻元件的所述参照层施加所述第1电位，并且使与所述第1写入电流反向的第2写入电流在所述第1端子与第2端子之间流过。
14.根据权利要求13所述的磁存储器，其特征在于，还具备：
第3端子，配置于所述第1端子与所述第2端子之间的所述导电层，并且所述第1磁阻元件及第2磁阻元件位于所述第1端子与所述第3端子之间的区域；以及
第3磁阻元件及第4磁阻元件，相互间隔地配置于所述第3端子与所述第2端子之间的所述第1导电层的区域，所述第3磁阻元件及第4磁阻元件分别具有参照层、配置于所述参照层与所述第1导电层之间的存储层以及配置于所述存储层与所述参照层之间的非磁性层，
在所述电路中，
在对所述第1磁阻元件及第2磁阻元件中的一个进行写入的情况下，对所述第1磁阻元件的所述参照层施加所述第1电位并且对所述第2磁阻元件的所述参照层施加所述第2电位，并且使所述第1写入电流在所述第1端子及第3端子之间流过，对所述第1磁阻元件的所述参照层施加所述第2电位并且对所述第2磁阻元件的所述参照层施加所述第1电位，并且使所述第2写入电流在所述第2端子及第3端子之间流过，
在对所述第3磁阻元件及第4磁阻元件中的一个进行写入的情况下，对所述第3磁阻元件的所述参照层施加第3电位并且对所述第4磁阻元件的所述参照层施加与所述第3电位不同的第4电位，并且使第3写入电流在所述第2端子及第3端子之间流过，对所述第3磁阻元件的所述参照层施加所述第4电位并且对所述第4磁阻元件的所述参照层施加所述第3电位，并且使与所述第3写入电流反向的第4写入电流在所述第2端子及第3端子之间流过。
15.根据权利要求11或者13所述的磁存储器，其特征在于，
还具备第2导电层，
所述第1导电层具有第1部分至第3部分，所述第1部分位于第2部分与所述第3部分之间，
所述第1磁阻元件的所述存储层位于所述第2部分与所述第1磁阻元件的所述非磁性层之间，所述第2磁阻元件的所述存储层位于所述第3部分与所述第2磁阻元件的所述非磁性层之间，
在所述第1部分配置有所述第2导电层。
16.根据权利要求11或者13所述的磁存储器，其特征在于，
还具备软磁性层，该软磁性层配置于所述第1磁阻元件及第2磁阻元件各自的侧部。
17.根据权利要求1、2、11或者13所述的磁存储器，其特征在于，
所述电路使用多个写入脉冲来进行写入。
CN201610811820.8A 2015-12-14 2016-09-09 磁存储器 Active CN106875969B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015243603 2015-12-14
JP2015-243603 2015-12-14
JP2016-153933 2016-08-04
JP2016153933A JP6270934B2 (ja) 2015-12-14 2016-08-04 磁気メモリ

Publications (2)

Publication Number Publication Date
CN106875969A CN106875969A (zh) 2017-06-20
CN106875969B true CN106875969B (zh) 2019-10-11

Family

ID=59079654

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610811820.8A Active CN106875969B (zh) 2015-12-14 2016-09-09 磁存储器

Country Status (3)

Country Link
JP (1) JP6270934B2 (zh)
CN (1) CN106875969B (zh)
TW (1) TWI622049B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6271654B1 (ja) 2016-08-05 2018-01-31 株式会社東芝 不揮発性メモリ
JP6316474B1 (ja) 2017-03-21 2018-04-25 株式会社東芝 磁気メモリ
US11276447B2 (en) 2017-08-07 2022-03-15 Tdk Corporation Spin current magnetoresistance effect element and magnetic memory
JP6881148B2 (ja) * 2017-08-10 2021-06-02 Tdk株式会社 磁気メモリ
JP6815297B2 (ja) * 2017-09-15 2021-01-20 株式会社東芝 磁気メモリ
JP6434103B1 (ja) * 2017-09-20 2018-12-05 株式会社東芝 磁気メモリ
JP6542319B2 (ja) * 2017-09-20 2019-07-10 株式会社東芝 磁気メモリ
JP6416421B1 (ja) * 2017-09-21 2018-10-31 株式会社東芝 磁気メモリ
US10971293B2 (en) 2017-12-28 2021-04-06 Tdk Corporation Spin-orbit-torque magnetization rotational element, spin-orbit-torque magnetoresistance effect element, and spin-orbit-torque magnetization rotational element manufacturing method
JP7183704B2 (ja) * 2017-12-28 2022-12-06 Tdk株式会社 スピン軌道トルク型磁気抵抗効果素子及びスピン軌道トルク型磁気抵抗効果素子の製造方法
WO2019150532A1 (ja) * 2018-02-01 2019-08-08 Tdk株式会社 データの書き込み方法、検査方法、スピン素子の製造方法及び磁気抵抗効果素子
JP6937278B2 (ja) * 2018-02-28 2021-09-22 株式会社東芝 磁気メモリ及びメモリシステム
JP6553224B1 (ja) 2018-03-07 2019-07-31 株式会社東芝 磁気記憶装置
JP6530527B1 (ja) * 2018-03-19 2019-06-12 株式会社東芝 磁気記憶装置
JP6545853B1 (ja) 2018-03-20 2019-07-17 株式会社東芝 磁気デバイス
JP7051546B2 (ja) * 2018-04-16 2022-04-11 キオクシア株式会社 メモリシステムおよび制御方法
JP7274224B2 (ja) 2018-05-09 2023-05-16 国立大学法人東北大学 磁気抵抗効果素子、磁気メモリアレイ、磁気メモリ装置及び磁気抵抗効果素子の書き込み方法
WO2019244998A1 (ja) 2018-06-21 2019-12-26 国立大学法人東北大学 磁気メモリ装置
JP7005452B2 (ja) 2018-07-30 2022-01-21 株式会社東芝 磁気記憶装置
JP7095490B2 (ja) * 2018-08-27 2022-07-05 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP2020042882A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 磁気メモリ
JP6946253B2 (ja) * 2018-10-26 2021-10-06 株式会社東芝 磁気記憶装置
JP6946252B2 (ja) * 2018-10-26 2021-10-06 株式会社東芝 磁気記憶装置
JP6970076B2 (ja) 2018-11-16 2021-11-24 株式会社東芝 磁気記憶装置
US11158672B2 (en) 2018-12-28 2021-10-26 Samsung Electronics Co., Ltd. Magnetic tunnel junction elements and magnetic resistance memory devices including the same
US11532667B2 (en) 2019-02-13 2022-12-20 Tohoku University Magnetic laminated film, magnetic memory element, and magnetic memory
JP6970132B2 (ja) 2019-02-28 2021-11-24 株式会社東芝 磁気記憶装置
WO2020194366A1 (ja) * 2019-03-22 2020-10-01 Tdk株式会社 不揮発性連想メモリセル、不揮発性連想メモリ装置、及びモニター方法
JP2021048190A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 磁気メモリ
US20220399048A1 (en) 2019-10-17 2022-12-15 Yoda-S, Inc. Magnetic device and arithmetic device
JP2021072318A (ja) 2019-10-29 2021-05-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 磁気メモリ素子及び磁気メモリ装置
JP2021072317A (ja) 2019-10-29 2021-05-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 磁気メモリ素子及び磁気メモリ装置
JP2021072138A (ja) 2019-10-29 2021-05-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． レーストラック磁気メモリ装置、及びその書き込み方法
JP2022059442A (ja) 2020-10-01 2022-04-13 三星電子株式会社 磁気メモリ素子及び磁気メモリ装置
US11922985B2 (en) 2020-10-01 2024-03-05 Samsung Electronics Co., Ltd. Magnetic memory device and magnetic memory apparatus
CN112466358A (zh) * 2020-11-30 2021-03-09 光华临港工程应用技术研发(上海)有限公司 磁性隧道结存储器
WO2022160226A1 (zh) * 2021-01-29 2022-08-04 北京航空航天大学 一种存储阵列、存储器、制备方法及写入方法
US20240074326A1 (en) * 2021-03-12 2024-02-29 Tdk Corporation Magnetoresistance effect element and magnetic memory
WO2023026537A1 (ja) * 2021-08-26 2023-03-02 ソニーセミコンダクタソリューションズ株式会社 メモリ装置及びメモリシステム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101688903A (zh) * 2007-07-10 2010-03-31 法国原子能委员会 使用侧向自旋转移的低噪音磁场传感器
CN103021449A (zh) * 2011-09-26 2013-04-03 株式会社东芝 磁性随机存取存储器
CN103380462A (zh) * 2010-10-26 2013-10-30 国家科学研究中心 可写入磁性元件
CN103633239A (zh) * 2012-08-26 2014-03-12 三星电子株式会社 磁存储器及其提供方法和编程方法
US8879314B2 (en) * 2011-06-06 2014-11-04 Iii Holdings 1, Llc Memory cell with Schottky diode

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8891290B2 (en) * 2010-03-17 2014-11-18 Samsung Electronics Co., Ltd. Method and system for providing inverted dual magnetic tunneling junction elements
WO2013062617A1 (en) * 2011-10-25 2013-05-02 Massachusetts Institute Of Technology High density molecular memory storage with read and write capabilites
US9230626B2 (en) * 2012-08-06 2016-01-05 Cornell University Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures apparatus, methods and applications
KR101266791B1 (ko) * 2012-09-21 2013-05-27 고려대학교 산학협력단 면내 전류와 전기장을 이용한 자기메모리 소자
US9099641B2 (en) * 2012-11-06 2015-08-04 The Regents Of The University Of California Systems and methods for implementing magnetoelectric junctions having improved read-write characteristics

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101688903A (zh) * 2007-07-10 2010-03-31 法国原子能委员会 使用侧向自旋转移的低噪音磁场传感器
CN103380462A (zh) * 2010-10-26 2013-10-30 国家科学研究中心 可写入磁性元件
US8879314B2 (en) * 2011-06-06 2014-11-04 Iii Holdings 1, Llc Memory cell with Schottky diode
CN103021449A (zh) * 2011-09-26 2013-04-03 株式会社东芝 磁性随机存取存储器
CN103633239A (zh) * 2012-08-26 2014-03-12 三星电子株式会社 磁存储器及其提供方法和编程方法

Also Published As

Publication number Publication date
CN106875969A (zh) 2017-06-20
JP2017112351A (ja) 2017-06-22
TW201735026A (zh) 2017-10-01
JP6270934B2 (ja) 2018-01-31
TWI622049B (zh) 2018-04-21

Similar Documents

Publication Publication Date Title
CN106875969B (zh) 磁存储器
US10109334B2 (en) Magnetic memory
US7800942B2 (en) Method and system for providing a magnetic element and magnetic memory being unidirectional writing enabled
JP4380707B2 (ja) 記憶素子
CN102468424B (zh) 用于提供改进转换性能的混合磁隧道结元件的方法和系统
JP6861996B2 (ja) 磁気抵抗効果素子及び磁気メモリ装置
US8988934B2 (en) Multibit cell of magnetic random access memory with perpendicular magnetization
US20170179372A1 (en) Spin-orbit torque bit design for improved switching efficiency
CN102007542B (zh) 在磁存储器件中进行记录的方法
US8750036B2 (en) Unipolar spin-transfer switching memory unit
KR20100132969A (ko) 자기 메모리 소자의 기록 방법
KR20100138825A (ko) 불휘발성 메모리의 기록 방법 및 불휘발성 메모리
CN101625890B (zh) 操作磁随机存取存储器装置的方法
US10290338B2 (en) Tilted synthetic antiferromagnet polarizer/reference layer for STT-MRAM bits
TWI422083B (zh) Magnetic memory lattice and magnetic random access memory
JP5754531B2 (ja) 磁気抵抗効果素子及び磁気ランダムアクセスメモリの製造方法
US7257019B2 (en) Systems and methods for a magnetic memory device that includes a single word line transistor
JP2004023015A (ja) 磁気抵抗効果素子およびその製造方法並びに磁気メモリ装置
JP2008211059A (ja) 記憶素子、メモリ
JP2008205186A (ja) 記憶素子、メモリ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant