JP2020042882A - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP2020042882A
JP2020042882A JP2018170922A JP2018170922A JP2020042882A JP 2020042882 A JP2020042882 A JP 2020042882A JP 2018170922 A JP2018170922 A JP 2018170922A JP 2018170922 A JP2018170922 A JP 2018170922A JP 2020042882 A JP2020042882 A JP 2020042882A
Authority
JP
Japan
Prior art keywords
magnetic
write
pillar
mml
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018170922A
Other languages
English (en)
Inventor
善寛 上田
Yoshihiro Ueda
善寛 上田
宮野　信治
Shinji Miyano
信治 宮野
ミカエル アルノー カンサ
Arnaud Quinsat Michael
ミカエル アルノー カンサ
剛 近藤
Takeshi Kondo
剛 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018170922A priority Critical patent/JP2020042882A/ja
Priority to CN201910138423.2A priority patent/CN110895951B/zh
Priority to US16/285,823 priority patent/US10643683B2/en
Priority to TW108106898A priority patent/TWI705439B/zh
Publication of JP2020042882A publication Critical patent/JP2020042882A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
    • G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
    • G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
    • G11C19/0833—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation using magnetic domain interaction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
    • G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
    • G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
    • G11C19/0841—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation using electric current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Abstract

【課題】一つの実施形態は、低消費電力で動作できる磁気メモリを提供することを目的とする。【解決手段】一つの実施形態によれば、磁性体柱とシフト制御回路と書き込み制御回路とを有する磁気メモリが提供される。シフト制御回路は、磁性体柱の一端側に配されている。書き込み制御回路は、第１の値のデータを磁性体柱に書き込む場合、書き込み線に電流を流す。書き込み線は、磁性体柱の一端近傍を通る線である。書き込み制御回路は、第２の値のデータを磁性体柱に書き込む場合、書き込み線に電流を流さない。【選択図】図９

Description

本実施形態は、磁気メモリに関する。
磁性体柱を有する磁気メモリは、磁性体柱に磁区を形成して情報を書き込む。このとき、磁気メモリを低消費電力で動作させることが望まれる。
特許第６２７１３５０号公報
一つの実施形態は、低消費電力で動作できる磁気メモリを提供することを目的とする。
一つの実施形態によれば、磁性体柱とシフト制御回路と書き込み制御回路とを有する磁気メモリが提供される。シフト制御回路は、磁性体柱の一端側に配されている。書き込み制御回路は、第１の値のデータを磁性体柱に書き込む場合、書き込み線に電流を流す。書き込み線は、磁性体柱の一端近傍を通る線である。書き込み制御回路は、第２の値のデータを磁性体柱に書き込む場合、書き込み線に電流を流さない。
図１は、実施形態にかかる磁気メモリの構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイの構成を示す回路図である。 図３は、実施形態におけるメモリセルアレイの構成を示す斜視図である。 図４は、実施形態における磁性体柱への情報の記録方法を示す図である。 図５は、実施形態における書き込み動作及び読み出し動作を示す図である。 図６は、実施形態における書き込み動作を示す図である。 図７は、実施形態における書き込み動作に用いられる回路を示す図である。 図８は、実施形態における書き込み方法を示すフローチャートである。 図９は、実施形態における書き込み動作を示す波形図である。 図１０は、実施形態における読み出し動作を示す図である。 図１１は、実施形態における読出し動作に用いられる回路を示す図である。 図１２は、実施形態にかかる磁気メモリが配置されたメモリチップを示す図である。 図１３は、実施形態にかかる磁気メモリが配置されたメモリチップが搭載されたメモリシステムを示す図である。
以下に添付図面を参照して、実施形態にかかる磁気メモリを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる磁気メモリについて説明する。磁気メモリは、磁性体柱を有し、磁性体柱に磁区を形成して情報を書き込む。例えば、磁性体柱における磁区毎の磁化の方向で２値を書き込む第１の書き込み方式が考えられる。第１の書き込み方式では、磁性体柱にシフト電流を流して磁性体柱における磁壁をシフトするごとに、磁性体柱の一端近傍を通る書き込み線に書き込むデータに応じた方向の電流を流す。第１の書き込み方式では、第１の値のデータを書き込むときは書き込み線に第１の方向の電流を流し、第２の値のデータを書き込むときは書き込み線に第１の方向と逆の第２の方向の電流を流す。これにより、書き込むデータに応じた方向の誘導磁場を磁性体柱における一端近傍の領域に発生させて書き込みを行う。第１の書き込み方式では、書き込みを行う度に、誘導磁場を発生させるための比較的大きな電流を書き込み線に流すので、消費電力が増大しやすい。
そこで、本実施形態では、磁気メモリにおいて、第１の値のデータを書き込むときは磁壁を形成するように書き込み線に電流を流し第２の値のデータを書き込むときは磁壁を形成しないように書き込み線に電流を流さないようにすることで、磁気メモリの低消費電力化を図る。
具体的には、磁気メモリにおいて、第１の書き込み方式と異なる第２の書き込み方式を採用する。磁気メモリは、第２の書き込み方式に従って磁性体柱にデータを書き込む。第２の書き込み方式では、磁性体柱における磁壁の有無で２値（第１の値又は第２の値）を書き込む。シフト電流でシフトされる磁区の単位で見た場合、磁区とそれに隣接する磁区とで磁化の方向が異なり磁区とそれに隣接する磁区との間に磁壁がある状態を第１の値が書き込まれた状態とすることができる。第１の値は、例えば、“１”とすることができる。磁区とそれに隣接する磁区とで磁化の方向が均等であり磁区とそれに隣接する磁区との間に磁壁がない状態を第２の値が書き込まれた状態とすることができる。第２の値は、例えば、“０”とすることができる。
第２の書き込み方式では、磁気メモリは、第１の値のデータに応じて、書き込み線に対して、磁性体中の一端近傍における磁区の磁化の向きと反対の磁化の方向の磁区が形成される向きに電流を流す。これにより、書き込み線の周りに誘導磁場が発生し、磁性体中の一端近傍における最上の磁区の磁化の向きがその下の磁区の磁化の向きと反転され、最上の磁区とその下の磁区との間に磁壁が形成され、第１の値が書き込まれる。
磁気メモリは、第２の値のデータに応じて、書き込み線に電流を流さない。これにより、書き込み線の周りに誘導磁場が発生せず、磁性体中の一端近傍における最上の磁区の磁化の向きとその下の磁区の磁化の向きとが均等に保たれ、最上の磁区とその下の磁区との間に磁壁が形成されず、その結果、第２の値が書き込まれたことになる。
より具体的には、磁気メモリ１は、図１に示すように構成され得る。図１は、磁気メモリ１の構成を示すブロック図である。
図１に示す磁気メモリ１は、メモリセルアレイ１０、ワード線（ＷＬ）デコーダ２０、ビット線（ＢＬ）デコーダ３０、読み出し回路４０、シフト制御回路５０、フィールド線（ＦＬ）ドライバ６０、書き込み制御回路８０、及びコントローラ７０を有する。
メモリセルアレイ１０は、複数の磁性体柱を有する。各磁性体柱は、データを記憶するための複数の磁区（あるいは磁壁）を含む。メモリセルアレイ１０では、磁性体柱が行列状に配列される。磁性体柱は、ワード線ＷＬとビット線ＢＬとの間に電気的に接続される。磁性体柱は、磁性細線又は磁気記憶細線とも呼ばれる。磁性体柱の詳細については後述する。
ワード線デコーダ２０は、ロウアドレスに基づいて複数のワード線ＷＬから１つのワード線を選択する。ビット線デコーダ３０は、カラムアドレスに基づいて複数のビット線ＢＬから１つのビット線を選択する。読み出し回路４０は、センスアンプを有し、メモリセルアレイ１０内の磁性体柱からデータの読み出しを行う。シフト制御回路５０は、読み出し動作において、磁性体柱内の磁区（あるいは磁壁）を移動させる電圧を印加する。すなわち、磁性体柱に配列された各磁区をシフトさせるシフト電流を出力する。書き込み制御回路８０は、メモリセルアレイ１０内の磁性体柱へのデータの書き込みを行う。フィールド線ドライバ６０は、書き込み時に、書き込み制御回路８０からの制御に従い、フィールド線に電流を流し、フィールド線から書き込みデータに応じた誘導磁場を発生させる。
次に、図２を用いて、メモリセルアレイ１０の回路構成を説明する。図２は、メモリセルアレイ１０の回路構成を示す図である。
ワード線ＷＬとビット線ＢＬとの間に、磁性体柱ＭＭＬが電気的に接続される。磁性体柱ＭＭＬの一端は、磁気抵抗効果素子（あるいは抵抗変化素子、可変抵抗素子）１１、及び選択素子（セレクタ）１２を順に介してワード線ＷＬに接続される。すなわち、磁性体柱ＭＭＬの一端は、磁気抵抗効果素子１１の一端に接続され、磁気抵抗効果素子１１の他端は選択素子１２の一端に接続される。選択素子１２の他端は、ワード線ＷＬに接続される。さらに、磁性体柱ＭＭＬの他端は、ビット線ＢＬに接続される。
磁気抵抗効果素子１１は、例えば、磁化状態に応じて抵抗が変化するＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を含む。選択素子１２は、例えば、閾値電圧以上の電圧が印加されると低抵抗状態となり、闘値電圧より低い電圧が印加されると高抵抗状態となる素子を含む。選択素子１２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は高抵抗状態、例えば電気的に非導通状態である。２端子間に印加する電圧が闘値以上の場合、スイッチ素子は低抵抗状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコグナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、１ｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
例えば、第１方向に配列された複数の磁性体柱ＭＭＬ、磁気抵抗効果素子１１及び選択素子１２は、選択素子１２の他端にて同ーのワード線ＷＬに接続される。一方、第１方向と交差する第２方向に配列された複数の磁性体柱ＭＭＬ、磁気抵抗効果素子１１及び選択素子１２は、磁性体柱ＭＭＬの他端にて同一のビット線ＢＬに接続される。
図３は、メモリセルアレイ１０の構成の一例を示す斜視図である。図３において、互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、磁性体柱ＭＭＬが延伸した方向をＺ方向とする。
Ｙ方向に延伸したビット線ＢＬは、Ｘ方向に複数配列される。ビット線ＢＬ上には、磁性体柱ＭＭＬ、磁気抵抗効果素子１１、及び選択素子１２がＺ方向に配列されている。磁気抵抗効果素子１１は、例えばＭＴＪ素子で構成される。ＭＴＪ素子は、磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓを含む。ＭＴＪ素子の詳細については後述する。
メモリセルアレイ１０の構成を詳述すると、ビット線ＢＬ上には、磁性体柱ＭＭＬが設けられる。磁性体柱ＭＭＬ上には、磁性層１１Ｓが設けられる。磁性層１１ＳはＹ方向にある距離だけ延伸しており、延伸した磁性層１１Ｓ上には非磁性層１１Ｎ及び磁性層１１Ｒが順に設けられる。磁性層１１Ｒ上には、選択素子１２を介してワード線ＷＬが設けられる。
Ｚ方向に設けられた磁性体柱ＭＭＬ、磁気抵抗効果素子１１、及び選択素子１２は、Ｘ及びＹ方向に行列状に配列される。Ｘ方向に配列された選択素子１２上にはワード線ＷＬが設けられる。さらに、磁性層１１Ｓ上には、フィールド線（書き込み線）ＦＬが設けられる。フィールド線ＦＬは、Ｘ方向及びＹ方向に隣接する磁気抵抗効果素子１１の間を縫うように、Ｘ方向にジグザグ状に配置される。
以下に、ＭＴＪ素子について詳述する。ＭＴＪ素子は、磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓを含む。磁性層１１Ｒと磁性層１１Ｓ間には非磁性層１１Ｎが配置される。磁性層１１Ｒは参照層として機能し、磁性層１１Ｓは記憶層として機能する。非磁性層１１Ｎはトンネルバリアとして機能する。なお、ＭＴＪ素子は、さらなる層を含んでいてもよい。
磁性層（記憶層）１１Ｓは、ある軸に沿う方向に磁化されている。例えば、磁性層１１Ｓの磁化は、層１１Ｓ、１１Ｒ、及び１１Ｎの境界面に対して垂直な方向に沿って安定している。磁性層１１Ｓの磁化方向は、磁性体柱ＭＭＬが有する磁区の磁化方向により、反転されることが可能である。
磁性層（参照層）１１Ｒは、方向が固定または不変の磁化を有し、例えば、磁性層（記憶層）１１Ｓの保磁力より大きい保磁力を有する。磁性層１１Ｒの磁化方向が「固定されている」または「不変である」とは、磁性層（記憶層）１１Ｓの磁化を反転させる、磁性体柱ＭＭＬの磁区の磁化方向によって、磁性層１１Ｒの磁化方向が反転しないことを意味する。
磁性層１１Ｒ、非磁性層１１Ｎ、及び磁性層１１Ｓの組は、磁気抵抗効果を示す。具体的には、磁性層１１Ｓの磁化方向と磁性層１１Ｒの磁化方向が平行および反平行であると、ＭＴＪ素子は、それぞれ最小および最大の抵抗値を示す。磁気抵抗効果素子（ＭＴＪ素子）１１は、磁性層（記憶層）１１Ｓと磁性層（参照層）１１Ｒの磁化方向の相対関係が平行であるとき低抵抗状態を、反平行であるとき高抵抗状態をそれぞれ取ることができる。
次に、図４を用いて、磁性体柱ＭＭＬの構成と情報記憶方法について説明する。図４は、図３に示した１つの磁性体柱ＭＭＬのＡ−Ａ’線に沿った断面構造と、磁性体柱ＭＭＬが有する磁区（あるいは磁化状態）の一例と、これら磁区を用いた情報記憶方法を示す図である。
磁気メモリが備える磁性体柱ＭＭＬは、例えば、図３に示したようなＺ方向に延伸した線状の強磁性体から成る。線状の強磁性体は、例えば、図４に示すように、中央部が中空の筒状（例えば、円筒状）であってもよいし、あるいは中央部に中空がない形状であってもよい。強磁性体は、Ｚ方向に沿って複数の磁区を有する。例えば、磁性体柱ＭＭＬは、円筒状の磁性薄膜の断面にＺ方向に沿って磁区Ｍ１，Ｍ２，Ｍ３，・・・を有する。
各磁区は、一方向、あるいは一方向と反対の方向の磁化（あるいは磁化状態）を保持可能である。各磁区は、図４に示すように、円筒の外側からＮ極、Ｓ極の順序で形成される磁化方向と、これと反対に、円筒の外側からＳ極、Ｎ極の順序で形成される磁化方向とを有する。磁区と磁区との磁化方向が異なるときの間の境界を磁壁と称する。なお、各磁区の磁化方向は、磁性体柱ＭＭＬが延伸するＺ方向に対して垂直方向であってもよいし（垂直磁化膜）、あるいは、磁性体柱ＭＭＬが延伸するＺ方向であってもよい（面内磁化膜）。
Ｚ方向において、隣接する２つの磁区の磁化方向が同じ場合は、第２のデータを記憶するものとする。一方、隣接する２つの磁区の磁化方向が異なる場合は、第２のデータと異なる第１のデータを記憶するものとする。例えば、磁区Ｍ１と磁区Ｍ２は、磁化方向が同じであるため“０”を記憶する。一方、磁区Ｍ２と磁区Ｍ３は、磁化方向が異なるため“１”を記憶する。なお、磁区Ｍ１と磁区Ｍ２間のように磁化方向が同じ場合は、磁区Ｍ１と磁区Ｍ２間に磁壁は存在しない。
次に、磁気メモリにおける書き込み及び読み出し動作について説明する。データの読み出しおよび書き込みでは、読み出しまたは書き込みの対象の磁区が、読み出しまたは書き込みのための機構の位置（以下、読み出し位置または書き込み位置と記す）までシフトされる。すなわち、読み出しまたは書き込みの対象磁区が読み出し位置または書き込み位置まで移動するように、磁区間の磁壁がシフトされる。磁壁のシフトは、例えば、磁性体柱ＭＭＬに電流（シフト電流）を流すことにより行われる。
図５は、磁性体柱ＭＭＬに対する書き込み及び読み出しのシーケンスを概念的に示す図である。
まず、書き込みのシーケンスを述べる。書き込みでは、図５（ａ）に示す書き込み前の状態から、図５（ｂ）に示すように、書き込みユニットにより“０”を書き込むと、磁性体柱ＭＭＬの１番目の磁区間に“０”が書き込まれる。次に、図５（ｃ）に示すように、書き込みユニットにより“１”を書き込むと、磁性体柱ＭＭＬの１番目の磁区間の“０”は２番目の磁区間にシフトし、１番目の磁区間に“１”が書き込まれる。さらに、図５（ｄ）に示すように、書き込みユニットにより“０”を書き込むと、磁性体柱ＭＭＬの２番目の磁区間の“０”は３番目の磁区間にシフトし、１番目の磁区間の“１”は２番目の磁区間にシフトし、１番目の磁区間に“０”が書き込まれる。
その後の書き込みでも同様に、図５（ｅ）〜図５（ｉ）に示すように、先に書き込んだデータを、書き込み位置から離れる方向にシフトし、１番目の磁区間にデータを書き込んで行く。
次に、読み出しのシーケンスを述べる。図５（ｊ）〜図５（ｒ）は、磁性体柱ＭＭＬに対する読み出しの概略図である。読み出しでは、図５（ｊ）に示すように、磁性体柱ＭＭＬに読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬの１番目の磁区間に記憶された“１”が読み出される。
次に、図５（ｊ）に示すように、磁性体柱ＭＭＬにシフト電流が流され、磁性体柱ＭＭＬ内の磁区が読み出し位置に近づく方向にシフトされる。これにより、例えば、読み出し前に２番目に存在した磁区間の“０”は１番目の磁区間にシフトし、３番目に存在した磁区間の“１”は２番目の磁区間にシフトする。続いて、図５（ｋ）に示すように、磁性体柱ＭＭＬに読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬの１番目の磁区間に記憶された“０”が読み出される。
次に、図５（ｋ）に示すように、磁性体柱ＭＭＬにシフト電流が流され、磁性体柱ＭＭＬ内の磁区が読み出し位置に近づく方向にシフトされる。これにより、例えば、図５（ｋ）に示した読み出しで、２番目に存在した磁区間の“１”は１番目の磁区間にシフトし、３番目に存在した磁区間の“０”は２番目の磁区間にシフトする。続いて、図５（ｌ）に示すように、磁性体柱ＭＭＬに読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬの１番目の磁区間に記憶された“１”が読み出される。
その後の読み出しでも同様に、図５（ｍ）〜図５（ｒ）に示すように、磁性体柱ＭＭＬ内の各磁区（あるいは各磁壁）が読み出し位置に近づく方向にシフトされ、１番目の磁区間に記憶されたデータが読み出される。
次に、図６を用いて、磁気メモリ１における書き込み動作の概要を説明する。図６は、磁気メモリ１における書き込み動作を示す図であり、磁性体柱ＭＭＬを概略的に示している。
フィールド線ＦＬに電流が流された場合に発生する誘導磁場により書き込み位置ＷＰの磁区が所望の磁化方向を持つように、フィールド線ＦＬと書き込み位置ＷＰとの位置関係が設定されている。
図６（ａ）に示す初期状態では、データを書き込む準備として、磁性体柱ＭＭＬに所定の磁化方向を初期の磁化方向として書き込む（Ｐｒｅ Ｗｒｉｔｅ）。書き込み制御回路８０は、例えば図６（ａ）に波線で示すように、フィールド線ＦＬに紙面手前側から奥行側へ向かう方向に電流を流し、「←」の磁化方向を書き込み位置ＷＰの磁区Ｍ５に書き込む。
図６（ｂ）に示すように、シフト制御回路５０が磁性体柱ＭＭＬ内にシフト電流を流すと、磁性体柱ＭＭＬ内の磁区Ｍ５が書き込み位置ＷＰの下方にシフトされ、書き込み位置ＷＰに磁区Ｍ４がセットされる。書き込み制御回路８０は、データ“０”を受け、データ“０”に応じて、フィールド線ＦＬに電流を流さない。これにより、書き込み位置ＷＰの磁区Ｍ４には、磁区Ｍ５から伝搬した「←」の磁化方向が書き込まれている。すなわち、磁区Ｍ４及び磁区Ｍ５の間に磁壁が形成されず、データ“０”が書き込まれる（０ Ｗｒｉｔｅ）。
図６（ｃ）に示すように、シフト制御回路５０が磁性体柱ＭＭＬ内にシフト電流を流すと、磁性体柱ＭＭＬ内の磁区Ｍ４が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ５がさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ３がセットされる。書き込み制御回路８０は、データ“１”を受け、データ“１”に応じて、図６（ｃ）に波線で示すように、フィールド線ＦＬに紙面奥行側から手前側へ向かう方向に電流を流し、「→」の磁化方向を書き込み位置ＷＰの磁区Ｍ３に書き込む。これにより、書き込み位置ＷＰの磁区Ｍ３には、磁区Ｍ４と異なる磁化方向が書き込まれる。すなわち、磁区Ｍ３及び磁区Ｍ４の間に磁壁が形成され、データ“１”が書き込まれる（１ Ｗｒｉｔｅ）。
図６（ｄ）に示すように、シフト制御回路５０が磁性体柱ＭＭＬ内にシフト電流を流すと、磁性体柱ＭＭＬ内の磁区Ｍ３が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ４，Ｍ５がそれぞれさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ２がセットされる。書き込み制御回路８０は、データ“０”を受け、データ“０”に応じて、フィールド線ＦＬに電流を流さない。これにより、書き込み位置ＷＰの磁区Ｍ２には、磁区Ｍ３から伝搬した「→」の磁化方向が書き込まれている。すなわち、磁区Ｍ２及び磁区Ｍ３の間に磁壁が形成されず、データ“０”が書き込まれる（０ Ｗｒｉｔｅ）。
図６（ｅ）に示すように、シフト制御回路５０が磁性体柱ＭＭＬ内にシフト電流を流すと、磁性体柱ＭＭＬ内の磁区Ｍ２が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ３〜Ｍ５がそれぞれさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ１がセットされる。書き込み制御回路８０は、データ“１”を受け、データ“１”に応じて、図６（ｅ）に波線で示すように、フィールド線ＦＬに紙面手前側から奥行側へ向かう方向に電流を流し、「←」の磁化方向を書き込み位置ＷＰの磁区Ｍ１に書き込む。これにより、書き込み位置ＷＰの磁区Ｍ１には、磁区Ｍ２と異なる磁化方向が書き込まれる。すなわち、磁区Ｍ１及び磁区Ｍ２の間に磁壁が形成され、データ“１”が書き込まれる（１ Ｗｒｉｔｅ）。
次に、書き込み動作に関連した回路について図７を用いて説明する。図７は、書き込み動作に用いられる回路を示す図である。
シフト制御回路５０は、磁性体柱ＭＭＬの一端側に配されている。シフト制御回路５０は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＮＴ１３、マルチプレクサ４２、フィールド線ＦＬを間にして、磁性体柱ＭＭＬと反対側に配されている。
ｎＭＯＳトランジスタＮＴ１３は、ゲートがシフト制御回路５０に電気的に接続され、ソースがシフト基準電位ＶＳに電気的に接続され、ドレインがマルチプレクサ４２に電気的に接続されている。シフト基準電位ＶＳは、グランド電位より高い電位である。シフト制御回路５０は、シフト信号ＳＦＴを生成して出力する。ｎＭＯＳトランジスタＮＴ１３は、アクティブレベルのシフト信号ＳＦＴをゲートで受けた際にオンすることで、シフト電流を磁性体柱ＭＭＬに流すことができる。マルチプレクサ４２は、書き込み用のシフト回路（ｎＭＯＳトランジスタＮＴ１３）と読み出し用のシフト回路（図１１参照）とのいずれかを選択して磁性体柱ＭＭＬに電気的に接続可能である。マルチプレクサ４２は、書き込み動作において、書き込み用のシフト回路（ｎＭＯＳトランジスタＮＴ１３）を選択して磁性体柱ＭＭＬに電気的に接続することができる。
フィールド線ＦＬは、磁性体柱ＭＭＬの一端近傍を通る。フィールド線ＦＬは、磁性体柱ＭＭＬの中心軸から偏心した位置で磁性体柱ＭＭＬの一端近傍を通る。これにより、フィールド線ＦＬに所望の方向の電流（書き込み電流）を流した際に、磁性体柱ＭＭＬの一端近傍を所望の磁化方向に磁化可能である。例えば、フィールド線ＦＬに所望の方向の電流を流した際に、磁性体柱ＭＭＬの一端近傍の部分は、周方向における一部が磁化されるが、その磁化方向が周方向に伝搬されていき、断面視において放射状に磁化方向が分布し得る（図４参照）。
ＦＬドライバ６０は、複数のインバータＩＮＶａ，ＩＮＶｂを有する。複数のインバータＩＮＶａ，ＩＮＶｂは、フィールド線ＦＬの両端に配される。
インバータＩＮＶａは、ｎＭＯＳトランジスタＮＴ１１及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ１１を有する。ｎＭＯＳトランジスタＮＴ１１及びｐＭＯＳトランジスタＰＴ１１は、グランド電位及び書き込み基準電位ＶＷの間にインバータ接続されている。書き込み基準電位ＶＷは、グランド電位より高い電位であり、シフト基準電位ＶＳと異なる電位である。ｎＭＯＳトランジスタＮＴ１１のドレインとｐＭＯＳトランジスタＰＴ１１のドレインとは、フィールド線ＦＬの一端ＦＬａに共通接続されている。ｎＭＯＳトランジスタＮＴ１１のゲートとｐＭＯＳトランジスタＰＴ１１のゲートとは、書き込み制御回路８０に共通接続されている。インバータＩＮＶａは、アクティブレベルの制御信号ＷＴＡｎを受けた際に、ｎＭＯＳトランジスタＮＴ１１をオフさせるとともにｐＭＯＳトランジスタＰＴ１１をオンさせ、フィールド線ＦＬの一端ＦＬａの電位を書き込み基準電位ＶＷ側にプルアップすることができる。制御信号ＷＴＡｎは、ロウアクティブの制御信号とすることができる（ｎはロウアクティブであること表す）。このとき、制御信号ＷＴＢｎがノンアクティブレベル（Ｈレベル）であり、インバータＩＮＶｂがフィールド線ＦＬの他端ＦＬｂの電位をグランド電位にプルダウンしている。これにより、フィールド線ＦＬに対して、一端ＦＬａから他端ＦＬｂへ向かう方向に電流（書き込み電流）を流すことができる。
インバータＩＮＶｂは、ｎＭＯＳトランジスタＮＴ１２及びｐＭＯＳトランジスタＰＴ１２を有する。ｎＭＯＳトランジスタＮＴ１２及びｐＭＯＳトランジスタＰＴ１２は、グランド電位及び書き込み基準電位ＶＷの間にインバータ接続されている。ｎＭＯＳトランジスタＮＴ１２のドレインとｐＭＯＳトランジスタＰＴ１２のドレインとは、フィールド線ＦＬの他端ＦＬｂに共通接続されている。ｎＭＯＳトランジスタＮＴ１２のゲートとｐＭＯＳトランジスタＰＴ１２のゲートとは、書き込み制御回路８０に共通接続されている。インバータＩＮＶｂは、アクティブレベルの制御信号ＷＴＢｎを受けた際に、ｎＭＯＳトランジスタＮＴ１２をオフさせるとともにｐＭＯＳトランジスタＰＴ１２をオンさせ、フィールド線ＦＬの他端ＦＬｂの電位を書き込み基準電位ＶＷ側にプルアップすることができる。制御信号ＷＴＢｎは、ロウアクティブの制御信号とすることができる（ｎはロウアクティブであること表す）。このとき、制御信号ＷＴＡｎがノンアクティブレベル（Ｈレベル）であり、インバータＩＮＶａがフィールド線ＦＬの一端ＦＬａの電位をグランド電位にプルダウンしている。これにより、フィールド線ＦＬに対して、他端ＦＬｂから一端ＦＬａへ向かう方向に電流（書き込み電流）を流すことができる。
次に、図８を用いて、書き込み方法を述べる。図８は、書き込み方法を示すフローチャートである。
磁気メモリ１は、メモリセルアレイ１０における複数の磁性体柱ＭＭＬのうちデータを書き込むべき磁性体柱ＭＭＬを選択すると、選択された磁性体柱ＭＭＬへのデータの書き込みが最初であるか否かを判断する（Ｓ１）。例えば、磁気メモリ１は、メモリセルアレイ１０における複数の磁性体柱ＭＭＬのそれぞれについてデータの書き込み状態を管理する管理情報を有し、その管理情報を参照することで、選択された磁性体柱ＭＭＬへのデータの書き込みが最初であるか否かを判断可能である。
磁気メモリ１は、選択された磁性体柱ＭＭＬへのデータの書き込みが最初である場合（Ｓ１でＹｅｓ）、データを書き込む準備（Ｐｒｅ Ｗｒｉｔｅ）として、制御信号ＷＴＡｎ又は制御信号ＷＴＢｎをアクティブレベルにして、磁性体柱ＭＭＬに所定の磁化方向を初期の磁化方向として書き込む（Ｓ２）。磁気メモリ１は、磁性体柱ＭＭＬ内にシフト電流を流す（Ｓ３）。これにより、磁性体柱ＭＭＬ内の書き込み位置の磁区が書き込み位置の下方にシフトされ、書き込み位置に新たな磁区がセットされる。そして、磁気メモリ１は、磁性体柱ＭＭＬへ書き込むべきデータの値が何にあるのか判断する（Ｓ４）。
一方、磁気メモリ１は、選択された磁性体柱ＭＭＬへのデータの書き込みが最初でない場合（Ｓ１でＮｏ）、Ｓ２，Ｓ３を行わずに、磁性体柱ＭＭＬへ書き込むべきデータの値が何にあるのか判断する（Ｓ４）。
磁気メモリ１は、データの値が「０」であれば、書き込み線制御動作（Ｓ１０）を行わずに処理をＳ３に戻し、データの値が「１」であれば、書き込み線制御動作（Ｓ１０）を行う。具体的には、磁気メモリ１は、図１０において、Ｓ５〜Ｓ７の処理を行う。
磁気メモリ１は、前回の書き込み線の制御で用いた制御信号が何であるのか判断する（Ｓ５）。
磁気メモリ１は、前回の制御信号がＷＴＡｎであれば（Ｓ５でＷＴＡｎ）、磁性体柱ＭＭＬに書き込まれる磁化の方向が前回と逆になるように、制御信号ＷＴＢｎをアクティブレベルにして「１」を磁性体柱ＭＭＬに書き込む（Ｓ６）。
一方、磁気メモリ１は、前回の制御信号がＷＴＢｎであれば（Ｓ５でＷＴＢｎ）、磁性体柱ＭＭＬに書き込まれる磁化の方向が前回と逆になるように、制御信号ＷＴＡｎをアクティブレベルにして「１」を磁性体柱ＭＭＬに書き込む（Ｓ７）。
磁気メモリ１は、書き込むべき全てのデータが磁性体柱ＭＭＬへ書き込まれたか否かを判断する（Ｓ８）。例えば、磁気メモリ１は、管理情報を参照し、その磁性体柱ＭＭＬへ書き込まれたデータ数が書き込み可能なデータ数の上限に達していれば、書き込むべき全てのデータが磁性体柱ＭＭＬへ書き込まれたと判断する。磁気メモリ１は、書き込むべき全てのデータが磁性体柱ＭＭＬへ書き込まれていない場合（Ｓ８でＮｏ）、処理をＳ３へ戻し、書き込むべき全てのデータが磁性体柱ＭＭＬへ書き込まれている場合（Ｓ８でＹｅｓ）、処理を終了する。
次に、図９を用いて、書き込み動作の詳細を述べる。図９は、書き込み動作を示す波形図である。
タイミングｔ１において、書き込み制御回路８０は、制御信号ＷＴＡｎ及び制御信号ＷＴＢｎをいずれもノンアクティブレベル（例えば、Ｈレベル）に維持している。シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベル（例えば、Ｌレベル）に維持している。
タイミングｔ２において、書き込み制御回路８０は、データを書き込む準備（Ｐｒｅ Ｗｒｉｔｅ）を行う指示をコントローラ７０から受けると、その指示に応じて、制御信号ＷＴＡｎをノンアクティブレベルからアクティブレベル（例えば、Ｌレベル）へ遷移させる。このとき、書き込み制御回路８０は、御信号ＷＴＢｎをノンアクティブレベル（例えば、Ｈレベル）に維持している。これにより、フィールド線ＦＬに対して一端ＦＬａから他端ＦＬｂへ向かう方向に電流（書き込み電流）を流すことができ、例えば「←」の磁化方向を書き込み位置ＷＰの磁区Ｍ５に書き込むことができる（図６（ａ）参照）。
タイミングｔ３において、書き込み制御回路８０は、制御信号ＷＴＡｎをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ４において、シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベルからアクティブレベル（例えば、Ｈレベル）へ遷移させる。これにより、磁性体柱ＭＭＬにシフト電流が流され、例えば磁性体柱ＭＭＬ内の磁区Ｍ５が書き込み位置ＷＰの下方にシフトされ、書き込み位置ＷＰに磁区Ｍ４がセットされる（図６（ｂ）参照）。
タイミングｔ５において、シフト制御回路５０は、シフト制御信号ＳＦＴをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ６において、書き込み制御回路８０は、データ“０”を受けると、制御信号ＷＴＡｎ及び制御信号ＷＴＢｎをいずれもノンアクティブレベル（例えば、Ｈレベル）に維持する。これにより、フィールド線ＦＬに対して書き込み電流が流されないので、磁区Ｍ４及び磁区Ｍ５の間に磁壁が形成されず、データ“０”が書き込まれる（図６（ｂ）参照）。
タイミングｔ７において、シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、磁性体柱ＭＭＬにシフト電流が流され、例えば磁性体柱ＭＭＬ内の磁区Ｍ４が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ５がさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ３がセットされる（図６（ｃ）参照）。
タイミングｔ８において、シフト制御回路５０は、シフト制御信号ＳＦＴをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ９において、書き込み制御回路８０は、データ“１”を受けると、前回（タイミングｔ２〜ｔ３）アクティブレベルにされた制御信号がＷＴＡｎであることに応じて、制御信号ＷＴＢｎをアクティブレベルにすべきであると判断する。
タイミングｔ１０において、書き込み制御回路８０は、制御信号ＷＴＢｎをノンアクティブレベルからアクティブレベルへ遷移させる。このとき、書き込み制御回路８０は、御信号ＷＴＡｎをノンアクティブレベルに維持している。これにより、フィールド線ＦＬに対して他端ＦＬｂから一端ＦＬａへ向かう方向に電流（書き込み電流）を流すことができ、例えば磁区Ｍ３及び磁区Ｍ４の間に磁壁が形成され、データ“１”が書き込まれる（図６（ｃ）参照）。
タイミングｔ１１において、書き込み制御回路８０は、制御信号ＷＴＢｎをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ１２において、シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、磁性体柱ＭＭＬ内の磁区Ｍ３が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ４，Ｍ５がそれぞれさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ２がセットされる（図６（ｄ）参照）。
タイミングｔ１３において、シフト制御回路５０は、シフト制御信号ＳＦＴをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ１４において、書き込み制御回路８０は、データ“０”を受けると、制御信号ＷＴＡｎ及び制御信号ＷＴＢｎをいずれもノンアクティブレベルに維持する。これにより、フィールド線ＦＬに対して書き込み電流が流されないので、磁区Ｍ２及び磁区Ｍ３の間に磁壁が形成されず、データ“０”が書き込まれる（図６（ｄ）参照）。
タイミングｔ１５において、シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、磁性体柱ＭＭＬにシフト電流が流され、例えば磁性体柱ＭＭＬ内の磁区Ｍ２が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ３〜Ｍ５がそれぞれさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ１がセットされる（図６（ｅ）参照）。
タイミングｔ１６において、シフト制御回路５０は、シフト制御信号ＳＦＴをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ１７において、書き込み制御回路８０は、データ“１”を受けると、前回（タイミングｔ１０〜ｔ１１）アクティブレベルにされた制御信号がＷＴＢｎであることに応じて、制御信号ＷＴＡｎをアクティブレベルにすべきであると判断する。
タイミングｔ１８において、書き込み制御回路８０は、制御信号ＷＴＡｎをノンアクティブレベルからアクティブレベルへ遷移させる。このとき、書き込み制御回路８０は、御信号ＷＴＢｎをノンアクティブレベルに維持している。これにより、フィールド線ＦＬに対して一端ＦＬａから他端ＦＬｂへ向かう方向に電流（書き込み電流）を流すことができ、例えば磁区Ｍ１及び磁区Ｍ２の間に磁壁が形成され、データ“１”が書き込まれる（図６（ｅ）参照）。
タイミングｔ１９において、書き込み制御回路８０は、制御信号ＷＴＡｎをアクティブレベルからノンアクティブレベルへ遷移させる。
タイミングｔ２０において、シフト制御回路５０は、シフト制御信号ＳＦＴをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、磁性体柱ＭＭＬ内の磁区Ｍ１が書き込み位置ＷＰの下方にシフトされ、磁区Ｍ２〜Ｍ５がそれぞれさらに下方にシフトされ、書き込み位置ＷＰに磁区Ｍ０（図示せず）がセットされる。
タイミングｔ２１において、シフト制御回路５０は、シフト制御信号ＳＦＴをアクティブレベルからノンアクティブレベルへ遷移させる。
次に、図１０を用いて、磁気メモリにおける読み出し方法の概要を説明する。図１０は、磁気メモリにおける読み出し方法を示す図であり、磁気抵抗効果素子（例えば、ＭＴＪ素子）１１と磁性体柱ＭＭＬを概略的に示している。
読み出し位置ＲＰに存在する磁区から磁気抵抗効果素子１１の磁性層１１Ｓへの磁気誘導（あるいは誘導磁場）により、磁性層１１Ｓが読み出し位置ＲＰの磁区と同じ磁化方向を持つように、磁気抵抗効果素子１１の磁性層１１Ｓと、読み出し位置ＲＰとの位置関係が設定されている。
図１０（ａ）に示す初期状態では、読み出し位置ＲＰに磁区Ｍ１が配置され、読み出し位置ＲＰから離れる方向に、磁区Ｍ２，Ｍ３，Ｍ４，Ｍ５が順に配置されている。このとき、読み出し位置ＲＰに配置された磁区Ｍ１からの磁気誘導により、磁性層１１Ｓは磁区Ｍ１と同じ磁化方向を保持する。これにより、磁気抵抗効果素子１１の磁性層１１Ｓは、磁性層１１Ｒと平行な（同じ方向の）磁化方向を持つことになる。これによって、磁気抵抗効果素子１１の電気抵抗は低抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
次に、図１０（ｂ）に示すように、磁性体柱ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ２がセットされる。読み出し位置ＲＰに配置された磁区Ｍ２からの磁気誘導により、磁性層１１Ｓは磁区Ｍ２と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと反平行な磁化方向を持つことになる。これによって、図１０（ａ）の場合と同様に、磁気抵抗効果素子１１の電気抵抗は高抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が高抵抗状態であることをセンスする。
このように、図１０（ａ）に示した１回目のセンスと、図１０（ｂ）に示した２回目のセンスとが異なる抵抗状態である場合、読み出し回路４０は、例えば“１”を出力する。
すなわち、磁区Ｍ１とＭ２に記憶されていたデータとして、“０”が出力される。なおここでは、１回目と２回目のセンスが共に低抵抗状態である場合を説明したが、１回目と２回目のセンスが共に高抵抗状態である場合も、読み出し回路４０は“０”を出力する。
次に、図１０（ｃ）に示すように、磁性体柱ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ３がセットされる。読み出し位置ＲＰに配置された磁区Ｍ３からの磁気誘導により、磁性層１１Ｓは磁区Ｍ３と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと反平行な（反対方向の）磁化方向を持つことになる。これによって、磁気抵抗効果素子１１の電気抵抗は高抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が高抵抗状態であることをセンスする。
このように、図１０（ｂ）に示した２回目のセンスと、図１０（ｃ）に示した３回目のセンスとが共に高抵抗状態である場合、読み出し回路４０は、例えば“０”を出力する。すなわち、磁区Ｍ２とＭ３に記憶されていたデータとして、“０”が出力される。
次に、図１０の（ｄ）に示すように、磁性体柱ＭＭＬ内の磁区が読み出し位置ＲＰの方向にシフトされ、読み出し位置ＲＰに磁区Ｍ４がセットされる。読み出し位置ＲＰに配置された磁区Ｍ４からの磁気誘導により、磁性層１１Ｓは磁区Ｍ４と同じ磁化方向を保持する。これにより、磁性層１１Ｓは、磁性層１１Ｒと平行な磁化方向を持つことになる。
これによって、磁気抵抗効果素子１１の電気抵抗は低抵抗となり、読み出し回路４０は磁気抵抗効果素子１１が低抵抗状態であることをセンスする。
このように、図１０（ｃ）に示した３回目のセンスと、図１０の（ｄ）に示した４回目のセンスとが異なる抵抗状態である場合、読み出し回路４０は、例えば“１”を出力する。
すなわち、磁区Ｍ３とＭ４に記憶されていたデータとして、“１”が出力される。
この読み出し方法では、前回のセンスによる抵抗状態と、現行のセンスによる抵抗状態とが同じである場合、第２のデータ（例えば、“０”）と判定される。一方、前回のセンスによる抵抗状態と、現行のセンスによる抵抗状態とが異なる場合、第１のデータ（例えば、“１”）と判定される。すなわち、連続する２回のセンスで、共に低抵抗状態あるいは共に高抵抗状態がセンスされた場合、第２のデータと判定され、異なる抵抗状態がセンスされた場合、第１のデータと判定される。言い換えると、磁性体柱ＭＭＬ内の接する２つの磁区に対する磁気抵抗効果素子１１の抵抗をセンスし、磁気抵抗効果素子１１の抵抗が変化しない場合、第２のデータと判定され、磁気抵抗効果素子１１の抵抗が変化した場合、第１のデータと判定される。
図１１は、読み出し動作に関連した回路の構成を示す回路図である。読み出し回路４０は、キャパシタＣ１、センスアンプ４６、イコライズ回路４１、マルチプレクサ（Ｍｕｘ）４２、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ１，ＰＴ２、及びｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＮＴ１，ＮＴ２を備える。
以下に、図１１に示した読み出し回路の回路接続を述べる。センスアンプ４６の第１入力端子は、キャパシタＣ１の第１電極、ｐＭＯＳトランジスタＰＴ１のゲート、及びイコライズ回路４１の第１端子に接続される。センスアンプ４６の第２入力端子は、ｐＭＯＳトランジスタＰＴ１のドレイン、ｎＭＯＳトランジスタＮＴ１のドレイン、及びイコライズ回路４１の第２端子に接続される。ｎＭＯＳトランジスタＮＴ１のソースは、ｎＭＯＳトランジスタＮＴ２を介してｐＭＯＳトランジスタＰＴ２のドレイン、及びマルチプレクサ４２の入力端子に接続される。キャパシタＣ１の第２電極、及びｐＭＯＳトランジスタＰＴ１のソースには、読み出し基準電位ＶＲが供給される。読み出し基準電位ＶＲは、グランド電位より高い電位である。さらに、ｐＭＯＳトランジスタＰＴ２のソースには、シフト基準電位ＶＳが供給される。シフト基準電位ＶＳは、グランド電位より高い電位であり、読み出し基準電位ＶＲと異なる電位である。
ｐＭＯＳトランジスタＰＴ２のゲートには、シフト信号ＳＦＴｎが入力される。ｎＭＯＳトランジスタＮＴ１のゲートにはクランプ信号ＶＣＬＭＰが入力され、ｎＭＯＳトランジスタＮＴ２のゲートにはリードイネーブル信号ＲＥが入力される。イコライズ回路４１のトランジスタのゲートには、イコライズ信号ＥＱ，ＥＱｎが入力される。センスアンプ４６からは出力信号ＤＯＵＴが出力される。なお、信号の符号に付した“ｎ”は、ロウアクティブ信号であることを示す。
また、マルチプレクサ４２の出力端子は、磁気抵抗効果素子１１、及び磁性体柱ＭＭＬを介してグラウンド電位に接続される。
読み出し回路４０において、センスアンプ４６の前段の回路は、磁気抵抗効果素子１１が有する抵抗状態をセンスするプリアンプとして機能する。プリアンプは、磁気抵抗効果素子１１の抵抗状態に応じた状態信号をキャパシタＣ１に蓄積させる。
図１２は、磁気メモリ１が複数配置されたメモリチップ（半導体装置）を示す図である。図１３は、メモリチップが搭載されたメモリシステムを示す図である。メモリシステムは、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。
図１２に示すように、磁気メモリ１は、メモリチップ１００上にアレイ状に複数配置され得る。メモリチップ１００上には、周辺回路及びパッド２が設けられる。周辺回路は、磁気メモリ１の書き込み及び読み出し動作を制御する回路、及び磁気メモリ１へ供給する各種電源を生成するための電源回路等を含む。パッドは、外部との接続に用いられる電極等を含む。
また、図１３に示すように、例えば、複数のメモリチップ１００が積層されてマルチチップ２００となる。さらに、マルチチップ２００は、これらマルチチップ２００を制御するメモリコントローラ３００と共に、メモリシステム４００に搭載される。
以上のように、本実施形態では、磁気メモリ１において、第１の値のデータを書き込むときは磁壁を形成するように書き込み線に電流を流し第２の値のデータを書き込むときは磁壁を形成しないように書き込み線に電流を流さないようにする。これにより、磁気メモリ１の書き込み動作を低消費電力で行うことが容易である。すなわち、磁気メモリ１を低消費電力化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 磁気メモリ、５０ シフト制御回路、６０ 書き込み制御回路、ＭＭＬ 磁性体柱。

Claims (6)

  1. 磁性体柱と、
    前記磁性体柱の一端側に配されたシフト制御回路と、
    第１の値のデータを前記磁性体柱に書き込む場合、前記磁性体柱の一端近傍を通る書き込み線に電流を流し、第２の値のデータを前記磁性体柱に書き込む場合、前記書き込み線に電流を流さない書き込み制御回路と、
    を備えた磁気メモリ。
  2. 前記シフト制御回路は、前記第１の値のデータを前記磁性体柱に書き込む場合、前記磁性体柱に電流を流し、前記第２の値のデータを前記磁性体柱に書き込む場合、前記磁性体柱に電流を流す
    請求項１に記載の磁気メモリ。
  3. 前記書き込み制御回路は、前記磁性体柱にデータを書き込む際、初めに前記書き込み線に電流を流して初期の磁化方向を決定する
    請求項１又は２に記載の磁気メモリ。
  4. 前記書き込み制御回路は、第１の期間に、前記書き込み線に第１の方向に電流を流して前記第１の値のデータを前記磁性体柱に書き込み、前記第１の期間より後の第２の期間に、前記書き込み線に前記第１の方向の逆の第２の方向に電流を流して前記第１の値のデータを前記磁性体柱に書き込む
    請求項１から３のいずれか１項に記載の磁気メモリ。
  5. 前記書き込み制御回路は、前記第２の期間より後の第３の期間に、前記書き込み線に前記第１の方向に電流を流して前記第１の値のデータを前記磁性体柱に書き込む
    請求項４に記載の磁気メモリ。
  6. 前記書き込み制御回路は、前記第１の期間より前の第４の期間に、前記書き込み線に前記第２の方向に電流を流して初期値を前記磁性体柱に書き込む
    請求項４又は５に記載の磁気メモリ。
JP2018170922A 2018-09-12 2018-09-12 磁気メモリ Pending JP2020042882A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018170922A JP2020042882A (ja) 2018-09-12 2018-09-12 磁気メモリ
CN201910138423.2A CN110895951B (zh) 2018-09-12 2019-02-25 磁存储器
US16/285,823 US10643683B2 (en) 2018-09-12 2019-02-26 Magnetic memory
TW108106898A TWI705439B (zh) 2018-09-12 2019-02-27 磁性記憶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018170922A JP2020042882A (ja) 2018-09-12 2018-09-12 磁気メモリ

Publications (1)

Publication Number Publication Date
JP2020042882A true JP2020042882A (ja) 2020-03-19

Family

ID=69720994

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018170922A Pending JP2020042882A (ja) 2018-09-12 2018-09-12 磁気メモリ

Country Status (4)

Country Link
US (1) US10643683B2 (ja)
JP (1) JP2020042882A (ja)
CN (1) CN110895951B (ja)
TW (1) TWI705439B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748589B1 (en) 2019-03-12 2020-08-18 Toshiba Memory Corporation Memory system
US11037643B2 (en) 2019-03-12 2021-06-15 Toshiba Memory Corporation Memory system for controlling magnetic memory
US11120858B2 (en) 2019-09-17 2021-09-14 Kioxia Corporation Magnetic memory

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155178A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 磁気記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576969B2 (en) * 2001-09-25 2003-06-10 Hewlett-Packard Development Company, L.P. Magneto-resistive device having soft reference layer
US7020008B2 (en) * 2001-12-26 2006-03-28 Renesas Technology Corp. Thin film magnetic memory device writing data with bidirectional current
US6625059B1 (en) * 2002-03-06 2003-09-23 Hewlett-Packard Development Company, L.P. Synthetic ferrimagnet reference layer for a magnetic storage device
US7338776B2 (en) 2002-03-20 2008-03-04 Jcr Pharmaceuticals Co., Ltd. Production of UGPPase
US6794695B2 (en) * 2002-04-29 2004-09-21 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having a magnetic field sink layer
US7388776B1 (en) 2006-12-22 2008-06-17 Hitachi Global Storage Technologies Netherlands, B.V. Three-dimensional magnetic memory
JP2008192711A (ja) 2007-02-01 2008-08-21 Nec Corp 磁気メモリ
JP2011119537A (ja) 2009-12-04 2011-06-16 Nec Corp メモリセル及び磁気ランダムアクセスメモリ
US9047965B2 (en) * 2011-12-20 2015-06-02 Everspin Technologies, Inc. Circuit and method for spin-torque MRAM bit line and source line voltage regulation
JP6104774B2 (ja) 2013-09-19 2017-03-29 株式会社東芝 磁壁移動型メモリおよびその書き込み方法
JP6271350B2 (ja) 2014-06-25 2018-01-31 東芝メモリ株式会社 磁気メモリ、シフトレジスタメモリ、および磁気メモリの製造方法
US20160268501A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Magnetic memory device
JP6270934B2 (ja) * 2015-12-14 2018-01-31 株式会社東芝 磁気メモリ
JP2018026421A (ja) * 2016-08-09 2018-02-15 株式会社東芝 磁気記憶装置
JP2019164848A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 磁気記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748589B1 (en) 2019-03-12 2020-08-18 Toshiba Memory Corporation Memory system
US11037643B2 (en) 2019-03-12 2021-06-15 Toshiba Memory Corporation Memory system for controlling magnetic memory
US11120858B2 (en) 2019-09-17 2021-09-14 Kioxia Corporation Magnetic memory

Also Published As

Publication number Publication date
CN110895951A (zh) 2020-03-20
US10643683B2 (en) 2020-05-05
US20200082863A1 (en) 2020-03-12
TWI705439B (zh) 2020-09-21
CN110895951B (zh) 2023-10-20
TW202011397A (zh) 2020-03-16

Similar Documents

Publication Publication Date Title
TWI686797B (zh) 磁性記憶裝置
KR101312366B1 (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
CN110895951B (zh) 磁存储器
JP2019160368A (ja) 半導体記憶装置
JP5345091B2 (ja) 情報保存装置及びその動作方法
CN104051001A (zh) 源极线浮置电路、包括其的存储器件和读取其数据的方法
JP5091969B2 (ja) 半導体記憶装置
KR20110022088A (ko) 감소된 비트 셀 크기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 기록 동작
CN107808680B (zh) 存储装置
KR101068573B1 (ko) 반도체 메모리 장치
EP1612807A2 (en) Random access memory array with parity bit architecture
US9437270B2 (en) Nonvolatile memory apparatus for controlling a voltage level of enabling a local switch
CN108630262B (zh) 半导体存储装置
JP2016167333A (ja) 疑似ページモードのメモリアーキテクチャおよび方法
JP2010027178A (ja) 記憶装置
US8773897B2 (en) Writing circuit for a magnetoresistive memory cell, memory cell arrangement and method of writing into a magnetoresistive memory cell of a memory cell arrangement
US10446213B1 (en) Bitline control in differential magnetic memory
JP2017162535A (ja) 記憶装置、情報処理装置、および、記憶装置の制御方法
TWI620182B (zh) 半導體記憶體裝置
KR101605607B1 (ko) 접힌 메모리 어레이 구조를 가지는 자기 저항 메모리 장치
JP2022136786A (ja) 不揮発性記憶装置
JP5137390B2 (ja) 不揮発性記憶装置
JP4698712B2 (ja) 薄膜磁性体記憶装置
JP2010055674A (ja) 半導体装置
JP2005353145A (ja) 半導体記憶装置