JP6970132B2 - 磁気記憶装置 - Google Patents
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Description
本発明の実施形態は、磁気記憶装置に関する。
磁気記憶装置において、安定した動作が望まれる。
本発明の実施形態は、安定した動作が得られる磁気記憶装置を提供する。
本発明の実施形態によれば、磁気記憶装置は、導電部材、第１素子部及び制御部を含む。前記導電部材は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む。前記第１素子部は、第１素子、第１配線及び第１回路を含む。前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含む。前記第１配線は、前記第１磁性層と電気的に接続される。前記第１回路は、前記第１配線と電気的に接続される。前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含む。前記第１スイッチの一端は、前記第１配線と電気的に接続される。前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続される。前記第１並列スイッチの一端は、前記第１配線と電気的に接続される。前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続される。前記制御部は、少なくとも第１電流供給動作を実施する。前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る磁気記憶装置を例示する模式図である。
図１に示すように、実施形態に係る磁気記憶装置１１０は、導電部材２１、第１素子部ＥＰ１、及び、制御部７０を含む。
図１は、第１実施形態に係る磁気記憶装置を例示する模式図である。
図１に示すように、実施形態に係る磁気記憶装置１１０は、導電部材２１、第１素子部ＥＰ１、及び、制御部７０を含む。
導電部材２１は、第１部分２１ａ、第２部分２１ｂ及び第３部分２１ｃを含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとの間にある。
第１素子部ＥＰ１は、第１素子ＳＢ１、第１配線ＢＬ１及び第１回路３１を含む。
第１素子ＳＢ１は、第１磁性層１１、第１対向磁性層１１ｃ及び第１非磁性層１１ｎを含む。第１対向磁性層１１ｃは、第３部分２１ｃと第１磁性層１１との間に設けられる。第１非磁性層１１ｎは、第１対向磁性層１１ｃと第１磁性層１１との間に設けられる。
例えば、第１部分２１ａから第２部分２１ｂへの方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
第３部分２１ｃから第１磁性層１１への方向は、例えば、Ｚ軸方向に沿う。
第１配線ＢＬ１は、第１磁性層１１と電気的に接続される。第１配線ＢＬ１は、例えばビット線である。この例では、第１配線ＢＬ１と第１磁性層１１を含む電流経路に、スイッチＳｗ１（例えばトランジスタなど）が設けられている。
第１回路３１は、第１配線ＢＬ１と電気的に接続される。第１回路３１の少なくとも一部は、例えば、読み出し回路として機能する。
制御部７０は、例えば、第１部分２１ａ、第２部分２１ｂ及び第１回路３１と電気的に接続される。例えば、制御部７０は、駆動回路７５を含む。駆動回路７５と導電部材２１との間の電流経路にスイッチ（例えばトランジスタなど）などが設けられても良い。この例では、第１部分２１ａと駆動回路７５との間の電流経路にスイッチＳｗ２１が設けられている。スイッチＳｗ２１は、第２部分２１ｂと駆動回路７５との間の電流経路に設けられても良い。
制御部７０は、導電部材２１に電流を供給可能である。例えば、１つの動作において、制御部７０は、第１部分２１ａから第２部分２１ｂへの向きの第１電流ｉ１を導電部材２１供給する。例えば、別の動作において、制御部７０は、第２部分２１ｂから第１部分２１ａへの向きの第２電流ｉ２を導電部材２１供給する。
第１素子ＳＢ１の電気抵抗は、導電部材２１に流れる電流の向きにより制御できる。例えば、第１電流ｉ１が供給されたときに、第１素子ＳＢ１の電気抵抗は、第１電気抵抗になる。例えば、第２電流ｉ２が供給されたときに、第１素子ＳＢ１の電気抵抗は、第２電気抵抗になる。第２電気抵抗は、第１電気抵抗とは異なる。電気抵抗の差は、導電部材２１に流れる電流によるスピンホール効果により生じると考えられる。
例えば、第１電流ｉ１により、第１対向磁性層１１ｃの磁化が、１つの方向に向く。第２電流ｉ２により、第１対向磁性層１１ｃの磁化が、別の方向に向く。一方、第１磁性層１１の磁化は、実質的に変化しない。第１電流ｉ１が供給されたときの第１対向磁性層１１ｃの磁化と第１磁性層１１の磁化との間の角度は、第２電流ｉ２が供給されたときの第１対向磁性層１１ｃの磁化と第１磁性層１１の磁化との間の角度とは、異なる。角度の違いが電気抵抗の違いとなる。これは、例えば、磁気抵抗効果に基づく。
複数の電気抵抗が、記憶される情報と対応づけられる。例えば、高抵抗状態が「０」に対応する。例えば、低抵抗状態が「１」に対応する。第１素子ＳＢ１は、このような複数の電気抵抗の状態を保持可能である。第１素子ＳＢ１は、１つのメモリセルに対応する。
以下の説明では、導電部材２１に上記の第１電流ｉ１が流れたときに第１素子ＳＢ１は、低抵抗状態になり、導電部材２１に上記の第２電流ｉ２が流れたときに第１素子ＳＢ１は、高抵抗状態になる、とする。低抵抗状態と高抵抗状態とが互いに入れ替わっても良い。
さらに、これらの電流が流れるときにおいて、導電部材２１の電位を基準にしたときの第１磁性層１１の電位により、第１対向磁性層１１ｃの磁化の変化のし易さが変化する。例えば、導電部材２１の電位を基準にしたときの第１磁性層１１の電位Ｖａ１が正及び負の一方の第１極性のときに、第１対向磁性層１１ｃの磁化が変化し易い。第１磁性層１１の電位Ｖａ１が正及び負の他方の第２極性のときに、第１対向磁性層１１ｃの磁化が変化し難い。例えば、電位Ｖａ１が負極性の第１印加電位ときの第１対向磁性層１１ｃの磁化は、電位Ｖａ１が正極性の第２印加電位ときの第１対向磁性層１１ｃの磁化に比べて、変化し易い。第１印加電位は、例えば、「選択電位」である。第２印加電位は、例えば「非選択電位」である。このような磁化の変化のし易さの変化は、例えば、第１対向磁性層１１ｃの磁気特性が電位によって変化することに基づく。以下の説明では、「選択電位」は負極性で、「非選択電位」は正極性とする。実施形態において、これらの極性は逆でも良い。
上記のような動作により、第１素子ＳＢ１に情報が書き込まれる。上記の動作は、例えば、制御部７０により行われる。
第１回路３１は、第１素子ＳＢ１に記憶された情報（電気抵抗の状態）を検出する機能を有する。第１回路３１は、例えば、読み出し回路の機能を有する。
図１に示すように、第１回路３１は、第１スイッチＳＳ１０、第１容量素子ＣＳ１０、第１並列スイッチＳＰ１０及び第１並列容量素子ＣＰ１０を含む。
第１スイッチＳＳ１０の一端ＳＳ１１は、第１配線ＢＬ１と電気的に接続される。第１スイッチＳＳ１０の他端ＳＳ１２は、第１容量素子ＣＳ１０の一端ＣＳ１１と電気的に接続される。例えば、第１容量素子ＣＳ１０の一端ＣＳ１１は、第１回路配線ＢＬａにより、第１スイッチＳＳ１０の他端ＳＳ１２と電気的に接続されている。
第１並列スイッチＳＰ１０の一端ＳＰ１１は、第１配線ＢＬ１と電気的に接続される。第１並列スイッチＳＰ１０の他端ＳＰ１２は、第１並列容量素子ＣＰ１０の一端ＣＰ１１と電気的に接続される。例えば、第１並列容量素子ＣＰ１０の一端ＣＰ１１は、第２回路配線ＢＬｂにより、第１並列スイッチＳＰ１０の他端ＳＰ１２と電気的に接続されている。
第１並列容量素子ＣＰ１０の他端ＣＰ１２は、第１容量素子ＣＳ１０の他端ＣＳ１２と電気的に接続される。この例では、他端ＣＰ１２は、他端ＣＳ１２とグランドを介して電気的に接続される。
例えば、第１スイッチＳＳ１０のゲートには、第１スイッチ信号ＩＳ１が入力される。第１並列スイッチＳＰ１０のゲートには、第１並列スイッチ信号ＩＰ１が入力される。
この例では、第１回路３１は、第１検出回路ＳＡ１を含む。第１検出回路ＳＡ１は、第１容量素子ＣＳ１０の一端ＣＳ１１、及び、第１並列容量素子ＣＰ１０の一端ＣＰ１１と電気的に接続される。
この例では、第１検出回路ＳＡ１は、ラッチ型センスアンプの構成を有する。第１検出回路ＳＡ１は、直列に接続された第１ｐ型トランジスタ及び第１ｎ型トランジスタの組みと、直列に接続された第２ｐ型トランジスタ及び第２ｎ型トランジスタの組みと、を含む。これらの組みは並列に接続される。第１ｐ型トランジスタのゲート及び第２ｎ型トランジスタのゲートが、第１回路配線ＢＬａ及び第２回路配線ＢＬｂの一方と、電気的に接続される。第１ｎ型トランジスタのゲート及び第２ｐ型トランジスタのゲートが、第１回路配線ＢＬａ及び第２回路配線ＢＬｂの他方と、電気的に接続される。
第１検出回路ＳＡ１により、第１素子ＳＢ１を含む電流経路に流れる電流を検出可能である。第１検出回路ＳＡ１は、第１回路配線ＢＬａまたは第２回路配線ＢＬｂの電位を出出力する。
この例では、第１配線ＢＬ１に、プリチャージ回路ＰＣが電気的に接続される。プリチャージ回路ＰＣにより、第１配線ＢＬ１に電荷が供給され第１配線ＢＬ１の電位が制御できる。
以下、第１回路３１の動作の例について説明する。第１回路３１は、例えば、読み出し動作を行う。１つの例において、第１回路３１は、リストア動作をさらに実施しても良い。リストア動作は、読み出し動作の後に行われる。リストア動作において、読み出し動作により変化した記憶状態を読み出し動作の前の状態に戻す。
リストア動作は、後述する第１電流供給動作を含む。第１電流供給動作により、読み出し動作により変化した記憶状態を読み出し動作の前の状態になる。
読み出し動作は、例えば、後述する第１検出動作、第２電流供給動作、及び、第２検出動作を含む。
以下、これらの動作の例について説明する。
図２〜図５は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。
図２は、第１検出動作ＲＯ１を例示している。図３は、第２電流供給動作ＣＯ２を例示している。図４は、第２検出動作ＲＯ２を例示している。図５は、第１電流供給動作ＣＯ１を例示している。以下の説明において、スイッチＳｗ１は導通状態である。以下の説明では、まず、読み出し動作の前において、第１素子ＳＢ１は低抵抗状態である。
図２は、第１検出動作ＲＯ１を例示している。図３は、第２電流供給動作ＣＯ２を例示している。図４は、第２検出動作ＲＯ２を例示している。図５は、第１電流供給動作ＣＯ１を例示している。以下の説明において、スイッチＳｗ１は導通状態である。以下の説明では、まず、読み出し動作の前において、第１素子ＳＢ１は低抵抗状態である。
図２に示すように、第１検出動作ＲＯ１において、制御部７０は、第１スイッチＳＳ１０を導通状態ＣＮにし、第１並列スイッチＳＰ１０を非導通状態ＤＣにする。
これにより、例えば、第１容量素子ＣＳ１０の一端ＣＳ１１（第１回路配線ＢＬａ）の電位は、その時の第１素子ＳＢ１の電気抵抗に応じた電位となる。第１素子ＳＢ１が例えば低電気抵抗状態（例えば磁化が「平行状態Ｐ」の状態）のとき、第１回路配線ＢＬａは低電圧ＬＶ（例えば０．１Ｖ）である。
図３に示すように、第２電流供給動作ＣＯ２において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２電流ｉ２を導電部材２１に供給する。このとき、制御部７０は、例えば、第１スイッチＳＳ１０及び第１並列スイッチＳＰ１０非導通状態ＤＣにする。これにより、第１素子ＳＢ１は、高抵抗状態になる。
図４に示すように、第２検出動作ＲＯ２において、制御部７０は、第１並列スイッチＳＰ１０を導通状態ＣＮにし、第１スイッチＳＳ１０を非導通状態ＤＣにする。
これにより、例えば、第１容量素子ＣＳ１０の一端ＣＳ１１（第１回路配線ＢＬａ）の電位は、その時の第１素子ＳＢ１の電気抵抗に応じた電位となる。第１素子ＳＢ１が例えば高電気抵抗状態（例えば磁化が「反平行状態ＡＰ」の状態）のとき、第２回路配線ＢＬｂは高電圧ＨＶ（例えば０．３Ｖ）である。
第１検出回路ＳＡ１は、例えば、第１検出動作ＲＯ１において第１配線ＢＬ１に流れる電流と、第２検出動作ＲＯ２において第１配線ＢＬ１に流れる電流と、の差に応じた信号を出力可能である。第１検出回路ＳＡ１から出力される信号は、第１素子ＳＢ１の状態に応じて変化する。第１検出回路ＳＡ１は、例えば、第１検出動作ＲＯ１後の第１容量素子ＣＳ１０の一端ＣＳ１１の電位と、第２検出動作ＲＯ２後の第１並列容量素子ＣＰ１０の一端ＳＰ１１の電位と、の差に応じた信号を出力可能である。例えば、第１容量素子ＣＳ１０の一端ＣＳ１１（第１回路配線ＢＬａ）の電位が高い場合、第１検出回路ＳＡ１の端子ＳＡＥに電圧Ｖｄｄを入力されると、第２回路配線ＢＬｂの電位は、電圧Ｖｄｄにクランプされ、第１回路配線ＢＬａの電位は、０Ｖにクランプされる。
このような読み出し動作を行うことで、第１素子ＳＢ１の複数の状態の電気抵抗（電気抵抗に応じた電流）に基づいて、第１素子ＳＢ１の記憶状態を決定できる。例えば、自己参照読み出しが行われる。これにより、第１素子ＳＢ１の記憶状態をより正確に検出することができる。
例えば、読み出し時において、定められた抵抗（または定められた電流）を用いて記憶状態を決定する参考例がある。この場合、例えば、製造工程の変動などに起因して、第１素子ＳＢ１の特性が変動したときに、誤った読み出しの可能性がある。または、誤った読み出しを抑制するために、記憶密度の向上が不十分になる可能性がある。
これに対して、実施形態においては、上記のような自己参照読み出しが行われる。これにより、安定した読み出し動作が可能になる。例えば、記憶密度を向上し易くできる。実施形態によれば、安定した動作が得られる磁気記憶装置を提供できる。
上記の読み出し動作の後に、以下のリストア動作（第１電流供給動作）をさらに実施しても良い。
図５に示すように、制御部７０は、第１電流供給動作ＣＯ１を実施する。第１スイッチＳＳ１０を導通状態にして、第１部分２１ａから第２部分２１ｂへの第１電流ｉ１を導電部材２１に供給する。第１スイッチＳＳ１０が導通状態であるため、第１配線ＢＬ１は、低電圧ＬＶ（例えば０Ｖ）となる。例えば、第１部分２１ａの電位は、やや高い電圧（例えば、０．８Ｖ）であり、第２部分２１ｂの電圧はやや低い電圧（例えば、０．６Ｖ）である。第１配線ＢＬ１の電位（第１磁性層１１の電位）は負極性の電位（選択電位）である。このため、第１電流ｉ１により、第１素子ＳＢ１は第１電流ｉ１の向きに応じた状態（例えば低抵抗状態）になる。これにより、第１素子ＳＢ１は、読み出し動作の前の状態に戻る。このようなリストア動作により、安定した記憶状態が得られる。
以下、読み出し動作の前において、第１素子ＳＢ１が高抵抗状態である場合について説明する。
この場合も、上記と同様の第１検出動作ＲＯ１が行われる。第１回路配線ＢＬａは高電圧ＨＶ（例えば０．３Ｖ）になる。この後、上記の第２電流供給動作ＣＯ２が行われ、第１素子ＳＢ１は、高抵抗状態を維持する。この後、上記と同様の第２検出動作ＲＯ２が行われる。第１回路配線ＢＬｂは高電圧ＨＶ（例えば０．３Ｖ）である。第１検出回路ＳＡ１からの出力は、例えば、第１検出動作ＲＯ１後の第１容量素子ＣＳ１０の一端ＣＳ１１の電位と、第２検出動作ＲＯ２後の第１並列容量素子ＣＰ１０の一端ＣＰ１１の電位と、の差に応じて変化する。第１容量素子ＣＳ１０の一端ＣＳ１１の電位が、第１並列容量素子ＣＰ１０の一端ＣＰ１１の電位に近い場合に、第１検出回路ＳＡ１の端子ＳＡＥに高電圧Ｖｄｄを入力すると、第２回路配線ＢＬｂの電位は０Ｖにクランプされ、第１回路配線ＢＬａの電位は高電圧Ｖｄｄにクランプされる。このような動作が得られるように、第１検出回路ＳＡ１のトランジスタパラメータが設定される。これにより、初期のデータ（読み出し動作の前の状態）が”０”か”１”かを判別することができる。
このような方法の他、第１容量素子ＣＳ１０の容量と、第１並列容量素子ＣＰ１０の容量と、を互いに異ならせることで、初期のデータを判別しても良い。
上記のような自己参照読み出しにより、安定した読み出し動作が可能になる。例えば、記憶密度を向上し易くできる。安定した動作が得られる磁気記憶装置を提供できる。
この場合も、第１電流供給動作ＣＯ１において、制御部７０は、第１スイッチＳＳ１０を導通状態にして、第１電流ｉ１を導電部材２１に供給する。この場合は、第１配線ＢＬ１の電位（第１磁性層１１の電位）は正極性の電位（非選択電位）であるため、第１電流ｉ１が流れても、第１素子ＳＢ１は、第２電流供給動作ＣＯ２の後の状態を維持する。すなわち、第１素子ＳＢ１は、読み出し動作前の高抵抗状態になる。このようなリストア動作により、安定した記憶状態が得られる。上記のリストア動作は、簡単な回路により実施できる。例えば、高い記憶密度を得やすくできる。
実施形態において、第１電流供給動作ＣＯ１は必要に応じて実施され、実施されてなくても良い。例えば、磁気記憶装置１１０がログメモリとして使用される場合、記憶された情報を読み出した後に、その情報は失われても良い。このような場合には、上記の読み出し動作が行われた後に第１電流供給動作ＣＯ１は行われなくても良い。
上記のように、読み出し動作の前において第１素子ＳＢ１が高抵抗状態である場合、第１容量素子ＣＳ１０の一端ＣＳ１１の電位と、第１並列容量素子ＣＰ１０の一端ＣＰ１１の電位と、は、互いに異なる。読み出し動作の前において第１素子ＳＢ１が低抵抗状態である場合、第１容量素子ＣＳ１０の一端ＣＳ１１の電位と、第１並列容量素子ＣＰ１０の一端ＣＰ１１の電位と、は、互いに実質的に同じである。上記のように第１容量素子ＣＳ１０の容量と、第１並列容量素子ＣＰ１０の容量と、を異ならせる場合は、容量の差に応じた信号が得られ、その信号に基づいて、初期のデータを判別できる。
実施形態において、第１検出動作ＲＯ１の前において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の一方である。第１記憶状態は、高抵抗状態及び低抵抗状態の一方である。第２記憶状態は、高抵抗状態及び低抵抗状態の他方である。高抵抗状態における第１素子ＳＢ１の電気抵抗は、低抵抗状態における第１素子ＳＢ１の電気抵抗よりも高い。
１つの例において、第１検出動作ＲＯ１の前において、第１素子ＳＢ１は、低抵抗状態である。第１電流供給動作ＣＯ１の後において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の上記の一方（低抵抗状態）である。このとき、第２電流供給動作ＣＯ２の後において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の他方（高抵抗状態）である。
別の例において、第１検出動作ＲＯ１の前において、第１素子ＳＢ１は、高抵抗状態である。第１電流供給動作ＣＯ１の後において、第１素子ＳＢ１は、第１記憶状態及び前記第２記憶状態の一方（例えば、高抵抗状態）である。このとき、第２電流供給動作ＣＯ２の後において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の一方（高抵抗状態）である。
第２電流供給動作ＣＯ２において、制御部７０は、第２電流ｉ２を導電部材２１に供給しつつ、第１配線ＢＬ１を第１電位にする。第１電位は、導電部材２１の電位を基準にしたときに、正及び負の一方（例えば負）である。１つの例において、第１容量素子ＣＳ１０の一端ＣＳ１１の電位は、導電部材２１の電位を基準にしたときに、正及び負の上記の一方（例えば負）である。第１並列容量素子ＣＰ１０の一端ＣＰ１１の電位は、導電部材２１の電位を基準にしたときに、正及び負の他方（例えば正）である。
以下、図１〜図５に例示した第１回路３１の動作の例について説明する。
図６は、第１実施形態に係る磁気記憶装置の動作を例示するタイミングチャート図である。
図６の横軸は時間である。図６に示すように、読み出し動作ＲＤは、第１検出動作ＲＯ１、第２電流供給動作ＣＯ２、及び、第２検出動作ＲＯ２を含む。第２電流供給動作ＣＯ２は、第１検出動作ＲＯ１の後に行われる。第２検出動作ＲＯ２は、第２電流供給動作ＣＯ２の後で、第１電流供給動作ＣＯ１の前に行われる。第２検出動作ＲＯ２の後に、リストア動作ＲＳとして、第１電流供給動作ＣＯ１が行われる。
図６の横軸は時間である。図６に示すように、読み出し動作ＲＤは、第１検出動作ＲＯ１、第２電流供給動作ＣＯ２、及び、第２検出動作ＲＯ２を含む。第２電流供給動作ＣＯ２は、第１検出動作ＲＯ１の後に行われる。第２検出動作ＲＯ２は、第２電流供給動作ＣＯ２の後で、第１電流供給動作ＣＯ１の前に行われる。第２検出動作ＲＯ２の後に、リストア動作ＲＳとして、第１電流供給動作ＣＯ１が行われる。
この例では、第２検出動作ＲＯ２と第１電流供給動作ＣＯ１との間に、「SA_enable期間」が設けられている。この期間において、例えば、第１検出回路ＳＡ１の検出結果が出力可能である。
上記の「SA_enable期間」において、例えば、第１検出動作ＲＯ１後の第１容量素子ＣＳ１０の一端ＣＳ１１の電位と、第２検出動作ＲＯ２後の第１並列容量素子ＣＰ１０の一端ＳＰ１１の電位と、の差に応じた信号ＳＡ＿ＯＵＴが出力される。この後、必要に応じて、上記の第１電流供給動作ＣＯ１が行われる。
（第２実施形態）
図７は、第２実施形態に係る磁気記憶装置を例示する模式図である。
図７に示すように、実施形態に係る磁気記憶装置１１１は、導電部材２１、第１素子部ＥＰ１及び制御部７０に加えて、第２素子部ＥＰ２をさらに含む。第２素子部ＥＰ２は、第２素子ＳＢ２、第２配線ＢＬ２及び第２回路３２を含む。
図７は、第２実施形態に係る磁気記憶装置を例示する模式図である。
図７に示すように、実施形態に係る磁気記憶装置１１１は、導電部材２１、第１素子部ＥＰ１及び制御部７０に加えて、第２素子部ＥＰ２をさらに含む。第２素子部ＥＰ２は、第２素子ＳＢ２、第２配線ＢＬ２及び第２回路３２を含む。
第２素子ＳＢ２は、第２磁性層１２、第２対向磁性層１２ｃ及び第２非磁性層１２ｎを含む。第２対向磁性層１２ｃは、第３部分２１ｃの別の部分と、第２磁性層１２と、の間に設けられる。第２非磁性層１２ｎは、第２対向磁性層１２ｃと第２磁性層１２との間に設けられる。
第２配線ＢＬ２は、第２磁性層１２と電気的に接続される。第２回路３２は、第２配線ＢＬ２と電気的に接続される。
第２回路３２は、例えば、第２スイッチＳＳ２０、第２容量素子ＣＳ２０、第２並列スイッチＳＰ２０及び第２並列容量素子ＣＰ２０を含む。
第２スイッチＳＳ２０の一端ＳＳ２１は、第２配線ＢＬ２と電気的に接続される。
第２スイッチＳＳ２０の他端ＳＳ２２は、第２容量素子ＣＳ２０の一端ＣＳ２１と電気的に接続される。
第２並列スイッチＳＰ２０の一端ＳＰ２１は、第２配線ＢＬ２と電気的に接続される。
第２並列スイッチＳＰ２０の他端ＳＰ２２は、第２並列容量素子ＣＰ２０の一端ＣＰ２１と電気的に接続される。
第２並列容量素子ＣＰ２０の他端ＣＰ２２は、第２容量素子ＣＳ２０の他端ＣＳ２２と電気的に接続される。この例では、他端ＣＰ２２は、他端ＣＳ２２とグランドを介して電気的に接続される。
例えば、第２スイッチＳＳ２０のゲートには、第２スイッチ信号ＩＳ２が入力される。第２並列スイッチＳＰ２０のゲートには、第２並列スイッチ信号ＩＰ２が入力される。
第２回路３２は、第２検出回路ＳＡ２を含む。第２検出回路ＳＡ２は、第２容量素子ＣＳ２０の一端ＣＳ２１、及び、第１並列容量素子ＣＰ２０の一端ＣＰ２１と電気的に接続される。
この例においても、第２配線ＢＬ２に、プリチャージ回路ＰＣが電気的に接続される。プリチャージ回路ＰＣにより、第２配線ＢＬ２に電荷が供給され第２配線ＢＬ２の電位が制御できる。
磁気記憶装置１１１においても、第１素子部ＥＰ１について上記の第１検出動作ＲＯ１、第２電流供給動作ＣＯ２、第２検出動作ＲＯ２及び第１電流供給動作ＣＯ１などが実施される。磁気記憶装置１１１において、第２素子部ＥＰ２に上記の第１検出動作ＲＯ１、第２電流供給動作ＣＯ２、第２検出動作ＲＯ２及び第１電流供給動作ＣＯ１などが実施されても良い。
図８（ａ）〜図８（ｃ）、及び、図９は、第２実施形態に係る磁気記憶装置の動作を例示する模式図である。
例えば、制御部７０は、第２素子ＳＢ２に関して、第１検出動作と、その第１検出動作ＲＯ２の後の電流供給動作と、電流供給動作の後の第２検出動作と、を実施する。第２素子ＳＢ２に関するこれらの動作は、例えば、第１素子ＳＢ１における動作と同様である。
例えば、制御部７０は、第２素子ＳＢ２に関して、第１検出動作と、その第１検出動作ＲＯ２の後の電流供給動作と、電流供給動作の後の第２検出動作と、を実施する。第２素子ＳＢ２に関するこれらの動作は、例えば、第１素子ＳＢ１における動作と同様である。
第１検出動作ＲＯ１（図８（ａ）参照）において、制御部７０は、第２スイッチＳＳ２０を導通状態ＣＮにし、第２並列スイッチＳＰ２０を非導通状態ＤＣにする（図７参照）。
電流供給動作（第２電流供給動作ＣＯ２：図８（ｂ）参照）において、制御部７０は、第２部分２１ｂから第１部分２１ａへの電流（第２電流ｉ２）を導電部材２１に供給する。
第２検出動作ＲＯ２（図８（ｃ）参照）において、制御部７０は、第２並列スイッチＳＰ２０を導通状態ＣＮにし、第１スイッチＳＳ２０を非導通状態ＤＣにする（図７参照）。
第２検出回路ＳＡ２（図７参照）は、第１検出動作ＲＯ１後の第２容量素子ＣＳ２０の一端ＣＳ２１の電位と、第２検出動作ＲＯ２後の第１並列容量素子ＣＰ２０の一端ＣＰ２１の電位と、の差に応じた信号を出力可能である。
このようにして、第２素子ＳＢ２に関して、例えば、自己参照読み出しが行われる。安定した読み出し動作が可能になる。例えば、記憶密度を向上し易くできる。
上記の第２電流供給動作ＣＯ２は、第１素子ＳＢ１及び第２素子ＳＢ２について同時に実施されても良い。これにより、第２電流供給動作ＣＯ２の時間が短くできる。
制御部７０は、少なくとも別の第１電流供給動作ＣＯ１を実施しても良い（図９参照）。この別の第１電流供給動作ＣＯ１において、制御部７０は、第２スイッチＳＳ２０を導通状態ＣＮにして、第１電流ｉ１を導電部材２１に供給する。これにより、第２素子ＳＢ２は、読み出し動作ＲＤの前（第１検出動作ＲＯ１の前）の第２素子ＳＢ２の状態に戻る。このようなリストア動作により、安定した記憶状態が得られる。
例えば、第１電流供給動作ＣＯ１は、第１素子部ＥＰ１及び第２素子部ＥＰ２について、一括して実施されても良い。
第２素子ＳＢ２に関する第１電流供給動作ＣＯ１も必要に応じて実施され、省略されても良い。
このような動作が、複数のメモリセルに関して実施されても良い。
例えば、図７に示すように、実施形態に係る磁気記憶装置１１１は、導電部材２１、複数の素子部ＥＰ０、及び、制御部７０を含んでも良い。複数の素子部ＥＰ０は、第１素子部ＥＰ１及び第２素子部ＥＰ２などを含む。
例えば、図７に示すように、実施形態に係る磁気記憶装置１１１は、導電部材２１、複数の素子部ＥＰ０、及び、制御部７０を含んでも良い。複数の素子部ＥＰ０は、第１素子部ＥＰ１及び第２素子部ＥＰ２などを含む。
複数の素子部ＥＰ０の１つ（例えば、第１素子部ＥＰ１）は、第１素子ＳＢ１、第１配線ＢＬ１及び第１回路３１を含む。複数の素子部ＥＰ０の別の１つ（例えば、第２素子部ＥＰ２）は、第２素子ＳＢ２、第２配線ＢＬ２及び第２回路３２を含む。複数の素子部ＥＰ０の第１素子ＳＢ１は、第１部分２１ａから第２部分２１ｂへの方向（例えば、Ｘ軸方向）に沿って並ぶ。
制御部７０は、複数の素子部ＥＰ０の少なくとも２以上について、第１検出動作ＲＯ１、電流供給動作（例えば第２電流供給動作ＣＯ２）、及び、第２検出動作ＲＯ２を含む読み出し動作ＲＤを実施する。例えば、電流供給動作（例えば第２電流供給動作ＣＯ２）は、複数の素子部ＥＰ０について、一括して行われても良い。
制御部７０は、複数の素子部ＥＰ０の少なくとも２以上について、第１電流供給動作ＣＯ１を実施しても良い。第１電流供給動作ＣＯ１において、制御部７０は、第１スイッチＳＳ１０を導通状態にして、第１電流ｉ１を導電部材２１に供給する。第１電流供給動作ＣＯ１は、複数の素子部ＥＰ０について、一括して実施されても良い。
図７に示すように、読み出し動作ＲＤの前において、第１素子ＳＢ１は、「平行状態Ｐ」であり、例えば、低抵抗状態であり、第２素子ＳＢ２は、「反平行状態ＡＰ」であり、例えば、高抵抗状態である。複数の素子ＳＢ０は、「平行状態Ｐ」または「反平行状態ＡＰ」である。図８（ｂ）に示すように、第２電流供給動作ＣＯ２において、複数の素子ＳＢ０は、例えば、「反平行状態ＡＰ」になる。図９に示すように、第１電流供給動作ＣＯ１において、複数の素子ＳＢ０は、元の状態（図７の状態）に戻る。
実施形態において、第１検出動作ＲＯ１及び第２検出動作ＲＯ２の少なくともいずれかにおいて、第３部分２１ｃから第１部分２１ａへの向きの電流と、第３部分２１ｃから第２部分２１ｂへの向きの電流と、が、導電部材２１を流れも良い。この場合、例えば、第１素子ＳＢ１から第１部分２１ａへの向きの電流、及び、第１素子ＳＢ１から第２部分２１ｂへの向きの電流が流れる。第１磁性層１１の電位は、導電部材２１の電位よりも高い。第１磁性層１１は、例えば、「非選択電位」である。これにより、検出動作における電流により、電気抵抗が変化することが抑制される。
実施形態において、第１検出動作ＲＯ１及び第２検出動作ＲＯ２の少なくともいずれかにおいて、第１部分２１ａから第３部分２１ｃへの向きの電流と、第２部分２１ｂから第３部分２１ｃへの向きの電流と、が、導電部材２１を流れても良い。この場合、第３部分２１ｃにおいて電流によるスピンホール効果が小さくなり、検出動作における電流により、電気抵抗が変化することが抑制される。
実施形態において、第１検出動作ＲＯ１及び第２検出動作ＲＯ２の少なくともいずれかにおいて、電流が、第１部分２１ａから第３部分２１ｃへ、及び、第３部分２１ｃから第２部分２１ｂへ流れても良い。例えば、スピンホール効果とスピントランスファ効果とが互いに弱めある。検出動作における電流により、電気抵抗が変化することが抑制される。
実施形態において、第１検出動作ＲＯ１及び第２検出動作ＲＯ２の少なくともいずれかにおいて、電流が、第２部分２１ｂから第３部分２１ｃへ、及び、第３部分２１ｃから第１部分２１ａへ流れても良い。例えば、スピンホール効果とスピントランスファ効果とが互いに弱めある。検出動作における電流により、電気抵抗が変化することが抑制される。
実施形態において、磁気記憶装置は、第１素子部ＥＰ１は、第１素子ＳＢ１を含む。制御部７０は、第１検出動作ＲＯ１と、第１検出動作ＲＯ１の後の電流供給動作（第２電流供給動作ＣＯ２）と、電流供給動作の後の第２検出動作ＲＯ２と、を少なくとも実施しする。電流供給動作において、制御部７０は、導電部材２１の第２部分２１ｂから第１部分２１ａへの電流を導電部材２１に供給する。制御部７０は、第１検出動作ＲＯ１において第１素子部ＥＰ１を流れる電流と、第２検出動作ＲＯ２において第１素子部ＥＰ１を流れる電流と、の差に応じた信号を出力可能である。
制御部７０は、第２検出動作ＲＯ２の後の別の電流供給動作（第１電流供給動作ＣＯ１）をさらに実施可能でも良い。制御部７０は、例えば、第１検出動作ＲＯ１において第１素子部ＥＰ１を流れる電流と、第２検出動作ＲＯ２において第１素子部ＥＰ１を流れる電流と、を記憶可能である。別の電流供給動作（第１電流供給動作ＣＯ１）において、制御部７０は、第１部分２１ａから第２部分２１ｂへの電流を導電部材２１に供給しつつ、電圧を第１素子ＳＢ１に印加する。この電圧は、第１検出動作ＲＯ１において第１素子部ＥＰ１を流れる電流の記憶された値と、第２検出動作ＲＯ２において第１素子部ＥＰ２を流れる電流の記憶された値と、の少なくともいずれかに基づく電圧である。
第１検出動作ＲＯ１の前において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の一方である。上記の別の電流供給動作（第１電流供給動作ＣＯ１）の後において、第１素子ＳＢ１は、第１記憶状態及び前記第２記憶状態の上記の一方である。１つの例において、上記の電流供給動作（第２電流供給動作ＣＯ２）の後において、第１素子ＳＢ１は、第１記憶状態及び第２記憶状態の他方である。別の例において、上記の電流供給動作（第２電流供給動作ＣＯ２）の後において、第１素子ＳＢ１は、第１記憶状態及び前記第２記憶状態の上記の一方である。
実施形態において、導電部材２１は、例えば、Ｔａ、Ｗ、Ｐｔ及びＡｕよりなる群から選択された少なくとも１つを含む。
第１磁性層１１及び第１対向磁性層１１ｃは、例えば、強磁性層である。第１磁性層１１及び第１対向磁性層１１ｃは、例えば、Ｆｅ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つを含む。
第１非磁性層１１ｎは、例えば、第１元素及び第２元素を含む。第１元素は、例えば、Ｍｇ、Ｃａ、Ｓｒ、Ｔｉ、Ｖ、Ｎｂ、Ａｌ、Ｓｉ、Ｃｒ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｂｉ、Ｃｓ、Ｓｔ、Ｌａ及びＣｅよりなる群から選択された少なくとも１つを含む。第２元素は、酸素及び窒素よりなる群から選択された少なくとも１つを含む。第１非磁性層１１ｎは、例えば、ＭｇＯを含む。第１非磁性層１１ｎは、例えば、トンネルバリア層である。
１つの例において、第１非磁性層１１ｎと第１対向磁性層１１ｃとは、互いに接する。第１非磁性層１１ｎと第１対向磁性層１１ｃとの間に別の層が設けられても良い。１つの例において、第１磁性層１１と第１非磁性層１１ｎとは、互いに接する。第１磁性層１１と第１非磁性層１１ｎとの間に別の層が設けられても良い。
１つの例において、導電部材２１と、第１対向磁性層１１ｃと、は、互いに接する。導電部材２１と第１対向磁性層１１ｃとの間に別の層が設けられても良い。
第２磁性層１２、第２対向磁性層１２ｃ及び第２非磁性層１２ｎは、例えば、第１磁性層１１、第１対向磁性層１１ｃ及び第１非磁性層１１ｎの構成をそれぞれ有する。
実施形態は、例えば、以下の構成（例えば技術案）を含む。
（構成１）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。
（構成１）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。
（構成２）
前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、構成１記載の磁気記憶装置。
前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、構成１記載の磁気記憶装置。
（構成３）
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２記載の磁気記憶装置。
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２記載の磁気記憶装置。
（構成４）
前記第２電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成３記載の磁気記憶装置。
前記第２電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成３記載の磁気記憶装置。
（構成５）
前記第２電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成３記載の磁気記憶装置。
前記第２電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成３記載の磁気記憶装置。
（構成６）
前記第２電流供給動作において、前記制御部は、前記第２電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成２〜５のいずれか１つに記載の磁気記憶装置。
前記第２電流供給動作において、前記制御部は、前記第２電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成２〜５のいずれか１つに記載の磁気記憶装置。
（構成７）
第２素子部をさらに備え、
前記第２素子部は、第２素子、第２配線及び第２回路を含み、
前記第２素子は、第２磁性層と、前記第３部分の別の部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２対向磁性層と前記第２磁性層との間に設けられた第２非磁性層と、を含み、
前記第２配線は、前記第２磁性層と電気的に接続され、
前記第２回路は、前記第２配線と電気的に接続され、
前記第２回路は、第２スイッチ、第２容量素子、第２並列スイッチ及び第２並列容量素子を含み、
前記第２スイッチの一端は、前記第２配線と電気的に接続され、
前記第２スイッチの他端は、前記第２容量素子の一端と電気的に接続され、
前記第２並列スイッチの一端は、前記第２配線と電気的に接続され、
前記第２並列スイッチの他端は、前記第２並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも別の第１電流供給動作を実施し、
前記別の第１電流供給動作において、前記制御部は、前記第２スイッチを導通状態にして、前記第１電流を前記導電部材に供給する、構成１〜６のいずれか１つに記載の磁気記憶装置。
第２素子部をさらに備え、
前記第２素子部は、第２素子、第２配線及び第２回路を含み、
前記第２素子は、第２磁性層と、前記第３部分の別の部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２対向磁性層と前記第２磁性層との間に設けられた第２非磁性層と、を含み、
前記第２配線は、前記第２磁性層と電気的に接続され、
前記第２回路は、前記第２配線と電気的に接続され、
前記第２回路は、第２スイッチ、第２容量素子、第２並列スイッチ及び第２並列容量素子を含み、
前記第２スイッチの一端は、前記第２配線と電気的に接続され、
前記第２スイッチの他端は、前記第２容量素子の一端と電気的に接続され、
前記第２並列スイッチの一端は、前記第２配線と電気的に接続され、
前記第２並列スイッチの他端は、前記第２並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも別の第１電流供給動作を実施し、
前記別の第１電流供給動作において、前記制御部は、前記第２スイッチを導通状態にして、前記第１電流を前記導電部材に供給する、構成１〜６のいずれか１つに記載の磁気記憶装置。
（構成８）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作と、を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作と、を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。
（構成９）
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成８記載の磁気記憶装置。
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成８記載の磁気記憶装置。
（構成１０）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成９記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成９記載の磁気記憶装置。
（構成１１）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成９記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成９記載の磁気記憶装置。
（構成１２）
前記電流供給動作において、前記制御部は、前記電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第２検出動作の後において前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第２検出動作の後において前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成９〜１１のいずれか１つに記載の磁気記憶装置。
前記電流供給動作において、前記制御部は、前記電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第２検出動作の後において前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第２検出動作の後において前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成９〜１１のいずれか１つに記載の磁気記憶装置。
（構成１３）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。
（構成１４）
前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、構成１３記載の磁気記憶装置。
前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、構成１３記載の磁気記憶装置。
（構成１５）
前記制御部は、前記第２電流供給動作を、前記複数の素子部の前記第１素子の２以上に関して実施する、構成１４記載の磁気記憶装置。
前記制御部は、前記第２電流供給動作を、前記複数の素子部の前記第１素子の２以上に関して実施する、構成１４記載の磁気記憶装置。
（構成１６）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。
（構成１７）
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成１６記載の磁気記憶装置。
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成１６記載の磁気記憶装置。
（構成１８）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成１６記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成１６記載の磁気記憶装置。
（構成１９）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成１６記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成１６記載の磁気記憶装置。
（構成２０）
前記電流供給動作において、前記制御部は、前記電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第２検出動作の後において前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第２検出動作の後において前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成１６〜１９のいずれか１つに記載の磁気記憶装置。
前記電流供給動作において、前記制御部は、前記電流を前記導電部材に供給しつつ、前記第１配線を第１電位にし、
前記第１電位は、前記導電部材の電位を基準にしたときに、正及び負の一方であり、
前記第２検出動作の後において前記第１容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の前記一方であり、
前記第２検出動作の後において前記第１並列容量素子の前記一端の前記電位は、前記導電部材の前記電位を前記基準にしたときに、正及び負の他方である、構成１６〜１９のいずれか１つに記載の磁気記憶装置。
（構成２１）
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、前記第３部分から前記第１部分への向きの電流と、前記第３部分から前記第２部分への向きの電流と、が、前記導電部材を流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、前記第３部分から前記第１部分への向きの電流と、前記第３部分から前記第２部分への向きの電流と、が、前記導電部材を流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
（構成２２）
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、前記第１部分から前記第３部分への向きの電流と、前記第２部分から前記第３部分への向きの電流と、が、前記導電部材を流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、前記第１部分から前記第３部分への向きの電流と、前記第２部分から前記第３部分への向きの電流と、が、前記導電部材を流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
（構成２３）
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、電流が、前記第１部分から前記第３部分へ、及び、前記第３部分から前記第２部分へ流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、電流が、前記第１部分から前記第３部分へ、及び、前記第３部分から前記第２部分へ流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
（構成２４）
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、電流が、前記第２部分から前記第３部分へ、及び、前記第３部分から前記第１部分へ流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
前記第１検出動作及び前記第２検出動作の少なくともいずれかにおいて、電流が、前記第２部分から前記第３部分へ、及び、前記第３部分から前記第１部分へ流れる、構成２〜６、８〜１２、１４、１５、１６〜２０のいずれか１に記載の磁気記憶装置。
（構成２５）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子及び第１配線を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含む、前記第１素子部と、
制御部と、
を備え、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作と、を少なくとも実施し、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記制御部は、前記第１検出動作において前記第１素子部を流れる電流と、前記第２検出動作において前記第１素子部を流れる電流と、の差に応じた信号を出力可能である、磁気記憶装置。
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子及び第１配線を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含む、前記第１素子部と、
制御部と、
を備え、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作と、を少なくとも実施し、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記制御部は、前記第１検出動作において前記第１素子部を流れる電流と、前記第２検出動作において前記第１素子部を流れる電流と、の差に応じた信号を出力可能である、磁気記憶装置。
（構成２６）
前記制御部は、前記第２検出動作の後の別の電流供給動作をさらに実施可能であり、
前記制御部は、前記第１検出動作において前記第１素子部を流れる電流と、前記第２検出動作において前記第１素子部を流れる電流と、を記憶可能であり、
前記別の電流供給動作において、前記制御部は、前記第１部分から前記第２部分への電流を前記導電部材に供給しつつ、前記第１検出動作において前記第１素子部を流れる前記電流の記憶された値と、前記第２検出動作において前記第１素子部を流れる前記電流の記憶された値と、の少なくともいずれかに基づく電圧を前記第１素子に印加する、構成２５記載の磁気記憶装置。
前記制御部は、前記第２検出動作の後の別の電流供給動作をさらに実施可能であり、
前記制御部は、前記第１検出動作において前記第１素子部を流れる電流と、前記第２検出動作において前記第１素子部を流れる電流と、を記憶可能であり、
前記別の電流供給動作において、前記制御部は、前記第１部分から前記第２部分への電流を前記導電部材に供給しつつ、前記第１検出動作において前記第１素子部を流れる前記電流の記憶された値と、前記第２検出動作において前記第１素子部を流れる前記電流の記憶された値と、の少なくともいずれかに基づく電圧を前記第１素子に印加する、構成２５記載の磁気記憶装置。
（構成２７）
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記別の電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２５記載の磁気記憶装置。
前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記別の電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２５記載の磁気記憶装置。
（構成２８）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成２７記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、構成２７記載の磁気記憶装置。
（構成２９）
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２７記載の磁気記憶装置。
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、構成２７記載の磁気記憶装置。
実施形態によれば、より安定した動作が得られる磁気記憶装置が提供できる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、電気的な素子（トランジスタなどのスイッチなど）が挿入されて、これらの複数の導電体の間に電流が流れる状態を形成可能な状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶装置に含まれる導電部材、磁性層、非磁性層、回路及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した磁気記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１、１２…第１、第２磁性層、 １１ｃ、１２ｃ、…第１、第２対向磁性層、 １１ｎ、１２ｎ…第１、第２非磁性層、 ２１…導電部材、 ２１ａ〜２１ｃ…第１〜第３部分、 ３１、３２…第１、第２回路、 ７０…制御部、 ７５…駆動回路、 １１０、１１１…磁気記憶装置、 ＡＰ…反平行状態、 ＢＬ１、ＢＬ２…第１、第２配線、 ＢＬａ、ＢＬｂ…第１、第２回路配線、 ＣＮ…導通状態、 ＣＯ１、ＣＯ２…第１、第２電流供給動作、 ＣＰ１０、ＣＰ２０…第１、第２並列容量素子、 ＣＰ１１、ＣＰ２１…一端、 ＣＰ１２、ＣＰ２２…他端、 ＣＳ１０、ＣＳ２０…第１、第２容量素子、 ＣＳ１１、ＣＳ２１…一端、 ＣＳ１２、ＣＳ２２…他端、 ＤＣ…非導通状態、 ＥＰ０…素子部、 ＥＰ１、ＥＰ２…第１、第２素子部、 ＨＶ…高電圧、 ＩＰ１、ＩＰ２…第１、第２並列スイッチ信号、 ＩＳ１、ＩＳ２…第１、第２スイッチ信号、 ＬＶ…低電圧、 Ｐ…平行状態、 ＰＣ…プリチャージ回路、 ＲＤ…読み出し動作、 ＲＯ１、ＲＯ２…第１、第２検出動作、 ＲＳ…リストア動作、 ＳＡ＿ＯＵＴ…信号、 ＳＡ１、ＳＡ２…第１、第２検出回路、 ＳＡＥ…端子、 ＳＢ０…素子、 ＳＢ１、ＳＢ２…第１、第２素子、 ＳＰ１０、ＳＰ２０…第１、第２並列スイッチ、 ＳＰ１１、ＳＰ２１…一端、 ＳＰ１２、ＳＰ２２…他端、 ＳＳ１０、ＳＳ２０…第１、第２スイッチ、 ＳＳ１１、ＳＳ２１…一端、 ＳＳ１２、ＳＳ２２…他端、 Ｓｗ１、Ｓｗ２１…スイッチ、 ｉ１、ｉ２…第１、第２電流
Claims (11)
- 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。 - 前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、請求項１記載の磁気記憶装置。 - 前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記第１電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の前記一方である、請求項２記載の磁気記憶装置。 - 第２素子部をさらに備え、
前記第２素子部は、第２素子、第２配線及び第２回路を含み、
前記第２素子は、第２磁性層と、前記第３部分の別の部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２対向磁性層と前記第２磁性層との間に設けられた第２非磁性層と、を含み、
前記第２配線は、前記第２磁性層と電気的に接続され、
前記第２回路は、前記第２配線と電気的に接続され、
前記第２回路は、第２スイッチ、第２容量素子、第２並列スイッチ及び第２並列容量素子を含み、
前記第２スイッチの一端は、前記第２配線と電気的に接続され、
前記第２スイッチの他端は、前記第２容量素子の一端と電気的に接続され、
前記第２並列スイッチの一端は、前記第２配線と電気的に接続され、
前記第２並列スイッチの他端は、前記第２並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも別の第１電流供給動作を実施し、
前記別の第１電流供給動作において、前記制御部は、前記第２スイッチを導通状態にして、前記第１電流を前記導電部材に供給する、請求項１〜３のいずれか１つに記載の磁気記憶装置。 - 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１素子部であって、前記第１素子部は、第１素子、第１配線及び第１回路を含み、前記第１素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、を含み、前記第１配線は、前記第１磁性層と電気的に接続され、前記第１回路は、前記第１配線と電気的に接続された、前記第１素子部と、
制御部と、
を備え、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作と、を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。 - 前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、請求項５記載の磁気記憶装置。 - 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ及び第１並列容量素子を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記制御部は、少なくとも第１電流供給動作を実施し、
前記第１電流供給動作において、前記制御部は、前記第１スイッチを導通状態にして、前記第１部分から前記第２部分への第１電流を前記導電部材に供給する、磁気記憶装置。 - 前記第１回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続された第１検出回路をさらに含み、
前記制御部は、第１検出動作と、前記第１検出動作の後の第２電流供給動作と、前記第２電流供給動作の後で前記第１電流供給動作の前の第２検出動作を少なくともさらに実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記第２電流供給動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、請求項７記載の磁気記憶装置。 - 前記制御部は、前記第２電流供給動作を、前記複数の素子部の前記第１素子の２以上に関して実施する、請求項８記載の磁気記憶装置。
- 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
複数の素子部と、
制御部と、
を備え、
前記複数の素子部の１つは、第１素子、第１配線及び第１回路を含み、
前記第１素子は、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１非磁性層と、
を含み、
前記複数の素子部の前記第１素子は、前記第１部分から前記第２部分への方向に沿って並び、
前記第１配線は、前記第１磁性層と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１スイッチ、第１容量素子、第１並列スイッチ、第１並列容量素子及び第１検出回路をさらに含み、を含み、
前記第１スイッチの一端は、前記第１配線と電気的に接続され、
前記第１スイッチの他端は、前記第１容量素子の一端と電気的に接続され、
前記第１並列スイッチの一端は、前記第１配線と電気的に接続され、
前記第１並列スイッチの他端は、前記第１並列容量素子の一端と電気的に接続され、
前記第１検出回路は、前記第１容量素子の前記一端、及び、前記第１並列容量素子の前記一端と電気的に接続され、
前記制御部は、第１検出動作と、前記第１検出動作の後の電流供給動作と、前記電流供給動作の後の第２検出動作を少なくとも実施し、
前記第１検出動作において、前記制御部は、前記第１スイッチを前記導通状態にし、前記第１並列スイッチを非導通状態にし、
前記電流供給動作において、前記制御部は、前記第２部分から前記第１部分への電流を前記導電部材に供給し、
前記第２検出動作において、前記制御部は、前記第１並列スイッチを前記導通状態にし、前記第１スイッチを前記非導通状態にし、
前記第１検出回路は、前記第１検出動作後の前記第１容量素子の前記一端の電位と、前記第２検出動作後の前記第１並列容量素子の前記一端の電位と、の差に応じた信号を出力可能である、磁気記憶装置。 - 前記第１検出動作の前において、前記第１素子は、第１記憶状態及び第２記憶状態の一方であり、
前記電流供給動作の後において、前記第１素子は、前記第１記憶状態及び前記第２記憶状態の他方である、請求項１０記載の磁気記憶装置。
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