JPWO2009128486A1 - 磁気メモリ素子の記録方法 - Google Patents
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Abstract
Description
実施の形態1では、主として、請求項1〜3に関わるスピン注入MTJ素子の記録方法の例について説明する。
実施の形態2では、主として、請求項1および2に関わるスピン注入MTJ素子の記録方法の別の例について説明する。
電力制御であってもよい
実施例1では、実施の形態1に基づく磁気メモリ素子の記録方法に対応して、図1(1)に示した書き込みパルス列を印加した。用いたスピントルクMRAMは、下記の層で構成されるスピン注入MTJ素子20からなるものである。
反強磁性層2反強磁性層2 :膜厚30nmのPtMn膜、
磁化固定層3a :膜厚2nmのCoFe膜、
中間層3b :膜厚0.7nmのRu膜、
磁化基準層3c :膜厚2nmのCoFeB膜、
トンネル絶縁層4:膜厚0.8nmの酸化マグネシウムMgO膜、
記憶層5 :膜厚3nmのCoFeB膜、
保護層6 :膜厚5nmのTa膜
実施例2では、実施の形態2に基づく磁気メモリ素子の記録方法に対応して、図4に示した書き込みパルス列を印加した。用いたスピントルクMRAMは、実施例1で用いたスピン注入MTJ素子20と同じ層構成を有し、記憶層5の保磁力が125Oeであるスピン注入MTJ素子20からなるものである。このスピン注入MTJ素子20に50Oeの外部磁場を印加しながら、パルス電圧0.9V、パルス幅30nsの主パルスに続いて、パルス電圧V、パルス幅30nsの副パルスを印加した。この際、副パルスのパルス電圧Vと、主パルスの終端と副パルスの先端との間のパルス間隔Dとを種々に変え、それらと書き込みエラー率との関係を調べた。
実施例3では、実施の形態1に基づく磁気メモリ素子の記録方法の、外部磁場に対する耐性を調べた。用いたスピントルクMRAMは、実施例1で用いたスピン注入MTJ素子20と同じ層構成を有し、記憶層5の保磁力が212Oeであるスピン注入MTJ素子20からなるものである。このスピン注入MTJ素子20に0〜200Oeの外部磁場を印加しながら、書き込みパルス電圧を0.5〜0.7Vの範囲で変化させた場合の書き込みエラー率を調べた。電圧の極性は正とした。
実施例4では、書き込みパルス列として、パルス幅10nsの主パルスに種々のパルス幅およびパルス間隔の副パルスを組み合わせたパルス列を用いた場合の、書き込みエラー率を調べた。この際、実施の形態1に対応して、主パルスと副パルスのパルス高さは同じとし、後に印加される副パルスのパルス幅は、前に印加される副パルスのパルス幅と同じか、それよりも短くした。用いたスピントルクMRAMは、実施例1で用いたスピン注入MTJ素子20と同じ層構成を有し、記憶層5の保磁力が130Oeであるスピン注入MTJ素子20からなるものである。このスピン注入MTJ素子20に50Oeの外部磁場を作用させながら、パルス電圧が1.1Vの主パルスおよび副パルスを印加した。
図13は1つの矩形のパルスから上記の実施形態の主パルスと副パルスとからなる書き込みパルスを生成する書き込みパルス発生回路の構成を示す図である。
この書き込みパルス発生回路30は、複数のバッファ32,33,34と複数の論理回路35,36を用いて構成される。書き込みパルス発生回路30の入力端31には矩形のパルス信号が入力される。入力端31に入力された矩形のパルス信号は、OR論理の論理回路36の一方の入力端、AND論理の論理回路35の非反転入力端、直列に接続されたバッファ32,33に入力される。ここで、直列に接続されたバッファ32,33は副パルスの幅を生成するためのもので、バッファ32,33の遅延時間の選定により任意の副パルスの幅td1を選定することができる。バッファ32,33の出力はAND論理の論理回路35の非反転入力端に入力される。AND論理の論理回路35の出力はバッファ34を通じてOR論理の論理回路36の他方の入力端に入力される。ここで、バッファ34は主パルスと副パルスとの間の時間td2を生成するもので、バッファ34の遅延時間の選定により任意の時間td2を設定することができる。そして、OR論理の論理回路36によって主パルスと副パルスで構成される書き込みパルスが得られ、書き込みパルス発生回路30の出力端37より出力される。
Claims (6)
- 強磁性導体からなり、磁化方向の変化が可能で、情報を磁性体の磁化方向として保持する記憶層と;前記記憶層に対して絶縁層を介して設けられ、強磁性導体からなり、磁化方向が固定され、磁化方向の基準となる基準磁化層と;を少なくとも有し、前記絶縁層を通じて前記記憶層と前記基準磁化層との間に流れる電流によって情報の記録が行われる磁気メモリ素子に対する記録方法において、
1つの情報を記録するに際し、1つ以上の主パルスと1つ以上の副パルスとを同じ向きに印加し、
前記の1つ以上の主パルスの後に、1つ以上の前記副パルスを印加し、
前記主パルスの後に印加する副パルスを、前記主パルスに比べてパルス幅が短いパルスであるか、又は前記主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとする
磁気メモリ素子の記録方法。 - 前記の1つ以上の主パルスと、その後に印加される前記の1つ以上の前記副パルスとからなるパルス列中に、連続する3つのパルスの組みであって、パルス幅及びパルス高さの少なくとも一方が漸次減少していく組みを少なくとも一組設ける、請求項1に記載した磁気メモリ素子の記録方法。
- 前記の1つ以上の主パルスの終端と、その後に印加される前記の1つ以上の前記副パルスの先端との間に、3ns以上の時間間隔を設ける、請求項1に記載した磁気メモリ素子の記録方法。
(なお、パルスの終端および先端は、それぞれ、パルスの立ち下がり及び立ち上がりにおける高さがパルス高さの最大値の半分になる位置とする。以下、同様。) - 前記の1つ以上の主パルスと、その後に印加される前記の1つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する2つのパルスの組みにおいて、後のパルスを、パルス幅が2ns以上、10ns以下であるか、又はパルス高さが前のパルスの0.7倍以上、0.95倍以下であるかの、少なくとも一方の条件を満たすパルスとし、且つ、前のパルスの終端と後のパルスの先端との間に5ns以上の時間間隔を設ける、請求項1又は2に記載した磁気メモリ素子の記録方法。
- 前記の1つ以上の主パルスと、その後に印加される前記の1つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する2つのパルスの組みにおいて、後のパルスを、パルス幅が3ns以下であるか、又はパルス高さが前のパルスの0.8倍以下であるかの、少なくとも一方の条件を満たし、且つ、前のパルスの終端と後のパルスの先端との時間間隔を5ns未満とする、請求項1又は2に記載した磁気メモリ素子の記録方法。
- 前記の1つ以上の主パルスと、その後に印加される前記の1つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する2つのパルスの組みにおいて、後のパルスを、パルス幅が3ns以下であるか、又はパルス高さが前のパルスの0.95倍以下であるかの、少なくとも一方の条件を満たし、且つ、前のパルスの終端と後のパルスの先端との時間間隔を5ns未満とする、請求項1又は2に記載した磁気メモリ素子の記録方法。
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