WO2009128486A1 - 磁気メモリ素子の記録方法 - Google Patents

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WO2009128486A1
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pulse
layer
pulses
main
magnetization
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PCT/JP2009/057622
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大森　広之
細見　政功
五十嵐　実
山元　哲也
一陽 山根
雄紀 大石
鹿野　博司
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ソニー株式会社
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • Y10S977/933—Spintronics or quantum computing
    • Y10S977/935—Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR

Definitions

  • the present invention includes a storage layer that can change the magnetization direction and holds information as the magnetization direction of the magnetic material, and a magnetization reference layer that is provided to the storage layer via an insulating layer and serves as a reference for the magnetization direction.
  • the present invention relates to a recording method of a magnetic memory element in which information is recorded by a current flowing between a storage layer and a magnetization reference layer through an insulating layer.
  • DRAMs Dynamic RAMs
  • RAMs random access memories
  • Magnetic magnetic memory element As a non-volatile memory, a flash memory or the like has been put into practical use, but in recent years, a magnetic memory using a magnetoresistive effect has attracted attention as a high-speed, large-capacity, low power consumption non-volatile memory, and development has been promoted. Yes.
  • a magnetic random access memory Magnetic magnetic memory element
  • TMR tunnel magnetoresistance
  • RAM MRAM
  • FIG. 9A is an explanatory diagram showing the basic structure of the MTJ element and the reading operation of the stored information.
  • the MTJ element 100 has a structure in which a tunnel insulating layer 104, which is a nonmagnetic thin insulating layer, is sandwiched between two ferromagnetic layers of a storage layer 105 and a magnetization reference layer 103.
  • MTJ magnetic tunnel junction
  • the memory layer 105 is made of a ferromagnetic conductor having uniaxial magnetic anisotropy, can change the magnetization direction by an external action, and can hold the magnetization direction as information. For example, whether the magnetization direction is “parallel” or “antiparallel” with respect to the magnetization direction of the magnetization reference layer 103 is stored as information of “0” and “1”, respectively.
  • the TMR effect that changes is used.
  • This resistance value takes a minimum value when the magnetization direction of the storage layer 105 and the magnetization direction of the magnetization reference layer 103 are parallel, and takes a maximum value when the magnetization direction is antiparallel.
  • FIG. 9B is a partial perspective view showing an example of the structure of an MRAM memory cell including the MTJ element 100.
  • word lines as row wirings and bit lines as column wirings are arranged in a matrix
  • MTJ elements 100 are arranged at the positions of their intersections, and memory cells corresponding to 1 bit are formed. Yes.
  • a write bit line 122 and a read bit line 123 are provided above the memory cell with an interlayer insulating film interposed therebetween, and the MTJ element 100 is disposed below and in contact with the read bit line 123.
  • a write word line 121 is disposed under the lead electrode layer 106 of the MTJ element 100 with an insulating layer interposed therebetween.
  • a MOS (Metal Oxide Semiconductor) type field effect transistor is provided in the lower portion of the memory cell as a selection transistor 110 for selecting the memory cell in a read operation on a semiconductor substrate 111 such as a silicon substrate.
  • the gate electrode 115 of the transistor 110 is formed in a band shape connecting cells, and also serves as a read word line.
  • the source region 114 is connected to the extraction electrode layer 106 of the MTJ element 100 via the read connection plug 107, and the drain region 116 is connected to the sense line 124 that is a read row wiring.
  • writing (recording) of information to the MTJ element 100 of a desired memory cell is performed by using a write word line 121 in a row including the memory cell, a write bit line 122 in a column, and the like.
  • a write current is supplied to each of the two, and a combined magnetic field of these currents is generated at the intersection of the two write wirings.
  • the storage layer 105 of the MTJ element 100 of the desired memory cell is “parallel” or “anti-parallel” with respect to a predetermined magnetization direction, that is, the magnetization direction of the magnetization reference layer 103. Magnetized in the direction, information is written (recorded).
  • a selection signal is applied to the gate electrode 115 which is a read word line in a row including a desired memory cell, and all the selection transistors 110 in the row are turned on (conducting). ) State.
  • a read voltage is applied between the read bit line 123 and the sense line 124 in a column including a desired memory cell.
  • only a desired memory cell is selected, and the difference in the magnetization direction of the storage layer 105 of the MTJ element 100 is detected as the difference in the magnitude of the tunnel current flowing through the MTJ element 100 using the TMR effect.
  • the tunnel current is taken out from the sense line 124 to a peripheral circuit (not shown) and measured.
  • the TMR type MRAM is a nonvolatile memory that reads information by utilizing the magnetoresistive effect based on the spin-dependent conduction phenomenon peculiar to nanomagnets, and is rewritten by reversal of the magnetization direction, so that it is practically infinite. It is reported that the number of times of rewriting is possible and the access time is high (see, for example, R. Scheuerlein et al., ISSCC Digest of Technical Papers, pp.128-129, Feb.2000).
  • Magnetic memory element that uses magnetization reversal by spin injection for writing as an element for writing (recording) information to a storage layer of the magnetic memory element based on different principles.
  • Spin injection is a current consisting of a group of electrons whose spin direction is biased in one direction by passing a current through a ferromagnetic conductive layer (magnetization reference layer) with a fixed magnetization direction (spin-polarized current). ) And injecting this current into a magnetic conductive layer (memory layer) whose magnetization direction can be changed.
  • the magnetization direction of the storage layer is changed by the interaction between the spin-polarized electrons and the electrons of the magnetic material constituting the storage layer.
  • a force is applied to match the magnetization direction. Therefore, the magnetization direction of the storage layer can be reversed by passing a spin-polarized current having a current density equal to or higher than a certain threshold (see, for example, Patent Document 1 and Non-Patent Document 1 described later).
  • FIG. 10 shows an MRAM (hereinafter, referred to as a spin injection MTJ element) whose magnetization direction is reversed by spin injection, which is shown in Patent Document 2 described later, and uses magnetization reversal by spin injection.
  • 1 is a partial perspective view showing an example of a structure of “spin torque MRAM”.
  • spin torque MRAM word lines 215 that are row wirings and bit lines 218 that are column wirings are arranged in a matrix, and one spin injection MTJ element 220 is arranged at the position of each intersection thereof.
  • a memory cell corresponding to is formed.
  • FIG. 10 shows four memory cells.
  • a selection transistor 210 described later is formed in each memory cell, and the word line 215 also serves as the gate electrode of the selection transistor 210.
  • the drain region 216 is formed in common to the left and right selection transistors in the figure, and a row wiring 219 is connected to the drain region 216.
  • FIG. 11 is a partial cross-sectional view showing the structure of the memory cell of the spin torque MRAM.
  • each layer of the base layer 201, the antiferromagnetic layer 202, the magnetization fixed layer 203a, the intermediate layer 203b, the magnetization reference layer 203c, the tunnel insulating layer 204, the storage layer 205, and the protective layer 206 in order from the lower layer. are stacked to form the spin injection MTJ element 220.
  • the layer structure of the spin injection MTJ element 220 is basically the same as that of the normal MTJ element 100.
  • the magnetization fixed layer 203a, the intermediate layer 203b, and the magnetization reference layer 203c are stacked on the antiferromagnetic layer 20202, and constitute a fixed magnetization layer as a whole.
  • the magnetization direction of the magnetization fixed layer 203 a made of a ferromagnetic conductor is fixed by the antiferromagnetic layer 20202.
  • the magnetization reference layer 203c made of a ferromagnetic conductor forms antiferromagnetic coupling with the magnetization fixed layer 203a via the intermediate layer 203b which is a nonmagnetic layer.
  • the magnetization direction of the magnetization reference layer 203c is fixed in a direction opposite to the magnetization direction of the magnetization fixed layer 203a. In the example shown in FIG. 11, the magnetization direction of the magnetization fixed layer 203a is fixed to the left, and the magnetization direction of the magnetization reference layer 203c is fixed to the right.
  • the fixed magnetic layer has the above-described laminated ferrimagnetic structure
  • the sensitivity of the fixed magnetic layer to the external magnetic field can be reduced. Therefore, the magnetization variation of the fixed magnetic layer due to the external magnetic field is suppressed, and the stability of the MTJ element is improved. be able to. Further, since the magnetic fluxes leaking from the magnetization fixed layer 203a and the magnetization reference layer 203c cancel each other, the magnetic flux leaking from the fixed magnetization layer can be minimized by adjusting these film thicknesses.
  • the memory layer 5 is made of a ferromagnetic conductor having uniaxial magnetic anisotropy, can change the magnetization direction by an external action, and can hold the magnetization direction as information. For example, whether the magnetization direction is “parallel” or “antiparallel” with respect to the magnetization direction of the magnetization reference layer 203c is stored as information of “0” and “1”, respectively.
  • a tunnel insulating layer 204 which is a nonmagnetic thin insulating layer, is provided between the magnetization reference layer 203c and the storage layer 205.
  • the magnetic reference junction 203c, the tunnel insulation layer 204, and the storage layer 205 form a magnetic tunnel junction. (MTJ) is formed.
  • a gate insulating film 212, a source electrode 213, a source are formed as a selection transistor 210 for selecting the memory cell in a well region 211a of the semiconductor substrate 211 such as a silicon substrate.
  • a MOS field effect transistor including a region 214, a gate electrode 215, a drain region 216, and a drain electrode 217 is provided.
  • the gate electrode 215 of the selection transistor 210 is formed in a band shape connecting cells, and also serves as a word line as a first row wiring.
  • the drain electrode 217 is connected to the row wiring 219 which is the second row wiring, and the source electrode 213 is connected to the base layer 201 of the spin injection MTJ element 220 via the connection plug 207.
  • the protective layer 206 of the spin injection MTJ element 220 is connected to a bit line 218 which is a column wiring provided above the memory cell.
  • a selection signal is applied to the word line 215 in the row including the desired memory cell, and all the selection transistors 210 in that row are turned on (conduction). ) State.
  • a write voltage is applied between the bit line 218 and the row wiring 219 in a column including a desired memory cell.
  • a desired memory cell is selected, a spin-polarized current flows through the storage layer 205 of the spin injection MTJ element 220, the storage layer 205 is magnetized in a predetermined magnetization direction, and information is recorded.
  • the magnetization direction of the magnetization reference layer 203c of the spin injection MTJ element 220 is in an “antiparallel” state with respect to the magnetization direction of the storage layer 205, and the magnetization direction of the storage layer 205 is magnetized by writing this.
  • a write current having a current density equal to or higher than the threshold value is allowed to flow from the storage layer 205 to the magnetization reference layer 203c.
  • a spin-polarized electron flow having an electron density equal to or higher than the threshold value flows from the magnetization reference layer 203c to the storage layer 205, and magnetization reversal occurs.
  • the write current having a current density equal to or higher than the threshold is In the opposite direction, that is, flowing from the magnetization reference layer 203c to the storage layer 205, as a matter of fact, an electron flow having an electron density equal to or higher than a threshold value flows from the storage layer 205 to the magnetization reference layer 203c.
  • reading of information from the spin injection MTJ element 220 is performed using the TMR effect, as with the MTJ element 100.
  • Both the writing and reading of the spin injection MTJ element 220 utilize the interaction between electrons in the storage layer 205 and the spin-polarized current flowing through this layer, and reading is performed by the current density of the spin-polarized current. Is performed in a small region, and writing is performed in a region where the current density of the spin-polarized current exceeds a threshold value.
  • the spin-injection MTJ element 220 As the volume of the storage layer decreases, magnetization can be reversed with a smaller current in proportion to the volume. (See Non-Patent Document 1).
  • information is written into the memory cell selected by the selection transistor 210, there is no possibility of erroneously writing to another adjacent cell, unlike writing by a current magnetic field.
  • most of wiring can be shared for writing and reading, the structure is simplified.
  • the influence of the shape of the magnetic material is small compared to the magnetic field writing, it is easy to increase the yield during manufacturing. In these respects, the spin torque MRAM is suitable for miniaturization, high density, and large capacity as compared with the MRAM that performs writing with a current magnetic field.
  • the current that can be passed through the spin injection MTJ element 220 during writing is limited by the current that can be passed through the selection transistor 210 (transistor saturation current).
  • transistor saturation current In general, as the gate width or gate length of a transistor becomes smaller, the saturation current of the transistor also becomes smaller. Therefore, in order to secure a write current to the spin injection MTJ element 220, downsizing of the selection transistor 210 is limited. Therefore, in order to make the selection transistor 210 as small as possible and to maximize the density and capacity of the spin torque MRAM, it is essential to reduce the write current threshold as much as possible.
  • the threshold of current required for magnetization reversal by spin injection is phenomenologically proportional to the spin damping constant ⁇ of the storage layer 205, the square of the saturation magnetization Ms, and the volume V, and inversely proportional to the spin injection efficiency ⁇ . It is shown. Therefore, by appropriately selecting these, the threshold value of the current required for magnetization reversal can be lowered.
  • the spin-injection MTJ element 220 in order for the spin-injection MTJ element 220 to be a reliable memory element, the memory retention characteristics (thermal stability of magnetization) of the storage layer 205 are ensured, and the magnetization direction does not change due to thermal motion. is required.
  • the thermal stability is proportional to the saturation magnetization amount Ms and the volume V of the storage layer 205.
  • the saturation magnetization amount Ms and the volume V of the storage layer 205 are related to both the current threshold required for magnetization reversal and the thermal stability, and these factors are reduced to lower the current threshold required for magnetization reversal. In addition, there is a trade-off relationship that thermal stability is also lowered.
  • the average of the inversion thresholds is considered in consideration of the inversion threshold variation of the spin injection MTJ element and the inversion threshold variation caused by the transistor and the wiring. It is set to apply a write pulse that is considerably larger than the value. Therefore, when the above phenomenon appears, it becomes impossible to ensure a write error rate of 10 ⁇ 25 or less in actual writing to the spin torque MRAM memory chip.
  • the MRAM and the spin torque RAM hold information as the magnetization direction of the magnetic material constituting the storage layer, the magnetization direction of the storage layer changes when exposed to a strong external magnetic field, and the information is lost. .
  • the resistance to an external magnetic field is remarkably reduced, so that a magnetic shield for reducing the external magnetic field acting on the magnetic memory element is essential.
  • the above-described commercially available MRAM (MR2A16) Is also equipped.
  • a certain amount of thickness and volume are necessary, and an increase in the volume and weight of the memory IC or an increase in price is inevitable.
  • the present invention has been made in view of such circumstances, and its purpose is to change the magnetization direction and to insulate the storage layer from the storage layer that holds information as the magnetization direction of the magnetic material.
  • a method for recording a magnetic memory element wherein the recording layer includes a magnetization reference layer that is provided via a layer and serves as a reference for a magnetization direction, and information is recorded by a current flowing between the storage layer and the magnetization reference layer through an insulating layer.
  • the present invention comprises a storage layer made of a ferromagnetic conductor and capable of changing the magnetization direction and holding information as the magnetization direction of the magnetic material; provided to the storage layer via an insulating layer, and ferromagnetic And a reference magnetization layer that has a fixed magnetization direction and serves as a reference for the magnetization direction, and records information by current flowing between the storage layer and the reference magnetization layer through the insulating layer.
  • the recording method for a magnetic memory element when recording one piece of information, one or more main pulses and one or more sub-pulses are applied in the same direction, and after the one or more main pulses, 1 Two or more sub-pulses are applied, and the sub-pulse applied after the main pulse is a pulse having a pulse width shorter than that of the main pulse or a pulse having a pulse height lower than that of the main pulse. Is there The at least one condition is satisfied pulses, characterized in that those related to the recording method for a magnetic memory device.
  • the pulse may be voltage control, current control, or power control.
  • the one or more main pulses are followed by the one or more main pulses.
  • the sub-pulse applied after the main pulse is a pulse having a shorter pulse width than the main pulse or a pulse having a pulse height lower than that of the main pulse.
  • the writing error caused by the injection of excessive writing power is not corrected, and the result is as it is, so the writing error rate is high. In addition, the resistance to an external magnetic field during writing is low.
  • the present invention since one or more sub-pulses are applied after the one or more main pulses, there is a possibility that a write error caused by the main pulses can be corrected by writing with the sub-pulses. Is expensive.
  • at least one of the sub-pulse applied after the main pulse is a pulse having a pulse width shorter than that of the main pulse or a pulse having a pulse height lower than that of the main pulse.
  • the pulse Since the pulse satisfies the condition, excessive energy is hardly accumulated in the writing by the sub-pulse, and the high recording voltage error is not easily generated. Due to the above effects, in the recording method of the magnetic memory element of the present invention, the write error rate is reduced and the resistance to an external magnetic field at the time of writing is improved.
  • 4 is a graph showing an example of a write pulse train in the magnetic memory element recording method.
  • 4 is a graph showing an example of a write pulse train in the magnetic memory element recording method. It is a graph which shows the example of the write pulse train in the recording method of the magnetic memory element based on Embodiment 2 of this invention.
  • 4 is a graph showing an example of a write pulse train in the magnetic memory element recording method. It is a graph which shows the relationship between a write error rate and a pulse interval in the recording method of the magnetic memory element of Example 1 of this invention.
  • FIG. 2 is an explanatory diagram (a) showing a basic structure of an MTJ element, a read operation of stored information, and a partial perspective view (b) showing an example of a structure of a memory cell of an MRAM comprising an MTJ element. It is a fragmentary perspective view which shows the structure of the spin torque MRAM shown by patent document 2.
  • FIG. 2 is a partial cross-sectional view showing the structure of a memory cell of a spin torque MRAM composed of a spin injection MTJ element.
  • FIG. 6 is a graph showing a relationship between a write pulse voltage and a write error rate. It is a figure which shows the structure of the write pulse generation circuit which produces
  • a set of three consecutive pulses in a pulse train composed of the one or more main pulses and the one or more sub-pulses applied thereafter Therefore, it is preferable to provide at least one set in which at least one of the pulse width and the pulse height gradually decreases.
  • the subsequent pulses And a pulse satisfying at least one of a pulse width of 2 ns or more and 10 ns or less, or a pulse height of 0.7 times or more and 0.95 times or less of the previous pulse, and It is preferable to provide a time interval of 5 ns or more between the end of the previous pulse and the tip of the subsequent pulse.
  • the subsequent pulses Satisfying at least one of the following conditions: the pulse width is 3 ns or less, or the pulse height is 0.95 times or less of the previous pulse, and the end of the previous pulse and the tip of the subsequent pulse The time interval between and should be less than 5 ns.
  • Embodiment 1 In the first embodiment, an example of a recording method of a spin injection MTJ element according to claims 1 to 3 will be mainly described.
  • FIG. 15 and FIG. 16 show the structure of the memory cell of the spin torque MRAM used in this embodiment and the configuration of the spin injection MTJ element.
  • FIG. 15 shows a structure of an MRAM (hereinafter referred to as a spin torque MRAM) that includes an MTJ element whose magnetization direction is reversed by spin injection (hereinafter referred to as a spin injection MTJ element) and uses magnetization reversal by spin injection. It is a fragmentary perspective view which shows an example.
  • a spin torque MRAM word lines 15 as row wirings and bit lines 18 as column wirings are arranged in a matrix, and one spin injection MTJ element 20 is arranged at the position of each intersection thereof. A memory cell corresponding to is formed.
  • FIG. 15 shows four memory cells.
  • a selection transistor 10 described later is formed in each memory cell, and the word line 15 also serves as a gate electrode of the selection transistor 10.
  • the drain region 16 is formed in common to the left and right selection transistors in the figure, and a row wiring 19 is connected to the drain region 16.
  • FIG. 16 is a partial cross-sectional view showing the structure of the memory cell of the spin torque MRAM.
  • each layer of the underlayer 1, the antiferromagnetic layer 2, the magnetization fixed layer 3a, the intermediate layer 3b, the magnetization reference layer 3c, the tunnel insulating layer 4, the storage layer 5, and the protective layer 6 in order from the lower layer. are stacked to form the spin injection MTJ element 20.
  • the magnetization fixed layer 3a, the intermediate layer 3b, and the magnetization reference layer 3c are stacked on the antiferromagnetic layer 2, and constitute a fixed magnetization layer as a whole.
  • the magnetization direction of the magnetization fixed layer 3 a made of a ferromagnetic conductor is fixed by the antiferromagnetic layer 2.
  • the magnetization reference layer 3c made of a ferromagnetic conductor forms antiferromagnetic coupling with the magnetization fixed layer 3a via the intermediate layer 3b which is a nonmagnetic layer.
  • the magnetization direction of the magnetization reference layer 3c is fixed in a direction opposite to the magnetization direction of the magnetization fixed layer 3a. In the example shown in FIG. 16, the magnetization direction of the magnetization fixed layer 3a is fixed to the left, and the magnetization direction of the magnetization reference layer 3c is fixed to the right.
  • the fixed magnetic layer has the above-described laminated ferrimagnetic structure
  • the sensitivity of the fixed magnetic layer to the external magnetic field can be reduced. Therefore, the magnetization variation of the fixed magnetic layer due to the external magnetic field is suppressed, and the stability of the MTJ element is improved. be able to. Further, since the magnetic flux leaking from the magnetization fixed layer 3a and the magnetization reference layer 3c cancel each other, the magnetic flux leaking from the fixed magnetization layer can be minimized by adjusting these film thicknesses.
  • the memory layer 5 is made of a ferromagnetic conductor having uniaxial magnetic anisotropy, can change the magnetization direction by an external action, and can hold the magnetization direction as information. For example, whether the magnetization direction is “parallel” or “anti-parallel” to the magnetization direction of the magnetization reference layer 3c is stored as information of “0” and “1”, respectively.
  • a gate insulating film 12 a source electrode 13, a source as a selection transistor 10 for selecting the memory cell in a well region 11 a isolated from a semiconductor substrate 11 such as a silicon substrate.
  • a MOS field effect transistor including a region 14, a gate electrode 15, a drain region 16, and a drain electrode 17 is provided.
  • the gate electrode 15 of the selection transistor 10 is formed in a band shape connecting cells, and also serves as a word line as a first row wiring. Further, the drain electrode 17 is connected to a row wiring 19 which is a second row wiring, and the source electrode 13 is connected to the base layer 1 of the spin injection MTJ element 20 via the connection plug 7. On the other hand, the protective layer 6 of the spin injection MTJ element 20 is connected to a bit line 18 that is a column wiring provided above the memory cell.
  • a selection signal is applied to the word line 15 in the row including the desired memory cell, and all the selection transistors 10 in that row are turned on (conduction). ) State.
  • a write voltage is applied between the bit line 18 and the row wiring 19 in the column including the desired memory cell.
  • a desired memory cell is selected, a spin-polarized current flows through the storage layer 5 of the spin injection MTJ element 20, the storage layer 5 is magnetized in a predetermined magnetization direction, and information is recorded.
  • the magnetization direction of the magnetization reference layer 3c of the spin injection MTJ element 20 is initially in an “antiparallel” state with respect to the magnetization direction of the storage layer 5, and the magnetization direction of the storage layer 5 is magnetized by writing this.
  • a write current having a current density equal to or higher than the threshold is passed from the storage layer 5 to the magnetization reference layer 3c.
  • a spin-polarized electron flow having an electron density equal to or higher than the threshold value flows from the magnetization reference layer 3c to the storage layer 5, and magnetization reversal occurs.
  • the write current having a current density equal to or higher than the threshold is In the opposite direction, that is, flowing from the magnetization reference layer 3c to the storage layer 5, as a matter of fact, an electron flow having an electron density equal to or higher than a threshold value flows from the storage layer 5 to the magnetization reference layer 3c.
  • reading of information from the spin injection MTJ element 20 is performed using the TMR effect.
  • Both the writing and reading of the spin injection MTJ element 20 utilize the interaction between the electrons in the storage layer 5 and the spin-polarized current flowing through this layer, and the reading is the current density of the spin-polarized current. Is performed in a small region, and writing is performed in a region where the current density of the spin-polarized current exceeds a threshold value.
  • the magnetization reference layer 3c may have a fixed magnetization direction in combination with an antiferromagnetic material such as PtMn or IrMn so that the magnetization is not reversed or destabilized during the recording operation, or has a coercive force such as CoPt.
  • an antiferromagnetic material such as PtMn or IrMn so that the magnetization is not reversed or destabilized during the recording operation, or has a coercive force such as CoPt.
  • a large material may be used, it may be processed into a larger area than the storage layer 5, or may be magnetized in a specific direction by an external magnetic field.
  • the magnetization reference layer 3c may be a single ferromagnetic layer or may be magnetically coupled antiparallel to the magnetization fixed layer 3a via an intermediate layer 3b made of a nonmagnetic metal such as Ru as shown in FIG. You may make it do.
  • the magnetization of the magnetization reference layer 3c may be in-plane magnetization or perpendicular magnetization. Further, the magnetization reference layer 3c may be disposed below the storage layer 5, may be disposed above, or may be disposed above and below.
  • the tunnel insulating layer 4 is preferably made of a ceramic material such as oxide or nitride.
  • a magnesium oxide MgO layer as the tunnel insulating layer 4 and to provide a CoFeB layer at least on the tunnel insulating layer 4 side of the magnetization reference layer 3c and the storage layer 5 because the magnetoresistance change rate can be increased.
  • FIG. 1 is a graph showing an example of a write pulse train in the magnetic memory element recording method according to the first embodiment.
  • a sub-pulse having the same pulse height as the main pulse and a shorter pulse width than the main pulse is applied.
  • the main pulse and the sub pulse may be voltage control, current control, or power control.
  • FIG. 1 (1) shows a case where one sub pulse is applied after one main pulse.
  • the main pulse is a pulse having a pulse height and a pulse width sufficient to record information, as in the case of writing with a conventional single pulse.
  • the variation in the inversion threshold of the spin injection MTJ element, the variation in the inversion threshold due to the transistor and the wiring, etc. Considering this, a write pulse that is considerably larger than the average value of the inversion threshold is applied. As a result, the higher the write pulse, the higher the recording voltage error that increases the write error rate.
  • the writing error caused by the writing with the main pulse is not corrected, and the result is as it is, so the writing error rate is high.
  • the resistance to an external magnetic field during writing is low.
  • the present embodiment since a sub pulse having a pulse height exceeding the inversion threshold is applied after the main pulse, there is a possibility that a write error caused by the main pulse can be corrected by writing with the sub pulse. high.
  • the pulse width of the sub-pulse is shorter than the pulse width of the main pulse, excessive energy is not easily accumulated by writing with the sub-pulse, and the above-described high recording voltage error is unlikely to appear. Due to the above effects, in the magnetic memory element recording method according to the present embodiment, the write error rate is reduced and the resistance to an external magnetic field during writing is improved.
  • a time interval of 3 ns or more, more preferably 5 ns or more, between the end of the main pulse and the tip of the sub-pulse is preferable to provide a time interval of 3 ns or more, more preferably 5 ns or more, between the end of the main pulse and the tip of the sub-pulse. This is to ensure a sufficient time for dissipating excess energy accumulated by writing with the main pulse.
  • FIG. 1 (2) two sub-pulses are applied after one main pulse, and the pulse widths of the main pulse, sub-pulse 1 and sub-pulse 2 gradually decrease corresponding to claim 2.
  • An example configured as a set of three consecutive pulses is shown. In this case, the correction is repeated twice by the writing by the sub pulse 1 and the writing by the sub pulse 2, and the pulse width becomes shorter as the pulse is applied later, and the high recording voltage error due to excessive energy accumulation is less likely to appear. Therefore, there is a higher possibility that the write error rate is improved.
  • FIG. 2 is a graph showing an example of a write pulse train based on the first embodiment, and shows examples of various main pulses.
  • FIG. 2A and FIG. 2B are examples in which a short pause period of about 1 ns is provided in the main pulse to pause the writing power injection. As shown in FIG. 2 (a), there is no effect even if a pause period is provided in the middle part of the main pulse. However, if a pause period is provided near the end of the main pulse as shown in FIG. As a result, the write power injected into the memory is effectively gradually reduced to make the above high recording voltage error less likely to appear (see Japanese Patent Application No. 2008-107768).
  • FIG. 2 (c) and FIG. 2 (d) are examples in which two main pulses are applied.
  • FIG. 2C shows a case where the main pulse 1 and the main pulse 2 having the same pulse height and pulse width are applied
  • FIG. 2D shows the main pulse 1 and the main pulse having different pulse heights and pulse widths. The case where the pulse 2 is applied is shown. In any case, writing by the preceding main pulse 1 is invalidated by writing by the following main pulse 2, so that there is no particular effect of applying a plurality of main pulses.
  • FIG. 3 is a graph showing an example of a write pulse train based on the first embodiment, and shows examples of various sub-pulses.
  • FIG. 3A shows an example in which two, generally a plurality of sub-pulses are applied after the main pulse, and correction is repeated twice by writing by sub-pulses, generally a plurality of times, so that the write error rate is improved. Is more likely.
  • FIGS. 3B and 3C are examples in which a sub-pulse preceding the last main pulse is provided, and there is no particular effect of applying such a sub-pulse.
  • Embodiment 2 In the second embodiment, another example of the recording method of the spin injection MTJ element according to claims 1 and 2 will be mainly described.
  • FIGS. 4 and 5 are graphs showing examples of write pulse trains in the magnetic memory element recording method according to the second embodiment.
  • the second embodiment when recording one piece of information, after the main pulse, a sub-pulse having the same pulse width as the main pulse and a pulse height lower than that of the main pulse is applied. Even if the main pulse and the sub pulse are voltage control or current control, May be power control
  • FIG. 4 shows a case where one sub-pulse is applied after one main pulse
  • FIGS. 4A and 4B are explanatory diagrams for explaining the effect.
  • the main pulse is a pulse having a pulse height and a pulse width sufficient to record information, as in the case of writing with a conventional single pulse.
  • a write pulse that is considerably larger than the average value of the inversion threshold is applied.
  • the pulse height of the sub-pulse may be smaller than the inversion threshold.
  • writing is not performed even if a sub-pulse is applied, sub-pulse 2 is invalid, and the writing result by the main pulse is maintained as it is.
  • the pulse height of the main pulse is not so high as compared with the inversion threshold, and the high recording rate in which the write error rate increases due to excessive energy injection in writing by the main pulse. Voltage error elephants rarely appear. That is, good writing with a small writing error rate is performed by the main pulse, and no correction is required.
  • both the magnetic memory element having an average inversion threshold and the magnetic memory element having a high inversion threshold have a low write error rate and good writing. It can be performed.
  • FIG. 5 shows that two sub-pulses are applied after one main pulse, and corresponding to claim 2, the main pulse, sub-pulse 1 and sub-pulse 2 are continuously reduced in pulse height.
  • An example configured as a set of three pulses is shown.
  • the magnetic memory element having an average inversion threshold is corrected by writing with the sub-pulse 1 and is the same as the case shown in FIG. effective.
  • the secondary pulse 2 is invalid.
  • FIG. 5B in the magnetic memory element having a high inversion threshold, as in the case shown in FIG. 4B, the pulse height of the main pulse is not significantly higher than the inversion threshold. Good writing is performed by the main pulse, and no correction is required.
  • FIG. 5 shows that two sub-pulses are applied after one main pulse, and corresponding to claim 2, the main pulse, sub-pulse 1 and sub-pulse 2 are continuously reduced in pulse height.
  • An example configured as a set of three pulses is shown.
  • the magnetic memory element having an average inversion threshold is corrected by writing with the
  • the correction is repeated twice by the writing by the subpulse 1 and the writing by the subpulse 2, and the correction is applied later. Since the high recording voltage error due to the excessive energy injection is less likely to appear as the pulse, the possibility that the write error rate is improved becomes higher.
  • the recording method based on Embodiments 1 and 2 of the present invention was applied to a spin torque MRAM composed of spin injection MTJ elements, and the effects of the present invention were verified.
  • Examples 1 and 2 are experiments that provide the basis for claims 3 to 5, and
  • Example 4 is an experiment that provides the basis for claim 2.
  • erasing, recording, and reproduction were repeated while applying a magnetic field in the major axis direction of the element, and the writing error rate was measured. The direction in which the magnetic field was applied was opposite to the magnetization direction to be recorded.
  • Example 1 In Example 1, the write pulse train shown in FIG. 1A was applied corresponding to the recording method of the magnetic memory element based on the first embodiment.
  • the spin torque MRAM used is composed of the spin injection MTJ element 20 composed of the following layers.
  • Underlayer 1 Ta film with a film thickness of 5 nm
  • Antiferromagnetic layer 2 Antiferromagnetic layer 2: PtMn film having a film thickness of 30 nm
  • Magnetization fixed layer 3a CoFe film having a thickness of 2 nm
  • Intermediate layer 3b Ru film having a thickness of 0.7 nm
  • Magnetization reference layer 3c CoFeB film having a thickness of 2 nm
  • Tunnel insulating layer 4 a magnesium oxide MgO film having a thickness of 0.8 nm
  • Memory layer 5 CoFeB film having a thickness of 3 nm
  • Protective layer 6 Ta film with a thickness of 5 nm
  • the planar shape of the spin injection MTJ element 20 is an ellipse having a major axis length of 150 to 250 nm and a minor axis length of 70 to 85 nm, and the coercive force of the memory layer 5 is 140 Oe.
  • a subpulse having a pulse voltage of 0.8V and a pulse width W was applied following a main pulse having a pulse voltage of 0.8V and a pulse width of 30ns.
  • the pulse width W of the sub-pulse and the pulse interval D between the end of the main pulse and the tip of the sub-pulse were variously changed, and the relationship between these and the write error rate was examined.
  • FIG. 6 is a graph showing the relationship between the write error rate and the pulse interval D when a sub-pulse having a pulse width W of 1 to 30 ns is applied. It can be seen from FIG. 6 that there are two different tendencies. That is, when a pulse with a pulse width W of 1 ns is used as the sub-pulse, the error rate improvement effect is remarkable when the pulse interval D is 1 ns, and there is almost no improvement effect when the pulse interval D exceeds 5 ns.
  • the error rate improvement effect according to the present invention is remarkable when the pulse interval D is 3 ns or more, preferably 5 ns or more.
  • the pulse width W of the sub-pulse is 30 ns, which is the same as the pulse width of the main pulse, no improvement is observed.
  • Example 2 the write pulse train shown in FIG. 4 was applied corresponding to the recording method of the magnetic memory element based on the second embodiment.
  • the spin torque MRAM used has the same layer configuration as the spin injection MTJ element 20 used in Example 1, and is composed of the spin injection MTJ element 20 in which the coercive force of the storage layer 5 is 125 Oe.
  • a sub-pulse of a pulse voltage V and a pulse width of 30 ns was applied following a main pulse of a pulse voltage of 0.9 V and a pulse width of 30 ns.
  • the pulse voltage V of the sub pulse and the pulse interval D between the end of the main pulse and the tip of the sub pulse were variously changed, and the relationship between them and the write error rate was examined.
  • FIG. 7 is a graph showing the results of examining the relationship between the write error rate and the ratio of the pulse voltage of the main pulse and the sub-pulse while changing the pulse interval D in the range of 1 to 10 ns. Although not as clear as in FIG. 6, there are two different trends in FIG.
  • the improvement effect appears only when the ratio of the pulse voltage of the main pulse to the subpulse is 0.7 or more and 1.0 or less.
  • the improvement effect is remarkable when it is 8 or more and 0.95 or less.
  • the existence of a lower limit in the pulse voltage of an effective sub pulse indicates that writing by the sub pulse is being performed.
  • the improvement effect that appears when the ratio of the pulse voltage of the main pulse to the subpulse is 0.8 or more and 0.95 or less is the same as the above.
  • the improvement effect that appears when the pulse voltage ratio is 0.3 or more and 0.95 or less and the pulse voltage of the sub-pulse is less than the inversion threshold is the effect of another invention. it is conceivable that.
  • Example 3 the resistance to the external magnetic field of the recording method of the magnetic memory element according to the first embodiment was examined.
  • the spin torque MRAM used has the same layer configuration as the spin injection MTJ element 20 used in Example 1, and is composed of the spin injection MTJ element 20 in which the coercive force of the storage layer 5 is 212 Oe.
  • the write error rate when the write pulse voltage was changed in the range of 0.5 to 0.7 V was examined.
  • the polarity of the voltage was positive.
  • FIG. 8 is a graph showing the positions where the write error rates are 0.1, 0.01, and 0.001, respectively, connected to the external magnetic field and the write pulse voltage by contour lines.
  • FIG. 8B shows the result in the case of the comparative example recorded with a single pulse having a pulse width of 100 ns.
  • the contour line has a curve that rises to the right as expected in the region where the external magnetic field is relatively small, but it is not expected in the region where the external magnetic field is large, and the write error rate is not improved even if the pulse voltage is increased. appear.
  • the above-described high recording voltage error occurs in which the write error rate increases rather as the pulse voltage increases.
  • FIG. 8A shows a case in which a sub-pulse having a pulse width of 3 ns is applied after a pulse interval of 10 ns is provided after the main pulse having a pulse width of 100 ns.
  • the contour line becomes an upward curve to a region where the external magnetic field is large. If the external magnetic field is constant, the write error rate decreases as the pulse voltage increases.
  • the write error rate when the write pulse voltage is increased can be improved, the write operation range can be expanded, and the magnetic field is increased when a large external magnetic field acts. Resistance is improved.
  • the recording method of the magnetic memory element based on the first embodiment it is possible to perform a recording operation with few errors in a wide operating environment subjected to the action of the external magnetic field, and shield the external magnetic field in the large-capacity spin torque MRAM.
  • the thickness and size of the magnetic shield to be reduced can be reduced, and the spin torque MRAM can be reduced in size, weight, and cost.
  • Example 4 the write error rate was examined when a pulse train in which a main pulse having a pulse width of 10 ns was combined with subpulses having various pulse widths and pulse intervals was used as the write pulse train.
  • the pulse height of the main pulse and the sub-pulse is the same, and the pulse width of the sub-pulse applied later is the same as the pulse width of the sub-pulse applied before, It was shorter than that.
  • the spin torque MRAM used has the same layer configuration as the spin injection MTJ element 20 used in Example 1, and is composed of the spin injection MTJ element 20 in which the coercive force of the storage layer 5 is 130 Oe. While applying an external magnetic field of 50 Oe to the spin injection MTJ element 20, a main pulse and a sub pulse with a pulse voltage of 1.1 V were applied.
  • Table 1 shows the pulse widths and pulse intervals of the main pulse and the sub-pulse in time series, and finally shows the write error rate when the write pulse train is used.
  • Comparative Example 1 In Comparative Example 1, a single pulse was applied, and the write error rate in this case was 8.0 ⁇ 10 ⁇ 2 .
  • Comparative Example 2 is a case where the sub pulse is applied prior to the main pulse.
  • the write error rate in this case is 8.1 ⁇ 10 ⁇ 2, which is the same as that in Comparative Example 1 within the error range, and indicates that the sub pulse preceding the main pulse is invalid.
  • Pulse train 1 and pulse train 2 are cases where one sub-pulse is applied 10 ns after the main pulse.
  • the pulse width of the sub-pulse is 3 ns better than 2 ns. This may be because the pulse width is a little too short at 2 ns for sufficient writing by the sub-pulse.
  • the pulse trains 3 to 5 two or three sub-pulses are applied after the main pulse, and the write error rate is improved compared to the pulse train 2 having one sub-pulse.
  • the pulse configuration after the main pulse is the same as the pulse train 2, and the write error rate is almost the same.
  • the pulse train 7 and the pulse train 8 are cases where a sub-pulse having a short pulse width of 1 ns is applied 1 ns after the main pulse, and the write error rate is improved as compared with the first comparative example. Also in this case, the write error rate was improved in the pulse train 8 in which two short sub-pulses having a pulse width of 1 ns were continued than in the pulse train 7 having one sub-pulse.
  • the results of the pulse train 7 and the pulse train 8 may overlap the effects of the present invention and the effects of another invention.
  • FIG. 13 is a diagram showing a configuration of a write pulse generation circuit that generates a write pulse composed of a main pulse and a sub pulse of the above embodiment from one rectangular pulse.
  • the write pulse generation circuit 30 is configured using a plurality of buffers 32, 33, and 34 and a plurality of logic circuits 35 and 36.
  • a rectangular pulse signal is input to the input terminal 31 of the write pulse generation circuit 30.
  • a rectangular pulse signal input to the input terminal 31 is input to one input terminal of an OR logic circuit 36, a non-inverting input terminal of an AND logic circuit 35, and buffers 32 and 33 connected in series. .
  • the buffers 32 and 33 connected in series are for generating the width of the sub-pulse, and an arbitrary sub-pulse width td1 can be selected by selecting the delay time of the buffers 32 and 33.
  • the outputs of the buffers 32 and 33 are input to the non-inverting input terminal of the AND logic circuit 35.
  • the output of the AND logic circuit 35 is input to the other input terminal of the OR logic circuit 36 through the buffer 34.
  • the buffer 34 generates a time td2 between the main pulse and the sub-pulse, and an arbitrary time td2 can be set by selecting a delay time of the buffer 34.
  • a write pulse composed of a main pulse and a sub pulse is obtained by the logic circuit 36 of OR logic, and is output from the output terminal 37 of the write pulse generation circuit 30.
  • FIG. 14 is a diagram showing a configuration of a write pulse generation circuit 40 that generates a write pulse using a waveform memory and a D / A conversion circuit.
  • the waveform memory 41 stores waveform data of write pulses composed of main pulses and sub-pulses.
  • the waveform data of the write pulse is composed of time-series data of a plurality of words, with N bits that can select an output level from 2N stages as one word.
  • the waveform memory 41 is provided with N ports for reading, and these N ports are connected to N input terminals of the D / A conversion circuit 42, respectively.
  • the D / A conversion circuit 42 inputs the waveform data of the write pulse from the waveform memory 41 for each N-bit data (one word), converts it into an analog signal, and outputs it as a write pulse.
  • the D / A conversion circuit 42 can be configured with, for example, a ladder resistor circuit.
  • the present invention has been described based on the embodiment, but the present invention is not limited to these examples, and it is needless to say that the present invention can be appropriately changed without departing from the gist of the invention.
  • the spin injection magnetization reversal type MTJ that improves the transient characteristics at the time of writing, reduces the number of write failures, reduces the threshold of the write current density, and enables high integration, high speed, and low power consumption.
  • the element can be realized, and it can contribute to the practical use of a small-sized, lightweight, and low-cost nonvolatile memory.

Abstract

【課題】　情報を磁性体の磁化方向として保持する記憶層と、記憶層に対して絶縁層を介して設けられた磁化基準層とを有し、絶縁層を通じて記憶層と磁化基準層との間に流れる電流によって記録が行われる磁気メモリ素子の記録方法であって、反転閾値よりかなり大きな書き込みパルスを印加した場合でも、反転閾値より少し大きな書き込みパルスを印加した場合と同程度のエラー率を保つことができる記録方法を提供すること。 【解決手段】　１つの情報を記録するに際し、１つ以上の主パルスと１つ以上の副パルスとを同じ向きに印加し、主パルスを、情報を記録するのに十分なパルス高さ及びパルス幅を有するパルスとし、副パルスを、主パルスに比べてパルス幅が短いパルスであるか、又は主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとし、主パルスの後に１つ以上の副パルスを印加する。

Description

磁気メモリ素子の記録方法
　本発明は、磁化方向の変化が可能で、情報を磁性体の磁化方向として保持する記憶層と、記憶層に対して絶縁層を介して設けられ、磁化方向の基準となる磁化基準層とを有し、絶縁層を通じて記憶層と磁化基準層との間に流れる電流によって情報の記録が行われる磁気メモリ素子の記録方法に関するものである。
　コンピュータ等の情報機器では、ランダムアクセスメモリ（Random Access Memory；ＲＡＭ）として、動作が高速で、高密度記録が可能なＤＲＡＭ（Dynamic ＲＡＭ）が広く用いられている。しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、電源が切断されても情報を保持することができ、機器の低消費電力化に不可欠な不揮発性メモリの高速化および高密度大容量化が強く望まれている。
　不揮発性メモリとしては、フラッシュメモリなどが実用化されているが、近年、高速、大容量、低消費電力の不揮発性メモリとして、磁気抵抗効果を利用した磁気メモリが注目され、開発が進められている。例えば、トンネル磁気抵抗（Tunnel Magnetoresistance；ＴＭＲ）効果を用いる磁気メモリ素子、すなわちＭＴＪ素子からなり、電流によって誘起される磁場によって記憶層の磁化方向を反転させ、情報を記録する磁気ランダムアクセスメモリ（Magnetic ＲＡＭ：ＭＲＡＭ）が実用化されている（例えば、フリースケール・セミコンダクタ・インク社製のＭＲ２Ａ１６（商品名）など）。
　図９（ａ）は、ＭＴＪ素子の基本構造と、その記憶情報の読み出し動作を示す説明図である。図９（ａ）に示すように、ＭＴＪ素子１００は、記憶層１０５と磁化基準層１０３との２つの強磁性層の間に、非磁性の薄い絶縁層であるトンネル絶縁層１０４を挟持した構造、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を有する。記憶層１０５は、一軸磁気異方性を有する強磁性導体からなり、外部からの作用で磁化方向を変化させることができ、かつ、磁化方向を情報として保持することができる。例えば、その磁化方向が、磁化基準層１０３の磁化方向に対して「平行」であるか、「反平行」であるかを、それぞれ「０」および「１」の情報として記憶する。
　ＭＴＪ素子１００からの情報の読み出しには、上述した２つの磁性層の相対的な磁化方向の違いによって、トンネル絶縁層１０４を通じて記憶層１０５と磁化基準層１０３との間に流れるトンネル電流に対する抵抗値が変化するＴＭＲ効果を利用する。この抵抗値は、記憶層１０５の磁化方向と磁化基準層１０３の磁化方向とが平行であるときに最小値をとり、反平行であるときに最大値をとる。
　図９（ｂ）は、ＭＴＪ素子１００からなるＭＲＡＭのメモリセルの構造の一例を示す部分斜視図である。このＭＲＡＭでは、行配線であるワード線と列配線であるビット線とがマトリックス状に配置され、それらの各交点の位置にＭＴＪ素子１００が配置され、１ビットに相当するメモリセルが形成されている。
　メモリセルの上部には、書き込み用ビット線１２２と読み出し用ビット線１２３とが層間絶縁膜を間に挟んで設けられ、読み出し用ビット線１２３に接してその下にＭＴＪ素子１００が配置され、さらにＭＴＪ素子１００の引き出し電極層１０６の下に絶縁層を挟んで書き込み用ワード線１２１が配置されている。
　一方、メモリセルの下部には、例えばシリコン基板などの半導体基板１１１に、読み出し動作時にこのメモリセルを選択するための選択用トランジスタ１１０として、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタが設けられている。トランジスタ１１０のゲート電極１１５は、セル間をつないで帯状に形成され、読み出し用ワード線を兼ねている。また、ソース領域１１４は、読み出し用接続プラグ１０７を介してＭＴＪ素子１００の引き出し電極層１０６に接続されており、ドレイン領域１１６は、読み出し用の行配線であるセンス線１２４に接続されている。
　このように構成されたＭＲＡＭにおいて、所望のメモリセルのＭＴＪ素子１００への情報の書き込み（記録）は、そのメモリセルが含まれる行の書き込み用ワード線１２１と、列の書き込み用ビット線１２２とのそれぞれに書き込み電流を流し、２つの書き込み用配線の交点の位置に、これらの電流による磁界の合成磁界を発生させることによって行う。この合成磁界によって、所望のメモリセルのＭＴＪ素子１００の記憶層１０５が、所定の磁化方向、すなわち、磁化基準層１０３の磁化方向に対して「平行」であるか、または「反平行」である方向に磁化され、情報の書き込み（記録）が行われる。
　また、ＭＴＪ素子１００からの情報の読み出しでは、所望のメモリセルが含まれる行の読み出し用ワード線であるゲート電極１１５に選択信号を印加して、その行の選択用トランジスタ１１０をすべてＯＮ（導通）状態にする。これに合わせて、所望のメモリセルが含まれる列の読み出し用ビット線１２３とセンス線１２４との間に読み出し電圧を印加する。この結果、所望のメモリセルだけが選択され、そのＭＴＪ素子１００の記憶層１０５の磁化方向の違いが、ＴＭＲ効果を利用してＭＴＪ素子１００を流れるトンネル電流の大きさの違いとして検知される。トンネル電流はセンス線１２４から（図示省略した）周辺回路へ取り出されて測定される。
　ＴＭＲ型のＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用して、情報の読み出しを行う不揮発性メモリであり、磁化方向の反転によって書き換えを行うため、実質的に無限回の書き換えが可能であり、アクセス時間についても高速であることが報告されている（例えば、R. Scheuerlein et al.，ISSCC Digest of Technical Papers，pp.128-129，Feb.2000参照。）。
　しかしながら、電流磁界で書き込みを行うＭＲＡＭにおいては、書き換えのために大きな電流（例えば数ｍＡ程度）を流す必要があり、消費電力が大きくなる。また、ＭＴＪ素子が微細化すると、書き換えに必要な電流が増大する傾向を示す反面、書き込み用配線は細くなるため、書き換えに十分な電流を流すことが難しくなる。また、高集積化が進むと、隣接する別のメモリセルに誤って書き込んでしまう確率が高くなる。さらに、書き込み用配線と読み出し用配線とをそれぞれ必要とするため、構造的に複雑である。これらのために、電流磁界で書き込みを行うＭＲＡＭは高密度大容量化が制限される。
　そこで、異なる原理に基づいて磁気メモリ素子の記憶層へ情報を書き込む（記録する）素子として、書き込みにスピン注入による磁化反転を用いる磁気メモリ素子が注目されている。スピン注入とは、磁化方向が固定された強磁性導電層（磁化基準層）に電流を流すことによって、スピンの向きが一方に偏った電子集団からなる電流（スピン偏極電流：spin-polarized current）を作り出し、この電流を磁化方向が変化可能な磁性導電層（記憶層）に注入する操作である。このようにすると、スピン偏極電流が記憶層を流れる際に、スピン偏極した電子と記憶層を構成している磁性体の電子との相互作用によって、記憶層の磁化方向を磁化基準層の磁化方向に一致させようとする力（トルク）が作用する。従って、ある閾値以上の電流密度のスピン偏極電流を流すことによって、記憶層の磁化方向を反転させることができる（例えば、後述の特許文献１および非特許文献１参照。）。
　図１０は、後述の特許文献２に示されている、スピン注入によって磁化方向が反転されるＭＴＪ素子（以下、スピン注入ＭＴＪ素子と呼ぶ。）からなり、スピン注入による磁化反転を利用するＭＲＡＭ（以下、スピントルクＭＲＡＭと呼ぶ。）の構造の一例を示す部分斜視図である。このスピントルクＭＲＡＭでは、行配線であるワード線２１５と列配線であるビット線２１８とがマトリックス状に配置され、それらの各交点の位置に１個のスピン注入ＭＴＪ素子２２０が配置され、１ビットに相当するメモリセルが形成されている。図１０は、メモリセル４個分を示している。
　下部の半導体基板２１１には、後述する選択用トランジスタ２１０が各メモリセルに形成されており、ワード線２１５は選択用トランジスタ２１０のゲート電極を兼ねている。また、ドレイン領域２１６は、図中の左右の選択用トランジスタに共通して形成されており、このドレイン領域２１６には、行配線２１９が接続されている。
　図１１は、スピントルクＭＲＡＭのメモリセルの構造を示す部分断面図である。メモリセルの中央部には、下層から順に下地層２０１、反強磁性層２０２、磁化固定層２０３ａ、中間層２０３ｂ、磁化基準層２０３ｃ、トンネル絶縁層２０４、記憶層２０５、および保護層２０６の各層が積層され、スピン注入ＭＴＪ素子２２０が形成されている。スピン注入ＭＴＪ素子２２０の層構成は、基本的には通常のＭＴＪ素子１００と同じである。
　磁化固定層２０３ａ、中間層２０３ｂ、および磁化基準層２０３ｃは、反強磁性層２０２０２の上に積層されており、全体として固定磁化層を構成している。強磁性導体からなる磁化固定層２０３ａの磁化方向は反強磁性層２０２０２によって固定されている。同じく強磁性導体からなる磁化基準層２０３ｃは、非磁性層である中間層２０３ｂを介して、磁化固定層２０３ａと反強磁性結合を形成している。この結果、磁化基準層２０３ｃの磁化方向は、磁化固定層２０３ａの磁化方向の反対方向に固定されている。図１１に示した例では、磁化固定層２０３ａの磁化方向は左向きに固定され、磁化基準層２０３ｃの磁化方向は右向きに固定されている。
　固定磁化層を上記の積層フェリ構造とすると、固定磁化層の外部磁界に対する感度を低下させることができるため、外部磁界による固定磁化層の磁化変動を抑制して、ＭＴＪ素子の安定性を向上させることができる。また、磁化固定層２０３ａおよび磁化基準層２０３ｃから漏れ出す磁束が互いに打ち消し合うので、これらの膜厚を調整することによって、固定磁化層から漏洩する磁束を最少に抑えることができる。
　記憶層５は、一軸磁気異方性を有する強磁性導体からなり、外部からの作用で磁化方向を変化させることができ、かつ、磁化方向を情報として保持することができる。例えば、その磁化方向が、磁化基準層２０３ｃの磁化方向に対して「平行」であるか、「反平行」であるかを、それぞれ「０」および「１」の情報として記憶する。磁化基準層２０３ｃと記憶層２０５との間には、非磁性の薄い絶縁層であるトンネル絶縁層２０４が設けられており、磁化基準層２０３ｃとトンネル絶縁層２０４と記憶層２０５とによって磁気トンネル接合（ＭＴＪ）が形成されている。
　一方、メモリセルの下部には、シリコン基板などの半導体基板２１１の素子分離されたウエル領域２１１ａに、このメモリセルを選択するための選択用トランジスタ２１０として、ゲート絶縁膜２１２、ソース電極２１３、ソース領域２１４、ゲート電極２１５、ドレイン領域２１６、およびドレイン電極２１７よりなるＭＯＳ型電界効果トランジスタが設けられている。
　上述したように、選択用トランジスタ２１０のゲート電極２１５は、セル間をつないで帯状に形成され、第１の行配線であるワード線を兼ねている。また、ドレイン電極２１７は第２の行配線である行配線２１９に接続されており、ソース電極２１３は、接続プラグ２０７を介してスピン注入ＭＴＪ素子２２０の下地層２０１に接続されている。一方、スピン注入ＭＴＪ素子２２０の保護層２０６は、メモリセルの上部に設けられた列配線であるビット線２１８に接続されている。
　所望のメモリセルのスピン注入ＭＴＪ素子２２０へ情報を記録するには、所望のメモリセルが含まれる行のワード線２１５に選択信号を印加して、その行の選択用トランジスタ２１０をすべてＯＮ（導通）状態にする。これに合わせて、所望のメモリセルが含まれる列のビット線２１８と行配線２１９との間に書き込み電圧を印加する。この結果、所望のメモリセルが選択され、そのスピン注入ＭＴＪ素子２２０の記憶層２０５をスピン偏極電流が貫流し、記憶層２０５が所定の磁化方向に磁化され、情報の記録が行われる。
　この際、初めスピン注入ＭＴＪ素子２２０の磁化基準層２０３ｃの磁化方向が、記憶層２０５の磁化方向に対して「反平行」である状態にあり、これを書き込みによって記憶層２０５の磁化方向が磁化基準層２０３ｃの磁化方向に対して「平行」である状態に反転させる場合には、図１１に示すように、閾値以上の電流密度の書き込み電流を記憶層２０５から磁化基準層２０３ｃへ流すようにする。これによって、実体としては、閾値以上の電子密度のスピン偏極電子流が磁化基準層２０３ｃから記憶層２０５へ流れ、磁化反転が起こる。
　逆に、記憶層２０５の磁化方向に対して「平行」状態にある磁化基準層２０３ｃの磁化方向を「反平行」状態に反転させる場合には、閾値以上の電流密度の書き込み電流を、上記の逆方向へ、すなわち磁化基準層２０３ｃから記憶層２０５へ流し、実体としては、閾値以上の電子密度の電子流が記憶層２０５から磁化基準層２０３ｃへ流れるようにする。
　また、スピン注入ＭＴＪ素子２２０からの情報の読み出しは、ＭＴＪ素子１００と同様、ＴＭＲ効果を用いて行われる。スピン注入ＭＴＪ素子２２０の書き込みと読み出しは、いずれも、記憶層２０５中の電子と、この層を貫流するスピン偏極電流との相互作用を利用しており、読み出しはスピン偏極電流の電流密度が小さい領域で行われ、書き込みはスピン偏極電流の電流密度が閾値を超えて大きい領域で行われる。
　スピン注入による磁化反転の可否は、スピン偏極電流の電流密度に依存するため、スピン注入ＭＴＪ素子２２０では、記憶層の体積が小さくなるほど、体積に比例してより少ない電流で磁化反転が可能になる（非特許文献１参照。）。また、選択用トランジスタ２１０で選択したメモリセルに情報を書き込むので、電流磁場による書き込みと異なり、隣接する別のセルに誤って書き込んでしまうおそれがない。また、書き込みと読み出しとで大部分の配線を共用できるので、構造が簡素化する。さらに、磁場書き込みに比べて磁性体の形状の影響が小さいので、製造時の歩留まりを高めやすい。これらの点で、スピントルクＭＲＡＭは、電流磁場で書き込みを行うＭＲＡＭに比べて、微細化、高密度大容量化に適している。
　しかしながら、選択用トランジスタ２１０を用いて書き込み（記録）を行うことから、別の問題点が生じる。すなわち、書き込み時にスピン注入ＭＴＪ素子２２０に流すことのできる電流は、選択用トランジスタ２１０に流すことができる電流（トランジスタの飽和電流）によって制限される。一般に、トランジスタのゲート幅やゲート長が小さくなるに従い、トランジスタの飽和電流も小さくなるので、スピン注入ＭＴＪ素子２２０への書き込み電流を確保するために、選択用トランジスタ２１０の小型化が制限される。従って、選択用トランジスタ２１０をできるだけ小型化し、スピントルクＭＲＡＭを最大限に高密度大容量化するためには、書き込み電流の閾値をできる限り減少させることが不可欠である。
　また、トンネル絶縁層２０４が絶縁破壊することを防ぐためにも、書き込み電流の閾値を減少させる必要がある。また、ＭＲＡＭの消費電力を減少させるためにも、書き込み電流閾値をできる限り減少させる必要がある。
　さて、スピン注入による磁化反転に要する電流の閾値は、現象論的に、記憶層２０５のスピン制動定数α、飽和磁化量Ｍｓの二乗、および体積Ｖに比例し、スピン注入効率ηに反比例することが示されている。従って、これらを適切に選択することによって、磁化反転に要する電流の閾値を下げることができる。
　しかし、一方、スピン注入ＭＴＪ素子２２０が信頼できるメモリ素子であるためには、記憶層２０５のメモリ保持特性（磁化の熱安定性）が確保され、磁化方向が熱運動によって変化してしまわないことが必要である。熱安定性は記憶層２０５の飽和磁化量Ｍｓおよび体積Ｖに比例する。
　記憶層２０５の飽和磁化量Ｍｓおよび体積Ｖは、磁化反転に要する電流の閾値と熱安定性との両方に関係しており、これらの因子を小さくして磁化反転に要する電流の閾値を低下させると、熱安定性もまた低下してしまうというトレードオフの関係にある。
　従って、磁化反転に要する電流の閾値を低下させるには、慎重に熱安定性の確保との両立をはかりながら、主としてスピン注入の効率ηを改善する必要がある。本発明者は、スピントルクＭＲＡＭが、他のメモリに比して競争力のあるメモリとなり得るように、磁化反転に要する電流密度の閾値の低減と、メモリ保持特性（熱安定性）確保とを両立させ得るＭＴＪ材料を鋭意開発してきた（特開2006-165265号公報、特開2007-103471号公報、特開2007-48790号公報、特許文献２、および特願2006-350113など参照。）。その結果、その実現に近づきつつある。
特開２００３－１７７８２号公報（第６及び７頁、図２） 特開２００７－２８７９２３号公報（第７－１５頁、図２） F.J.Albert et al., Appl. Phys. Lett., Vol.77, (2002), p.3809
　しかしながら、本発明者が、上述したＭＴＪ材料を用いて、書き込み電流密度の閾値の小さいスピン注入ＭＴＪ素子を作製して調べたところ、従来、論文や学会発表にも報告されていない特異な現象が現れることが判明した。すなわち、このスピン注入ＭＴＪ素子では、印加する書き込みパルスを、書き込みエラー率を考慮して反転閾値よりも少し大きく設定すると、（外挿して得た推定値として）１０-25以下の書き込みエラー率を確保できるにも関わらず、印加する書き込みパルスを反転閾値よりもかなり大きく設定すると、書き込みパルスが大きくなるほど、かえって書き込みエラー率が増加する傾向があることが認められた（図１２参照）。ここでは、反転閾値より大きな記録電圧で起きるエラーを、"高記録電圧エラー"と呼ぶ。
　数百Ｍｂｉｔの容量をもつスピントルクＭＲＡＭメモリチップへの実際の書き込みでは、スピン注入ＭＴＪ素子の反転閾値のばらつきや、トランジスタおよび配線に起因する反転閾値のばらつきなどを考慮して、反転閾値の平均値よりもかなり大きい書き込みパルスを印加するように設定する。従って、上記の現象が現れると、スピントルクＭＲＡＭメモリチップへの実際の書き込みにおいて、１０-25以下の書き込みエラー率を確保することができなくなる。
　また、ＭＲＡＭやスピントルクＲＡＭは記憶層を構成する磁性体の磁化方向として情報を保持しているため、強い外部磁場に曝されると記憶層の磁化方向が変化してしまい、情報が消失する。特に、書き込み（記録）過程の途中では、外部磁場に対する耐性が著しく低下するため、磁気メモリ素子に作用する外部磁場を減少させるための磁気シールドが必須であり、前述した市販のＭＲＡＭ（ＭＲ２Ａ１６）にも装備されている。しかしながら、磁気シールドで磁場遮蔽効果を得るためには、ある程度の厚さと体積が必要であり、メモリＩＣの体積や重量の増加、あるいは価格の上昇が避けられない。
　特に、スピントルクＲＡＭにおいては、外部磁場が記録電流や反転時間に影響することが、例えば文献（K.Ito et al., J.Phys.D., Vol. 40, 2007年, p.1261）に示されており、さらに、通電によるスピン注入ＭＴＪ素子の発熱により外部磁場に対する耐性がさらに低下する可能性が、文献（G.D.Fuchs et al., Apl.Phys.Let., Vol. 86, 2005年, p.152509）に示されており、外部磁場に対する耐性をより高めておく必要がある。
　本発明は、このような状況に鑑みてなされたものであって、その目的は、磁化方向の変化が可能で、情報を磁性体の磁化方向として保持する記憶層と、記憶層に対して絶縁層を介して設けられ、磁化方向の基準となる磁化基準層とを有し、絶縁層を通じて記憶層と磁化基準層との間に流れる電流によって情報の記録が行われる磁気メモリ素子の記録方法であって、反転閾値より少し大きい書き込みパルスを印加した場合に得られる書き込みエラー率を、反転閾値よりかなり大きい書き込みパルスを印加した場合でも保つことができ、又、外部磁場に対する耐性が向上した磁気メモリ素子の記録方法を提供することにある。
　本発明者は、鋭意研究を重ねた結果、書き込みパルスの印加方法を工夫することによって上記の課題を解決できることを見出し、本発明を完成させるに到った。
　即ち、本発明は、強磁性導体からなり、磁化方向の変化が可能で、情報を磁性体の磁化方向として保持する記憶層と；前記記憶層に対して絶縁層を介して設けられ、強磁性導体からなり、磁化方向が固定され、磁化方向の基準となる基準磁化層と；を少なくとも有し、前記絶縁層を通じて前記記憶層と前記基準磁化層との間に流れる電流によって情報の記録が行われる磁気メモリ素子に対する記録方法において、１つの情報を記録するに際し、１つ以上の主パルスと１つ以上の副パルスとを同じ向きに印加し、前記の１つ以上の主パルスの後に、１つ以上の副パルスを印加し、前記の主パルスの後に印加する副パルスを、前記主パルスに比べてパルス幅が短いパルスであるか、又は前記主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとする、ことを特徴とする、磁気メモリ素子の記録方法に係わるものである。
　なお、前記パルスは、電圧制御であっても、電流制御であっても、電力制御であってもよい。
　本発明の磁気メモリ素子の記録方法によれば、後述の実施の形態および実施例で示すように、１つの情報を記録するに際し、前記の１つ以上の主パルスの後に、前記の１つ以上の副パルスを印加し、前記の主パルスの後に印加する副パルスを、前記主パルスに比べてパルス幅が短いパルスであるか、又は前記主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとすることによって、反転閾値よりもかなり大きい書き込みパルスを印加した場合でも、反転閾値より少し大きい書き込みパルスで得られると同様の書き込みエラー率を保つことができた。
　先述した高記録電圧エラーが発現する機構や、本発明によって書き込みエラー率を小さく抑えることができる仕組みが、完全に明らかになったとは言えない。しかし、反転閾値より少し大きい書き込みパルスを印加した場合には問題が生ぜず、反転閾値よりもかなり大きい書き込みパルスを印加した場合に問題が生じ、しかも、書き込みパルスが大きいほど書き込みエラー率が増加することから考えて、反転閾値に比して過剰な書き込み電力の注入が問題を引き起こしていると推測できる。
　従来の単一のパルスによる書き込みでは、過剰な書き込み電力の注入によって生じた書き込みエラーが修正されることなく、そのまま結果になるため、書き込みエラー率が高い。また、書き込み時の外部磁場に対する耐性が低い。これに対し、本発明では、前記の１つ以上の主パルスの後に、１つ以上の副パルスを印加するので、前記主パルスで生じた書き込みエラーを、この副パルスによる書き込みで修正できる可能性が高い。しかも、前記の主パルスの後に印加する副パルスを、前記主パルスに比べてパルス幅が短いパルスであるか、又は前記主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとするので、前記副パルスによる書き込みでは過剰なエネルギーが蓄積されにくく、上記の高記録電圧エラーが現れにくい。以上の効果により、本発明の磁気メモリ素子の記録方法では書き込みエラー率が減少し、また、書き込み時の外部磁場に対する耐性が向上する。
本発明の実施の形態１に基づく磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。 同、磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。 同、磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。 本発明の実施の形態２に基づく磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。 同、磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。 本発明の実施例１の磁気メモリ素子の記録方法における、書き込みエラー率とパルス間隔との関係を示すグラフである。 本発明の実施例２の磁気メモリ素子の記録方法における、書き込みエラー率と副パルスの高さとの関係を示すグラフである。 本発明の実施例３による、磁気メモリ素子の記録方法の外部磁場に対する耐性を示すグラフである。 ＭＴＪ素子の基本構造と、その記憶情報の読み出し動作を示す説明図（ａ）、および、ＭＴＪ素子からなるＭＲＡＭのメモリセルの構造の一例を示す部分斜視図（ｂ）である。 特許文献２に示されている、スピントルクＭＲＡＭの構造を示す部分斜視図である。 同、スピン注入ＭＴＪ素子からなるスピントルクＭＲＡＭのメモリセルの構造を示す部分断面図である。 書き込みパルス電圧と書き込みエラー率との関係を示すグラフである。 1つの矩形のパルスから上記の実施形態の主パルスと副パルスとからなる書き込みパルスを生成する書き込みパルス発生回路の構成を示す図である。 書き込みパルスを波形メモリとＤ／Ａ変換回路を用いて生成する書き込みパルス発生回路の構成を示す図である。 本発明の実施形態に係るスピントルクＭＲＡＭのメモリセルの構造を示す部分斜視図である。 本発明の実施形態に係るスピン注入ＭＴＪ素子の構成を示す断面図である。
　本発明の磁気メモリ素子の記録方法において、前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中に、連続する３つのパルスの組みであって、パルス幅及びパルス高さの少なくとも一方が漸次減少していく組みを少なくとも一組設けるのがよい。
　また、前記の１つ以上の主パルスの終端と、その後に印加される前記の１つ以上の前記副パルスの先端との間に、３ｎｓ以上の時間間隔を設けるのがよい。（なお、パルスの終端および先端は、それぞれ、パルスの立ち下がり及び立ち上がりにおける高さがパルス高さの最大値の半分になる位置とする。以下、同様。）
　また、前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する２つのパルスの組みにおいて、後のパルスを、パルス幅が２ｎｓ以上、１０ｎｓ以下であるか、又はパルス高さが前のパルスの０．７倍以上、０．９５倍以下であるかの、少なくとも一方の条件を満たすパルスとし、且つ、前のパルスの終端と後のパルスの先端との間に５ｎｓ以上の時間間隔を設けるのがよい。
　また、前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する２つのパルスの組みにおいて、後のパルスを、パルス幅が３ｎｓ以下であるか、又はパルス高さが前のパルスの０．９５倍以下であるかの、少なくとも一方の条件を満たし、且つ、前のパルスの終端と後のパルスの先端との時間間隔を５ｎｓ未満とするのがよい。
　次に、本発明の好ましい実施の形態を図面参照下に、より具体的に説明する。
実施の形態１
　実施の形態１では、主として、請求項１～３に関わるスピン注入ＭＴＪ素子の記録方法の例について説明する。
　本実施の形態で用いるスピントルクＭＲＡＭのメモリセルの構造およびスピン注入ＭＴＪ素子の構成を図１５および図１６に示す。
　図１５は、スピン注入によって磁化方向が反転されるＭＴＪ素子（以下、スピン注入ＭＴＪ素子と呼ぶ。）からなり、スピン注入による磁化反転を利用するＭＲＡＭ（以下、スピントルクＭＲＡＭと呼ぶ。）の構造の一例を示す部分斜視図である。このスピントルクＭＲＡＭでは、行配線であるワード線１５と列配線であるビット線１８とがマトリックス状に配置され、それらの各交点の位置に１個のスピン注入ＭＴＪ素子２０が配置され、１ビットに相当するメモリセルが形成されている。図１５は、メモリセル４個分を示している。
　下部の半導体基板１１には、後述する選択用トランジスタ１０が各メモリセルに形成されており、ワード線１５は選択用トランジスタ１０のゲート電極を兼ねている。また、ドレイン領域１６は、図中の左右の選択用トランジスタに共通して形成されており、このドレイン領域１６には、行配線１９が接続されている。
　図１６は、スピントルクＭＲＡＭのメモリセルの構造を示す部分断面図である。メモリセルの中央部には、下層から順に下地層１、反強磁性層２、磁化固定層３ａ、中間層３ｂ、磁化基準層３ｃ、トンネル絶縁層４、記憶層５、および保護層６の各層が積層され、スピン注入ＭＴＪ素子２０が形成されている。
　磁化固定層３ａ、中間層３ｂ、および磁化基準層３ｃは、反強磁性層２の上に積層されており、全体として固定磁化層を構成している。強磁性導体からなる磁化固定層３ａの磁化方向は反強磁性層２によって固定されている。同じく強磁性導体からなる磁化基準層３ｃは、非磁性層である中間層３ｂを介して、磁化固定層３ａと反強磁性結合を形成している。この結果、磁化基準層３ｃの磁化方向は、磁化固定層３ａの磁化方向の反対方向に固定されている。図１６に示した例では、磁化固定層３ａの磁化方向は左向きに固定され、磁化基準層３ｃの磁化方向は右向きに固定されている。
　固定磁化層を上記の積層フェリ構造とすると、固定磁化層の外部磁界に対する感度を低下させることができるため、外部磁界による固定磁化層の磁化変動を抑制して、ＭＴＪ素子の安定性を向上させることができる。また、磁化固定層３ａおよび磁化基準層３ｃから漏れ出す磁束が互いに打ち消し合うので、これらの膜厚を調整することによって、固定磁化層から漏洩する磁束を最少に抑えることができる。
　記憶層５は、一軸磁気異方性を有する強磁性導体からなり、外部からの作用で磁化方向を変化させることができ、かつ、磁化方向を情報として保持することができる。例えば、その磁化方向が、磁化基準層３ｃの磁化方向に対して「平行」であるか、「反平行」であるかを、それぞれ「０」および「１」の情報として記憶する。磁化基準層３ｃと記憶層５との間には、非磁性の薄い絶縁層であるトンネル絶縁層４が設けられており、磁化基準層３ｃとトンネル絶縁層４と記憶層５とによって磁気トンネル接合（ＭＴＪ）が形成されている。
　一方、メモリセルの下部には、シリコン基板などの半導体基板１１の素子分離されたウエル領域１１ａに、このメモリセルを選択するための選択用トランジスタ１０として、ゲート絶縁膜１２、ソース電極１３、ソース領域１４、ゲート電極１５、ドレイン領域１６、およびドレイン電極１７よりなるＭＯＳ型電界効果トランジスタが設けられている。
　上述したように、選択用トランジスタ１０のゲート電極１５は、セル間をつないで帯状に形成され、第１の行配線であるワード線を兼ねている。また、ドレイン電極１７は第２の行配線である行配線１９に接続されており、ソース電極１３は、接続プラグ７を介してスピン注入ＭＴＪ素子２０の下地層１に接続されている。一方、スピン注入ＭＴＪ素子２０の保護層６は、メモリセルの上部に設けられた列配線であるビット線１８に接続されている。
　所望のメモリセルのスピン注入ＭＴＪ素子２０へ情報を記録するには、所望のメモリセルが含まれる行のワード線１５に選択信号を印加して、その行の選択用トランジスタ１０をすべてＯＮ（導通）状態にする。これに合わせて、所望のメモリセルが含まれる列のビット線１８と行配線１９との間に書き込み電圧を印加する。この結果、所望のメモリセルが選択され、そのスピン注入ＭＴＪ素子２０の記憶層５をスピン偏極電流が貫流し、記憶層５が所定の磁化方向に磁化され、情報の記録が行われる。
　この際、初めスピン注入ＭＴＪ素子２０の磁化基準層３ｃの磁化方向が、記憶層５の磁化方向に対して「反平行」である状態にあり、これを書き込みによって記憶層５の磁化方向が磁化基準層３ｃの磁化方向に対して「平行」である状態に反転させる場合には、図９に示すように、閾値以上の電流密度の書き込み電流を記憶層５から磁化基準層３ｃへ流すようにする。これによって、実体としては、閾値以上の電子密度のスピン偏極電子流が磁化基準層３ｃから記憶層５へ流れ、磁化反転が起こる。
　逆に、記憶層５の磁化方向に対して「平行」状態にある磁化基準層３ｃの磁化方向を「反平行」状態に反転させる場合には、閾値以上の電流密度の書き込み電流を、上記の逆方向へ、すなわち磁化基準層３ｃから記憶層５へ流し、実体としては、閾値以上の電子密度の電子流が記憶層５から磁化基準層３ｃへ流れるようにする。
　また、スピン注入ＭＴＪ素子２０からの情報の読み出しはＴＭＲ効果を用いて行われる。スピン注入ＭＴＪ素子２０の書き込みと読み出しは、いずれも、記憶層５中の電子と、この層を貫流するスピン偏極電流との相互作用を利用しており、読み出しはスピン偏極電流の電流密度が小さい領域で行われ、書き込みはスピン偏極電流の電流密度が閾値を超えて大きい領域で行われる。
　なお、磁化基準層３ｃは、記録動作中に磁化が反転や不安定化しないように、ＰtＭn，ＩrＭnなどの反強磁性体と組み合わせて磁化方向を固定してもよいし、ＣoＰtなど保磁力の大きな材料を用いてもよいし、記憶層５よりも広い面積に加工して用いてもよいし、外部磁場によって特定の方向に磁化してもよい。
　磁化基準層３ｃは、単独の強磁性体層としてもよいし、図１６に示すように、Ｒuなどの非磁性金属からなる中間層３ｂを介して磁化固定層３ａと反平行に磁気的に結合するようにしてもよい。磁化基準層３ｃの磁化は、面内磁化でもよいし、垂直磁化でもよい。また、磁化基準層３ｃは、記憶層５の下側に配置してもよいし、上側に配置しても、あるいは上下に配置してもよい。
　トンネル絶縁層４は、酸化物や窒化物などのセラミック材料からなるのがよい。特に、トンネル絶縁層４として酸化マグネシウムＭgＯ層を設け、磁化基準層３ｃおよび記憶層５の少なくともトンネル絶縁層４の側にＣoＦeＢ層を設けると、磁気抵抗変化率が大きくとれるので好ましい。
　図１は、実施の形態１に基づく磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。実施の形態１では、１つの情報を記録するに際し、主パルスの後に、パルス高さは主パルスと同じで、パルス幅が主パルスに比べて短い副パルスを印加する。主パルスおよび副パルスは、電圧制御であっても、電流制御であっても、電力制御であってもよい
　図１（１）は、１つの主パルスの後に１つの副パルスを印加する場合を示している。主パルスは、従来の単一パルスで書き込みを行う場合と同様、情報を記録するのに十分なパルス高さおよびパルス幅を有するパルスとする。この場合、前述したように、数百Ｍｂｉｔの容量をもつスピントルクＭＲＡＭメモリチップへの実際の書き込みでは、スピン注入ＭＴＪ素子の反転閾値のばらつきや、トランジスタおよび配線に起因する反転閾値のばらつきなどを考慮して、反転閾値の平均値よりもかなり大きい書き込みパルスを印加する。この結果、書き込みパルスが大きくなるほど、かえって書き込みエラー率が増加する高記録電圧エラーが現れる。
　従来の単一のパルスによる書き込みでは、上記の主パルスによる書き込みで生じた書き込みエラーが修正されることなく、そのまま結果になるため、書き込みエラー率が高い。また、書き込み時の外部磁場に対する耐性が低い。これに対し、本実施の形態では、主パルスの後に、反転閾値をこえるパルス高さを有する副パルスを印加するので、主パルスで生じた書き込みエラーを、副パルスによる書き込みで修正できる可能性が高い。しかも、副パルスのパルス幅は主パルスのパルス幅に比べて短いので、副パルスによる書き込みでは過剰なエネルギーが蓄積されにくく、上記の高記録電圧エラーが現れにくい。以上の効果により、本実施の形態に基づく磁気メモリ素子の記録方法では、書き込みエラー率が減少し、書き込み時の外部磁場に対する耐性が向上する。
　この際、主パルスの終端と副パルスの先端との間には３ｎｓ以上、より好ましくは５ｎｓ以上の時間間隔を設けるのがよい。これは、主パルスによる書き込みで蓄積された過剰なエネルギーを散逸させるための時間を十分に確保するためである。
　図１（２）は、１つの主パルスの後に２つの副パルスを印加し、請求項２に対応して、主パルスと副パルス１と副パルス２とを、パルス幅が漸次減少していく、連続した３つのパルスの組みとして構成した例を示している。この場合、副パルス１による書き込みと副パルス２による書き込みによって修正が２度繰り返され、しかも、後に印加されるパルスほどパルス幅が短くなり、過剰なエネルギーの蓄積による高記録電圧エラーが現れにくくなるので、書き込みエラー率が改善される可能性がより高くなる。
　図２は、実施の形態１に基づく書き込みパルス列の例を示すグラフであり、種々の主パルスの例を示している。図２（ａ）および図２（ｂ）は、書き込み電力の注入を休止する、１ｎｓ程度の短い休止期間を主パルスの中に設ける例である。図２（ａ）に示すように主パルスの中間部に休止期間を設けても効果はないが、図２（ｂ）に示すように主パルスの終端近くに休止期間を設けると、一定期間内に注入される書き込み電力を実効的に徐々に減少させ、上記の高記録電圧エラーを現れにくくする効果がある（特願２００８－１０７７６８参照。）。
　図２（ｃ）および図２（ｄ）は、２つの主パルスを印加する例である。図２（ｃ）はパルス高さおよびパルス幅がともに等しい主パルス１と主パルス２とを印加する場合を示し、図２（ｄ）はパルス高さおよびパルス幅が互いに異なる主パルス１と主パルス２とを印加する場合を示す。いずれにしても、先行する主パルス１による書き込みは後続の主パルス２による書き込みで無効になるので、複数の主パルスを印加する効果は特にない。
　図３は、実施の形態１に基づく書き込みパルス列の例を示すグラフであり、種々の副パルスの例を示している。図３（ａ）は、主パルスの後に２つ、一般には複数の副パルスを印加する例で、副パルスによる書き込みによって修正が２回、一般には複数回繰り返されるので、書き込みエラー率が改善される可能性がより高くなる。この場合、図１（ｂ）を用いて既述したように、副パルスのパルス幅が漸次減少していくように構成するのが望ましい。一方、図３（ｂ）および図３（ｃ）は最後の主パルスに先行する副パルスを設けた例で、このような副パルスを印加する効果は特にない。
実施の形態２
　実施の形態２では、主として、請求項１および２に関わるスピン注入ＭＴＪ素子の記録方法の別の例について説明する。
　図４および図５は、実施の形態２に基づく磁気メモリ素子の記録方法における書き込みパルス列の例を示すグラフである。実施の形態２では、１つの情報を記録するに際し、主パルスの後に、パルス幅は主パルスと同じで、パルス高さが主パルスに比べて低い副パルスを印加する。主パルスおよび副パルスは、電圧制御であっても、電流制御であっても、
電力制御であってもよい
　図４は、１つの主パルスの後に１つの副パルスを印加する場合を示しており、図４（ａ）および（ｂ）は、その効果を説明するための説明図である。主パルスは、従来の単一パルスで書き込みを行う場合と同様、情報を記録するのに十分なパルス高さおよびパルス幅有するパルスとする。この場合、前述したように、数百Ｍｂｉｔの容量をもつスピントルクＭＲＡＭメモリチップへの実際の書き込みでは、スピン注入ＭＴＪ素子の反転閾値のばらつきや、トランジスタおよび配線に起因する反転閾値のばらつきなどを考慮して、反転閾値の平均値よりもかなり大きい書き込みパルスを印加する。
　この結果、図４（ａ）に示すように、平均的な反転閾値を有する磁気メモリ素子では、主パルスによる書き込みで反転閾値に比して過剰な書き込み電力が注入され、かえって書き込みエラー率が増加する高記録電圧エラーが現れる。これに対し、副パルスのパルス高さは、平均的な反転閾値を上回っているものの、平均的な反転閾値に比べて著しく高いというほどではない。このため、副パルスを印加すると書き込みが行われ、主パルスで生じた書き込みエラーが修正される。しかも、副パルスによる書き込みでは過剰なエネルギーが注入されることが少ないので、上記の高記録電圧エラーが現れにくい。以上の効果により、平均的な反転閾値を有する磁気メモリ素子では、書き込みエラー率が減少し、書き込み時の外部磁場に対する耐性が向上する。
　一方、図４（ｂ）に示すように、反転閾値の高い磁気メモリ素子では、副パルスのパルス高さが反転閾値よりも小さい場合がある。この磁気メモリ素子では、副パルスを印加しても書き込みは行われず、副パルス２は無効であり、主パルスによる書き込み結果がそのまま維持される。しかしながら、反転閾値の高い磁気メモリ素子では、主パルスのパルス高さは反転閾値に比べて著しく高いというほどではなく、主パルスによる書き込みにおいて、過剰なエネルギーの注入によって書き込みエラー率が増加する高記録電圧エラー象が現れることは少ない。すなわち、主パルスによって書き込みエラー率の小さい、良好な書き込みが行われており、修正の必要がない。
　以上の結果、図４に示す書き込みパルス列を用いると、平均的な反転閾値を有する磁気メモリ素子に対しても、反転閾値の高い磁気メモリ素子に対しても、書き込みエラー率の小さい、良好な書き込みを行うことができる。
　図５は、１つの主パルスの後に２つの副パルスを印加し、請求項２に対応して、主パルスと副パルス１と副パルス２とを、パルス高さが漸次減少していく、連続した３つのパルスの組みとして構成した例を示している。この場合、図５（ａ）に示すように、平均的な反転閾値を有する磁気メモリ素子に対しては副パルス１による書き込みによって修正が行われ、図４（ａ）に示した場合と同様の効果がある。副パルス２は無効である。図５（ｂ）に示すように、反転閾値の高い磁気メモリ素子では、図４（ｂ）に示した場合と同様、主パルスのパルス高さは反転閾値に比べて著しく高いというほどではなく、主パルスによって良好な書き込みが行われており、修正の必要がない。加えて、図５（ｃ）に示すように、反転閾値の低い磁気メモリ素子に対しては、副パルス１による書き込みと副パルス２による書き込みによって修正が２度繰り返され、しかも、後に印加されるパルスほど過剰なエネルギーの注入による高記録電圧エラーが現れにくくなるので、書き込みエラー率が改善される可能性がより高くなる。
　以上の結果、図５に示す書き込みパルス列を用いると、図４に示す書き込みパルス列を用いる場合よりも、さらに書き込みエラー率の小さい、良好な書き込みを行うことができる。
　実施例では、スピン注入ＭＴＪ素子からなるスピントルクＭＲＡＭに本発明の実施の形態１および２に基づく記録方法を適用し、本発明の効果を検証した。実施例１および２は請求項３～５の根拠となる実験であり、実施例４は請求項２の根拠となる実験である。実験は、素子の長軸方向に磁場を印加しながら、消去、記録、再生を繰り返し行い、書き込みエラー率を測定した。磁場を印加する方向は、記録しようとする磁化方向とは反対の方向とした。
実施例１
　実施例１では、実施の形態１に基づく磁気メモリ素子の記録方法に対応して、図１（１）に示した書き込みパルス列を印加した。用いたスピントルクＭＲＡＭは、下記の層で構成されるスピン注入ＭＴＪ素子２０からなるものである。
　　下地層１　　　　：膜厚５ｎｍのＴａ膜、
　　反強磁性層２反強磁性層２　　：膜厚３０ｎｍのＰｔＭｎ膜、
　　磁化固定層３ａ　：膜厚２ｎｍのＣｏＦｅ膜、
　　中間層３ｂ　　　：膜厚０．７ｎｍのＲｕ膜、
　　磁化基準層３ｃ　：膜厚２ｎｍのＣｏＦｅＢ膜、
　　トンネル絶縁層４：膜厚０．８ｎｍの酸化マグネシウムＭgＯ膜、
　　記憶層５　　　　：膜厚３ｎｍのＣｏＦｅＢ膜、
　　保護層６　　　　：膜厚５ｎｍのＴａ膜
　スピン注入ＭＴＪ素子２０の平面形状は、長軸長さが１５０～２５０ｎｍで、短軸長さが７０～８５ｎｍである楕円形であり、記憶層５の保磁力は１４０Ｏｅである。このスピン注入ＭＴＪ素子２０に５０Ｏｅの外部磁場を印加しながら、パルス電圧０．８Ｖ、パルス幅３０ｎｓの主パルスに続いて、パルス電圧０．８Ｖ、パルス幅Ｗの副パルスを印加した。この際、副パルスのパルス幅Ｗと、主パルスの終端と副パルスの先端との間のパルス間隔Ｄとを種々に変え、これらと書き込みエラー率との関係を調べた。
　図６は、パルス幅Ｗが１～３０ｎｓの副パルスを印加した場合の、書き込みエラー率とパルス間隔Ｄとの関係を示すグラフである。図６から２つの異なる傾向があることがわかる。すなわち、副パルスとしてパルス幅Ｗが１ｎｓのパルスを用いた場合には、パルス間隔Ｄが１ｎｓである場合にエラー率改善効果が著しく、パルス間隔Ｄが５ｎｓをこえると改善効果はほとんどない。
　一方、副パルスとしてパルス幅Ｗが２ｎｓまたは３ｎｓのパルスを用いた場合には、パルス間隔Ｄが３ｎｓ以上、望ましくは５ｎｓ以上である場合に、本発明によるエラー率改善効果が著しい。副パルスとしてパルス幅Ｗが５ｎｓ以上のパルスを用いると改善効果は小さくなり、副パルスのパルス幅Ｗが主パルスのパルス幅と同じ３０ｎｓになると全く改善が見られない。
実施例２
　実施例２では、実施の形態２に基づく磁気メモリ素子の記録方法に対応して、図４に示した書き込みパルス列を印加した。用いたスピントルクＭＲＡＭは、実施例１で用いたスピン注入ＭＴＪ素子２０と同じ層構成を有し、記憶層５の保磁力が１２５Ｏｅであるスピン注入ＭＴＪ素子２０からなるものである。このスピン注入ＭＴＪ素子２０に５０Ｏｅの外部磁場を印加しながら、パルス電圧０．９Ｖ、パルス幅３０ｎｓの主パルスに続いて、パルス電圧Ｖ、パルス幅３０ｎｓの副パルスを印加した。この際、副パルスのパルス電圧Ｖと、主パルスの終端と副パルスの先端との間のパルス間隔Ｄとを種々に変え、それらと書き込みエラー率との関係を調べた。
　図７は、パルス間隔Ｄを１～１０ｎｓの範囲で変えながら、書き込みエラー率と、主パルスと副パルスのパルス電圧の比との関係を調べた結果を示すグラフである。図６ほど明確ではないが、図７においても２つの異なる傾向があると思われる。
　パルス間隔Ｄを３ｎｓ以上にした場合には、主パルスと副パルスのパルス電圧の比が０．７以上、１．０以下である場合にのみ改善効果が現れ、特にパルス電圧の比が０．８以上、０．９５以下である場合に改善効果が著しい。有効な副パルスのパルス電圧に下限が存在することは副パルスによる書き込みが行われていることを示している。
　一方、パルス間隔Ｄを１ｎｓまたは２ｎｓとした場合には、主パルスと副パルスのパルス電圧の比が０．８以上、０．９５以下である場合に現れる改善効果は、上記と同様、本発明による効果であると考えられ、パルス電圧の比が０．３以上、０．９５以下であり、副パルスのパルス電圧が反転しきい値未満である場合に現れる改善効果は別発明による効果であると考えられる。
実施例３
　実施例３では、実施の形態１に基づく磁気メモリ素子の記録方法の、外部磁場に対する耐性を調べた。用いたスピントルクＭＲＡＭは、実施例１で用いたスピン注入ＭＴＪ素子２０と同じ層構成を有し、記憶層５の保磁力が２１２Ｏｅであるスピン注入ＭＴＪ素子２０からなるものである。このスピン注入ＭＴＪ素子２０に０～２００Ｏｅの外部磁場を印加しながら、書き込みパルス電圧を０．５～０．７Ｖの範囲で変化させた場合の書き込みエラー率を調べた。電圧の極性は正とした。
　図８は、上記の外部磁場および書き込みパルス電圧に対して書き込みエラー率がそれぞれ０．１、０．０１、および０．００１になる位置を等高線でつないで示したグラフである。外部磁場が大きくなると、大きな外部磁場に抗して記録層に情報を書き込むことが必要になるため、同じ書き込みエラー率を維持するために、より大きな書き込みパルス電圧が必要になる。従って上記等高線は図８において右上がりの曲線になることが予想される。また、外部磁場が一定であれば、パルス電圧が大きいほど、書き込みエラー率が小さくなることが予想される。
　図８（ｂ）は、パルス幅１００ｎｓの単一のパルスで記録した比較例の場合の結果を示す。この場合、外部磁場が比較的小さい領域では上記等高線は予想通りに右上がりの曲線になるが、外部磁場が大きい領域では予想からはずれ、パルス電圧を大きくしても書き込みエラー率が改善されない現象が現れる。この領域では、外部磁場が一定の場合、パルス電圧が大きいほど、むしろ書き込みエラー率が大きくなるという、前述した高記録電圧エラーが起こっている。
　一方、図８（ａ）は、パルス幅１００ｎｓの主パルスの後に、１０ｎｓのパルス間隔を設けた後、パルス幅３ｎｓの副パルスを印加した場合である。この場合、外部磁場が大きい領域まで上記等高線は右上がりの曲線になる。また、外部磁場が一定であれば、パルス電圧が大きいほど、書き込みエラー率が小さくなる。このように、実施の形態１に基づく記録方法では、書き込みパルス電圧を大きくした場合の書き込みエラー率が改善され、書き込みの動作範囲を拡大することができ、大きな外部磁場が作用する場合に磁場に対する耐性が向上する。
　このように、実施の形態１に基づく磁気メモリ素子の記録方法によれば、外部磁場の作用を受ける広い動作環境でエラーの少ない記録動作が可能となり、大容量のスピントルクＭＲＡＭにおいて外部磁場を遮蔽する磁気シールドの厚さや大きさを減らすことができ、スピントルクＭＲＡＭを小型化、軽量化、低価格化することができる。
実施例４
　実施例４では、書き込みパルス列として、パルス幅１０ｎｓの主パルスに種々のパルス幅およびパルス間隔の副パルスを組み合わせたパルス列を用いた場合の、書き込みエラー率を調べた。この際、実施の形態１に対応して、主パルスと副パルスのパルス高さは同じとし、後に印加される副パルスのパルス幅は、前に印加される副パルスのパルス幅と同じか、それよりも短くした。用いたスピントルクＭＲＡＭは、実施例１で用いたスピン注入ＭＴＪ素子２０と同じ層構成を有し、記憶層５の保磁力が１３０Ｏｅであるスピン注入ＭＴＪ素子２０からなるものである。このスピン注入ＭＴＪ素子２０に５０Ｏｅの外部磁場を作用させながら、パルス電圧が１．１Ｖの主パルスおよび副パルスを印加した。
　結果を表１に示す。表１は、時系列順に主パルスおよび副パルスのパルス幅とパルス間隔とを示し、最後にその書き込みパルス列を用いた場合の書き込みエラー率を示している。
Figure JPOXMLDOC01-appb-T000001
　比較例１は単一のパルスを印加した場合であり、この場合の書き込みエラー率は８．０×１０-2であった。比較例２は主パルスに先行して副パルスを印加した場合である。この場合の書き込みエラー率は８．１×１０-2であり、比較例１と誤差範囲内で変わらず、主パルスに先行する副パルスは無効であることを示している。
　パルス列１とパルス列２とは、主パルスの１０ｎｓ後に１つの副パルスを印加する場合であり、この場合の副パルスのパルス幅としては２ｎｓより３ｎｓの方が優れている。これは、副パルスによる書き込みを十分に行うのに２ｎｓでは少しパルス幅が短すぎるのかもしれない。パルス列３～５は、主パルスの後に２つまたは３つの副パルスを印加する場合であり、副パルスが１つのパルス列２よりも書き込みエラー率が改善される。
　パルス列６は、先行する無効の副パルスを除けば、主パルス以後のパルス構成はパルス列２と同じであり、書き込みエラー率もほぼ同じである。パルス列７およびパルス列８は、主パルスの１ｎｓ後にパルス幅が１ｎｓの短い副パルスを印加する場合であり、比較例１に比して書き込みエラー率が改善される。この場合も、パルス幅が１ｎｓの短い副パルスを２つ続けたパルス列８の方が副パルスが１つのパルス列７よりも書き込みエラー率が改善された。ただし、既述したように、パルス列７およびのパルス列８の結果には、本発明の効果と別発明の効果とが重なっているかもしれない。
　次に、以上の実施形態の書き込みパルスの発生回路を説明する。
　図１３は1つの矩形のパルスから上記の実施形態の主パルスと副パルスとからなる書き込みパルスを生成する書き込みパルス発生回路の構成を示す図である。
　この書き込みパルス発生回路３０は、複数のバッファ３２，３３，３４と複数の論理回路３５，３６を用いて構成される。書き込みパルス発生回路３０の入力端３１には矩形のパルス信号が入力される。入力端３１に入力された矩形のパルス信号は、ＯＲ論理の論理回路３６の一方の入力端、ＡＮＤ論理の論理回路３５の非反転入力端、直列に接続されたバッファ３２，３３に入力される。ここで、直列に接続されたバッファ３２，３３は副パルスの幅を生成するためのもので、バッファ３２，３３の遅延時間の選定により任意の副パルスの幅ｔｄ１を選定することができる。バッファ３２，３３の出力はＡＮＤ論理の論理回路３５の非反転入力端に入力される。ＡＮＤ論理の論理回路３５の出力はバッファ３４を通じてＯＲ論理の論理回路３６の他方の入力端に入力される。ここで、バッファ３４は主パルスと副パルスとの間の時間ｔｄ２を生成するもので、バッファ３４の遅延時間の選定により任意の時間ｔｄ２を設定することができる。そして、ＯＲ論理の論理回路３６によって主パルスと副パルスで構成される書き込みパルスが得られ、書き込みパルス発生回路３０の出力端３７より出力される。
　図１４は書き込みパルスを波形メモリとＤ／Ａ変換回路を用いて生成する書き込みパルス発生回路４０の構成を示す図である。波形メモリ４１には、主パルスと副パルスで構成される書き込みパルスの波形データが格納されている。書き込みパルスの波形データは、出力レベルを２Ｎ段階の中から選択できるＮビットを１ワードとして、複数のワードの時系列データで構成される。波形メモリ４１には読み出し用のＮ個のポートが設けられ、これらＮ個のポートはＤ／Ａ変換回路４２のＮ個の入力端とそれぞれ接続されている。Ｄ／Ａ変換回路４２は、波形メモリ４１より書き込みパルスの波形データをＮビットのデータ（１ワード）毎に入力してアナログ信号に変換して書き込みパルスとして出力する。Ｄ／Ａ変換回路４２は、例えばラダー抵抗回路等で構成することが可能である。このような書き込みパルス発生回路を用いることで、高い自由度で書き込みパルスの波形を得ることができ、上記の各実施形態の書き込みパルスを容易にかつ高い自由度で得ることができる。
　なお、図８の例では、出力レベルを２３段階の中から決めることができるように、1ワードのビット数Ｎを"３"としたが、本発明はこれに限定されるものではない。
　以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
　本発明によると、書き込み時の過渡特性を改善して、書き込みの失敗が少なく、書き込み電流密度の閾値が小さく、高集積化、高速化、および低消費電力化が可能なスピン注入磁化反転型ＭＴＪ素子を実現し、小型、軽量、かつ低価格な不揮発性メモリの実用化に貢献できる。
１…下地層、２…反強磁性層、３ａ…磁化固定層、３ｂ…中間層、３ｃ…磁化基準層、４…トンネル絶縁層、５…記憶層、６…保護層、７…接続プラグ、１０…選択用トランジスタ、１１…半導体基板、１１ａ…ウエル領域、１２…ゲート絶縁膜、１３…ソース電極、１４…ソース領域、１５…ゲート電極、１６…ドレイン領域、１７…ドレイン電極、１８…ビット線、１９…行配線、２０…スピン注入磁化反転ＭＴＪ素子、２１…素子分離構造、３０，４０…書き込みパルス発生回路

Claims (6)

  1. 　強磁性導体からなり、磁化方向の変化が可能で、情報を磁性体の磁化方向として保持する記憶層と；前記記憶層に対して絶縁層を介して設けられ、強磁性導体からなり、磁化方向が固定され、磁化方向の基準となる基準磁化層と；を少なくとも有し、前記絶縁層を通じて前記記憶層と前記基準磁化層との間に流れる電流によって情報の記録が行われる磁気メモリ素子に対する記録方法において、
    　　１つの情報を記録するに際し、１つ以上の主パルスと１つ以上の副パルスとを同じ向きに印加し、
    　　前記の１つ以上の主パルスの後に、１つ以上の前記副パルスを印加し、
    　　前記主パルスの後に印加する副パルスを、前記主パルスに比べてパルス幅が短いパルスであるか、又は前記主パルスに比べてパルス高さが低いパルスであるかの、少なくとも一方の条件を満たすパルスとする
    磁気メモリ素子の記録方法。
  2. 　前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中に、連続する３つのパルスの組みであって、パルス幅及びパルス高さの少なくとも一方が漸次減少していく組みを少なくとも一組設ける、請求項１に記載した磁気メモリ素子の記録方法。
  3. 　前記の１つ以上の主パルスの終端と、その後に印加される前記の１つ以上の前記副パルスの先端との間に、３ｎｓ以上の時間間隔を設ける、請求項１に記載した磁気メモリ素子の記録方法。
    （なお、パルスの終端および先端は、それぞれ、パルスの立ち下がり及び立ち上がりにおける高さがパルス高さの最大値の半分になる位置とする。以下、同様。）
  4. 　前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する２つのパルスの組みにおいて、後のパルスを、パルス幅が２ｎｓ以上、１０ｎｓ以下であるか、又はパルス高さが前のパルスの０．７倍以上、０．９５倍以下であるかの、少なくとも一方の条件を満たすパルスとし、且つ、前のパルスの終端と後のパルスの先端との間に５ｎｓ以上の時間間隔を設ける、請求項１又は２に記載した磁気メモリ素子の記録方法。
  5. 　前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する２つのパルスの組みにおいて、後のパルスを、パルス幅が３ｎｓ以下であるか、又はパルス高さが前のパルスの０．８倍以下であるかの、少なくとも一方の条件を満たし、且つ、前のパルスの終端と後のパルスの先端との時間間隔を５ｎｓ未満とする、請求項１又は２に記載した磁気メモリ素子の記録方法。
  6. 　前記の１つ以上の主パルスと、その後に印加される前記の１つ以上の前記副パルスとからなるパルス列中の、任意に選ばれた連続する２つのパルスの組みにおいて、後のパルスを、パルス幅が３ｎｓ以下であるか、又はパルス高さが前のパルスの０．９５倍以下であるかの、少なくとも一方の条件を満たし、且つ、前のパルスの終端と後のパルスの先端との時間間隔を５ｎｓ未満とする、請求項１又は２に記載した磁気メモリ素子の記録方法。
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