TW202032551A - 隨機存取記憶體 - Google Patents

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Abstract

一種記憶體單元，其包含：一記憶體單元堆疊；一第一字線；一第二字線；一位元線，其經耦合至該記憶體單元堆疊之一端；一第一單向選擇器，其具有經耦合至該記憶體單元堆疊之另一端之一端及經耦合至該第一字線之另一端；及一第二單向選擇器，其具有經耦合至該記憶體單元堆疊之該另一端之一端及經耦合至該第二字線之另一端。該第一單向選擇器及該第二單向選擇器之電流流動方向係彼此相反。

Description

隨機存取記憶體
本發明實施例係有關隨機存取記憶體。
MRAM提供與揮發性靜態隨機存取記憶體(SRAM)相當之效能及與揮發性動態隨機存取記憶體(DRAM)相當之密度但功率消耗更低。相較於非揮發性記憶體(NVM)快閃記憶體，一MRAM提供快得多之存取時間且隨時間遭受最小降級，而一快閃記憶體僅可重寫有限次數。一MRAM單元由包括藉由一薄絕緣阻障分離之兩個鐵磁性層之一磁性穿隧接面(MTJ)形成，且藉由使兩個鐵磁性層之間的電子穿隧通過絕緣阻障來操作。
類似地，電阻式隨機存取記憶體(ReRAM或RRAM)係藉由改變跨一介電固態材料之電阻運作之非揮發性隨機存取記憶體之一類型。
此外，相變隨機存取記憶體(PCRAM)係使用不同電阻相位及相變材料之相位之間的熱致相位轉變之非揮發性記憶體裝置。一PCRAM由各獨立運作之諸多單元組成。一PCRAM單元主要包含一加熱器及一電阻器，該電阻器係主要由一可逆相變材料製成以針對邏輯「0」狀態及「1」狀態提供至少兩個截然不同之電阻率位準之一資料儲存元件。為了自PCRAM單元讀取一狀態(資料)，將一足夠小電流施加至相變材料而不會觸發加熱器產生熱。以此方式，可量測相變材料之電阻率且可讀取表示電阻率位準之狀態，即，針對高電阻率之「0」狀態或針對低電阻率之「1」狀態。為了將一狀態(資料)寫入PCRAM單元中，例如為了寫入表示相變材料之一低電阻率相位之一「1」狀態，將一中等電流施加至加熱器，該加熱器產生熱以使相變材料在高於相變材料之結晶溫度但低於熔化溫度之一溫度下退火達一時間週期以達成一結晶相。為了寫入表示相變材料之一高電阻率相位之一「0」狀態，將一非常大電流施加至加熱器以產生熱以在高於相變材料之熔化溫度之一溫度下熔化相變材料；且突然切斷電流以使溫度下降至低於相變材料之結晶溫度以淬滅及穩定化相變材料之非晶結構以便達成高電阻邏輯「0」狀態。非常大電流可呈一脈衝形式。
本發明的一實施例係關於一種記憶體單元，其包括：一記憶體單元堆疊；一第一字線；一第二字線；一位元線，其耦合至該記憶體單元堆疊之一端；一第一單向選擇器，其具有耦合至該記憶體單元堆疊之另一端之一端及耦合至該第一字線之另一端；及一第二單向選擇器，其具有耦合至該記憶體單元堆疊之該另一端之一端及耦合至該第二字線之另一端，其中該第一單向選擇器及該第二單向選擇器之電流流動方向彼此相反。
本發明的一實施例係關於一種半導體裝置，其包括：記憶體單元；主字線，其等包含一第一主字線；副字線，其等包含一第一副字線；及位元線，其中該等記憶體單元之各者包含：一記憶體單元堆疊，其之一端經耦合至該等位元線之對應者；一第一二極體，其具有耦合至該記憶體單元堆疊之另一端之一陽極及耦合至該第一主字線之一陰極；及一第二二極體，其具有耦合至該記憶體單元堆疊之該另一端之一陰極及耦合至該第一副字線之一陽極。
本發明的一實施例係關於一種操作一隨機存取記憶體(RAM)之方法，其中該RAM包括：記憶體單元；主字線，其等包含一第一主字線；副字線，其等包含一第一副字線；及位元線，其中該等記憶體單元之各者包含：一記憶體單元堆疊，其之一端經耦合至該等位元線之一對應者；一第一二極體，其具有耦合至該記憶體單元堆疊之另一端之一陽極及耦合至該第一主字線之一陰極；及一第二二極體，其具有耦合至該記憶體單元堆疊之該另一端之一陰極及耦合至該第一副字線之一陽極，該方法包括藉由以下步驟讀取資料：將一第一讀取電壓施加至該第一主字線；將一第二讀取電壓施加至除該第一主字線以外之剩餘主字線，該第二讀取電壓高於該第一讀取電壓；及將一第三讀取電壓施加至該等位元線之一者，該第三讀取電壓高於該第一讀取電壓，由此自耦合至該等位元線之該一者及該第一主字線之該等記憶體單元之一者讀取該資料。
應理解，本揭露提供用於實施本發明之不同特徵之諸多不同實施例或實例。下文描述組件及配置之特定實施例或實例以簡化本揭露。當然，此等僅僅係實例且並非意欲於限制性。例如，元件之尺寸不限於所揭露範圍或值，但可取決於裝置之製程條件及所期望性質。此外，在下文描述中一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中可在第一構件與第二構件中間形成額外構件使得第一構件及第二構件可不直接接觸之實施例。為了簡單及清楚起見，可以不同比例任意地繪製各種構件。在隨附圖式中，為了簡化起見，可省略一些層/構件。
此外，為便於描述，空間相對術語(諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者)可在本文中用來描述一個元件或構件與另一(其他)元件或構件之關係，如圖中所繪示。空間相對術語意欲於涵蓋除圖中所描繪之定向以外之使用或操作中裝置之不同定向。裝置可以其他方式定向(旋轉90度或按其他定向)且據此可同樣解釋本文中所使用之空間相對描述詞。另外，術語「由…製成」可意謂「包括」或「由…組成」。此外，在下文製程中，在所描述操作中/之間可存在一或多個額外操作，且可改變操作順序。在本揭露中，一片語「A、B及C之一者」意謂「A、B及/或C」(A、B、C，A及B，A及C，B及C或A、B及C)，且並非意謂來自A之一個元素、來自B之一個元素及來自C之一個元素，除非另有描述。
本揭露之一些實施例係關於一種包含各具有一MTJ膜堆疊之記憶體單元之MRAM。在其他實施例中，可利用一RRAM或一PCRAM來代替一MRAM。
在一1T1R MRAM組態中，各記憶體單元(MTJ位元單元)包含控制何時存取該位元單元之一選擇器電晶體。在先進製程節點中，選擇器電晶體將大於MTJ位元單元且由此限制一記憶體陣列之密度。此外，電晶體面積與鰭片節距及/或金屬閘極節距成比例，且此等節距之按比例調整正在減慢，從而限制密度按比例調整。藉由用兩端子選擇器取代電晶體選擇器，可改良MRAM陣列密度。然而，由於MRAM MTJ位元單元之操作需要一電流在兩個方向上流動，因此該選擇器必須係雙向的。此使該選擇器複雜化。與一MTJ位元單元組合之兩端子選擇器將滿足選擇器臨限電壓與MTJ單元電壓之間的一組約束以便經由「潛洩」路徑最小化洩漏。
在本揭露中，為了達成一高密度MRAM陣列，採用兩個單向選擇器(例如，二極體)連同每單位單元三個端子。單向選擇器比雙向選擇器或電晶體更容易在一後段製程(BEOL)中製造。每單位單元三個端子使0及1能夠沿一個字線同時寫入至不同位元。
圖1係根據本揭露之一實施例之一MRAM單元陣列之一電路圖。在此圖中，在一MTJ膜堆疊中，「FL」指代作為一自由磁性層之一第一磁性層，且「PL」指代作為一參考層或一釘紮層之一第二磁性層。MTJ膜堆疊進一步包含如下文關於圖11所解釋之其他層。
如圖1中所展示，每個MTJ位元單元提供兩個單向選擇器(二極體)。各單向二極體經連接至一各自字線：一主字線(由WLx表示)及一副字線(由WLax表示)，且因此每位元單元包含3個端子(x表示一整數0、1、2、3、…)。在相反方向上為WLx及WLax提供二極體。
更具體而言，在本揭露之一些實施例中，一記憶體裝置包含配置成一矩陣之複數個記憶體單元、在一個方向(例如，X方向)上延伸且在另一方向(例如，Y方向)上彼此平行配置之複數個主字線、在X方向上延伸且在Y方向上彼此平行配置之複數副字線及在Y方向上延伸且在X方向上彼此平行配置之複數位元線。如圖1中所展示，記憶體單元之多個單元(例如，三個單元)經耦合至主字線之一者(例如，WL0)及副字線之一者(例如，WLa0)。耦合至相同字線之記憶體單元之數目不限於三個且可大於3個，例如4、8、16、32、64、128、256、512或1024或更多個。如圖1中所展示，記憶體單元MC之各者包含一記憶體單元堆疊。在一些實施例中，記憶體單元堆疊包含一MTJ膜堆疊。定位成更靠近自由層FL之端子(例如，一電極)經耦合至位元線之一對應者(例如，BL0)。記憶體單元之各者進一步包含一第一單向選擇器(第一二極體) US1及一第二單向選擇器(第二二極體) US2。第一二極體具有更靠近參考層PL耦合至記憶體單元堆疊之另一端子(例如，電極)之一第一端(例如，陽極)及耦合至主字線之一者(例如，WL0)之一第二端(例如，陰極)。第二單向選擇器具有耦合至記憶體單元堆疊之另一端子之一第一端(例如，陰極)及耦合至副字線之一者(WLa0)之一第二端(例如，陽極)。如圖1中所展示，第一單向選擇器及第二單向選擇器之電流流動方向彼此相反。在下述實施例中，資料「0」及「1」可為可互換的。
在一些實施例中，主字線係由比副字線更粗及/或更寬(即，更低電阻)之導電線製成，只要副字線可在非對稱預設時間內耐受更細金屬，或可將額外金屬搭接至副字線之底部上即可。
圖2展示根據本揭露之一實施例之一MRAM單元之一讀取操作。在自一目標記憶體單元MC讀取資料時，施加電壓使得僅啟動目標記憶體單元MC之第一二極體US1，而撤銷啟動剩餘二極體。在一些實施例中，將一第一讀取電壓Vr1施加至耦合至目標記憶體單元MC之一主字線WL0，將一第二讀取電壓Vr2施加至除主字線WL0以外之剩餘主字線(例如，WL1、…)，且將一第三讀取電壓Vr3施加至耦合至目標記憶體單元MC之一位元線BL0。在一些實施例中，在施加電壓Vr3之前施加電壓Vr2以避免啟動除目標記憶體單元MC以外之耦合至位元線BL0之記憶體單元。第二讀取電壓Vr2高於第一讀取電壓Vr1，且第三讀取電壓Vr3高於第一讀取電壓Vr1。因此，一讀取電流自位元線BL0流動通過目標記憶體單元MC及第一二極體US1。在一些實施例中，電壓Vr1係接地電壓(0 V)。電壓Vr3高於第一二極體US1之一臨限電壓(Vt)，且在一些實施例中，電壓Vr3係Vt+50 mV至200 mV。電壓量(例如，50 mV至200 mV)可取決於記憶體單元材料及/或結構而改變，且不限於此範圍。在一些實施例中，電壓Vr2等於或高於電壓Vr3。針對剩餘位元線，施加一第四讀取電壓Vr4。在一些實施例中，電壓Vr4等於或低於電壓Vr1。針對副字線WLa0、WLa1、…，施加一第五讀取電壓Vr5。在一些實施例中，電壓Vr5等於或低於電壓Vr4。在一些實施例中，Vr4-Vr5等於或低於第二二極體US2之一臨限電壓(Vt)。在某些實施例中，Vr2=Vr3=Vt+(50至200) mV且Vr1=Vr4=Vr5=0 V。
圖3展示根據本揭露之一實施例之一MRAM單元之一寫入操作。在將第一類型資料(例如，「0」)寫入至一目標記憶體單元MC時，施加電壓使得僅啟動目標記憶體單元MC之第一二極體US1，而撤銷啟動剩餘二極體。在一些實施例中，將一第一寫入電壓Vw1施加至耦合至目標記憶體單元MC之一主字線WL0，將一第二寫入電壓Vw2施加至除主字線WL0以外之剩餘主字線(例如，WL1、…)，且將一第三寫入電壓Vw3施加至耦合至目標記憶體單元MC之一位元線BL0。在一些實施例中，在施加電壓Vw3之前施加電壓Vw2。第二寫入電壓Vw2高於第一寫入電壓Vw1，且第三寫入電壓Vw3高於第一寫入電壓Vw1。因此，一寫入電流自位元線BL0流動通過目標記憶體單元MC及第一二極體US1。在一些實施例中，電壓Vw1係接地電壓(0 V)。電壓Vw3高於第一二極體之一臨限電壓(Vt)，且在一些實施例中，電壓Vw3高於Vr3且係Vt+700 mV至1000 mV。在一些實施例中，電壓Vw2等於或高於電壓Vw3。針對剩餘位元線BL1、BL2、…，施加一第四寫入電壓Vw4。在一些實施例中，電壓Vw4等於或低於電壓Vw1。針對副字線，施加一第五寫入電壓Vw5。在一些實施例中，電壓Vw5等於或低於電壓Vw4。在一些實施例中，Vw4-Vw5等於或低於第二二極體US2之一臨限電壓(Vt)。在某些實施例中，Vw2=Vw3=Vt+(700 mV至1000) mV且Vw1=Vw4=Vw5=0 V。在一些實施例中，將第三寫入電壓Vw3施加至耦合至兩個或更多個記憶體單元之位元線以同時寫入資料「0」。
圖4展示根據本揭露之另一實施例之一MRAM單元之一寫入操作。在將第二類型資料(例如，「1」)寫入至一目標記憶體單元MC時，施加電壓使得啟動(導通)耦合至目標記憶體單元MC之第二二極體US2，而撤銷啟動(關斷)剩餘二極體。在一些實施例中，將一第一寫入電壓Vw11施加至一副字線WLa0，將一第二寫入電壓Vw12施加至除副字線WLa0以外之剩餘副字線WLa1、…，且將一第三寫入電壓Vw13施加至耦合至目標記憶體單元MC之一位元線BL0。在一些實施例中，在施加Vw11及Vw13之前施加Vw12。第二寫入電壓Vw12低於第一寫入電壓Vw11，且第三寫入電壓Vw13低於第一寫入電壓Vw11。因此，一寫入電流經由第二二極體US2自第一副字線流動通過目標記憶體單元MC。在一些實施例中，電壓Vw11高於第二二極體之一臨限電壓(Vt)，且在一些實施例中，電壓Vw11係Vt+700 mV至1000 mV。在一些實施例中，電壓Vw12係接地電壓(0 V)。在一些實施例中，電壓Vw12等於或低於電壓Vw13。針對剩餘位元線BL1、…，施加一第四寫入電壓Vw14。在一些實施例中，電壓Vw14等於或高於電壓Vw11。針對主字線，施加一第五寫入電壓Vw15。在一些實施例中，Vw15等於或高於Vw14。在某些實施例中，Vw11=Vw15=Vt+(700至1000) mV且Vw12=Vw13=Vw14=0 V。在一些實施例中，如圖4中所展示，將第三寫入電壓Vw13施加至兩個或更多個記憶體單元以同時將資料「1」寫入至兩個或更多個單元。
圖5展示根據本揭露之另一實施例之一MRAM單元之一寫入操作。在將第二類型資料(例如，「1」)寫入至一目標記憶體單元MC時，施加電壓使得啟動(導通)耦合至目標記憶體單元MC之第二二極體US2，而撤銷啟動(關斷)剩餘二極體。在一些實施例中，將一第一寫入電壓Vw21施加至一副字線WLa0，將一第二寫入電壓Vw22施加至除副字線WLa0以外之剩餘副字線WLa1、…，且將一第三寫入電壓Vw23施加至耦合至目標記憶體單元MC之一位元線BL0。在一些實施例中，在施加Vw21及Vw23之前施加Vw22。第二寫入電壓Vw22低於第一寫入電壓Vw21，且第三寫入電壓Vw23低於第一寫入電壓Vw21。因此，一寫入電流經由第二二極體US2自第一副字線流動通過目標記憶體單元MC。在一些實施例中，Vw21係接地電壓(0 V)。在一些實施例中，第二電壓Vw22低於第二二極體之一臨限電壓(Vt)，且在一些實施例中，Vw22係–(Vt+700 mV至1000 mV)。在一些實施例中，電壓Vw22等於或低於電壓Vw23。針對剩餘位元線BL1、BL2、…，施加一第四寫入電壓Vw24。在一些實施例中，電壓Vw24等於或高於電壓Vw22。針對主字線，施加一第五寫入電壓Vw25。在一些實施例中，電壓Vw25等於或高於電壓Vw24。在某些實施例中，Vw21=Vw24=0 V，Vw22=Vw23=–(Vt+700 mV至1000 mV)且Vw25=Vt+(700至1000) mV。在一些實施例中，如圖5中所展示，將第三寫入電壓Vw23施加至耦合至兩個或更多個記憶體單元MC之位元線BL0及BL2以同時寫入資料「1」。
圖6展示根據本揭露之另一實施例之一MRAM單元之一寫入操作。在此實施例中，將資料「0」及資料「1」同時寫入兩個或更多個記憶體單元MC中，例如將資料「1」寫入至經耦合至一位元線BL0以及字線WL0及WLa0之一第一目標記憶體單元MC，且將資料「0」寫入至經耦合至一位元線BL1以及字線WL0及WLa0之一第二目標記憶體單元MC。在一些實施例中，施加電壓使得啟動(導通)第一目標記憶體單元MC之第二二極體US2以經由副字線WLa0寫入資料「1」，且啟動(導通)第二目標記憶體單元MC之第一二極體US1以經由主字線WL0寫入資料「0」，而撤銷啟動(關斷)剩餘第一及第二二極體。
在一些實施例中，將一第一寫入電壓Vw31施加至主字線WL0，將一第二寫入電壓Vw32施加至副字線WLa0，將一第三寫入電壓Vw33施加至經耦合至第一目標記憶體單元MC之位元線BL0，且將一第四寫入電壓Vw34施加至經耦合至第二目標記憶體單元MC之位元線BL1，而將一第五寫入電壓Vw35施加至剩餘主字線WL1、……，且將一第六寫入電壓Vw36施加至剩餘副字線WLa1、……。在一些實施例中，第一寫入電壓Vw31低於第四寫入電壓Vw34，使得一寫入電流自位元線BL1流動通過第二目標記憶體單元MC，且第二寫入電壓Vw32高於第三寫入電壓Vw33，使得一寫入電流自副字線WLa0流動通過第一目標記憶體單元MC。在一些實施例中，第五寫入電壓Vw35高於第一寫入電壓Vw31，且等於或高於第三寫入電壓Vw33。在一些實施例中，第六寫入電壓Vw36低於第二寫入電壓Vw32，且等於或高於第四寫入電壓Vw34。在某些實施例中，Vw31=Vw32=0 V，Vw33=Vw36=–(Vt+700 mV至1000 mV)，且Vw34=Vw35=Vt+(700至1000) mV。
圖7展示根據本揭露之另一實施例之一MRAM單元之一電路圖及一讀取操作。在此組態中，子字線分別經耦合至兩個或更多個記憶體單元，且經耦合至一主字線。
在自一目標記憶體單元MC讀取資料時，施加電壓使得僅啟動目標記憶體單元MC之第一二極體US1，而撤銷啟動剩餘二極體。在一些實施例中，將一第一讀取電壓Vr41施加至耦合至目標記憶體單元MC之一主字線WL0，將一第二讀取電壓Vr42施加至除主字線WL0以外之剩餘主字線(例如，WL1、……)，且將一第三讀取電壓Vr43施加至耦合至目標記憶體單元MC之一位元線BL0。在一些實施例中，於施加電壓Vr43之前施加電壓Vr42。第二讀取電壓Vr42高於第一讀取電壓Vr41，且第三讀取電壓Vr43高於第一讀取電壓Vr41。因此，一讀取電流自位元線BL0流動通過目標記憶體單元MC及第一二極體US1。在一些實施例中，電壓Vr41係接地電壓(0 V)。電壓Vr43高於第一二極體US1之一臨限電壓(Vt)，且在一些實施例中，電壓Vr43係Vt+50 mV至200 mV。在一些實施例中，電壓Vr42等於或高於電壓Vr43。針對剩餘位元線，施加一第四讀取電壓Vr44。在一些實施例中，電壓Vr44等於或低於電壓Vr41。針對副字線WLa0、WLa1、……，施加一第五讀取電壓Vr45。在一些實施例中，電壓Vr45等於或低於電壓Vr44。在一些實施例中，Vr44-Vr45等於或低於第二二極體US2之一臨限電壓(Vt)。在某些實施例中，Vr42=Vr43=Vt+(50至200) mV且Vr41=Vr44=Vr45=0 V。
圖8及圖9展示根據本揭露之一實施例之一MRAM單元之寫入操作。圖8繪示當寫入資料「0」時本實施例之組態中之一反向電流問題且圖9繪示當寫入資料「1」時本實施例之組態中之一反向電流問題。
在圖8中，在一些實施例中，施加至字線及位元線之電壓相同於圖3中之電壓。在圖9中，在一些實施例中，施加至字線及位元線之電壓相同於圖5中之電壓。在圖8中，假定反向偏壓電阻充分大於記憶體單元MC之電阻且如圖8中所展示般施加電壓，則反向偏壓電流可如由虛線箭頭所展示般流動。然而，反向偏壓電流之量足夠小且不會引起除一小功率損耗以外之重大問題。類似地，在圖9中，假定反向偏壓電阻充分大於記憶體單元MC之電阻且如圖8中所展示般施加電壓，則反向偏壓電流可如由虛線箭頭所展示般流動。然而，反向偏壓電流之量足夠小且不會引起除一小功率損耗以外之重大問題。
圖10展示根據本揭露之一實施例之一MRAM單元之一結構組態。在一些實施例中，二極體200之一者經定位於MTJ膜堆疊100正下方且二極體200之另一者水平地定位成遠離該等二極體之一者。在一些實施例中，二極體200及MTJ膜堆疊藉由一金屬膜190耦合。
圖11A及圖11B展示根據本揭露之一實施例之一MTJ膜堆疊之剖面圖。圖12A、圖12B及圖12C展示根據本揭露之一實施例之MTJ膜堆疊之磁性層之示意性剖面圖。
圖11A係根據本揭露之一實施例之一MTJ MRAM單元之一示意圖。MTJ膜堆疊100經安置於一半導體裝置之一下金屬層Mx與一上金屬層My之間。金屬層Mx及My用來將形成於一基板上方之一不同層級處之一半導體裝置中之一個元件連接至另一元件。此外，下金屬層Mx經耦合至單向選擇器(二極體)，其等分別耦合至一副字線AWL及一主字線MWL。上金屬層My經耦合至一位元線。
MTJ膜堆疊100包含耦合至下金屬層Mx之一第一電極層110及耦合至上金屬層My之一第二電極層155。一MTJ功能層101經安置於第一電極層110與第二電極層155之間，如圖11B中所展示。
MTJ功能層101包含一第二釘紮磁性層130、一自由磁性層140及由一非磁性材料製成且安置於第二釘紮磁性層130與自由磁性層140之間的一穿隧阻障層135。自由磁性層140及第二釘紮磁性層130包含分別可磁性地定向之一或多種鐵磁性材料。自由磁性層140經組態使得可藉由暴露於一外部磁場來改變或旋轉磁性定向。第二釘紮磁性層130經組態使得磁性定向係固定的且將不回應於一典型磁場。在一些實施例中，自由磁性層140之厚度在自約0.8 nm至約1.5 nm之一範圍內。在一些實施例中，第二釘紮磁性層130之厚度在自約0.8 nm至約2.0 nm之一範圍內。
穿隧阻障層135包含一相對薄氧化物層，該氧化物層能夠在低電位下電隔離自由磁性層140與第二釘紮磁性層130且能夠在較高電位下透過電子穿隧傳導電流。在一些實施例中，穿隧阻障層135由具有在自約0.5 nm至約1.2 nm之一範圍內之一厚度之氧化鎂(MgO)製成。
MTJ功能層101進一步包含一反鐵磁性層125，如圖11B中所展示。反鐵磁性層125用來固定第二釘紮磁性層130之磁性定向。反鐵磁性層125包含釕(Ru)或任何其他合適反鐵磁性材料。在一些實施例中，反鐵磁性層125之厚度在自約0.4 nm至約1.0 nm之一範圍內。
MTJ功能層101進一步包含含有一或多種磁性材料之一第一釘紮磁性層120，如圖11B中所展示。
第二釘紮磁性層130包含多個磁性材料層。在一些實施例中，如圖12A中所展示，第二釘紮磁性層130包含四個層1301、1302、1303及1304，其中層1304與穿隧阻障層135接觸且層1301與反鐵磁性層125接觸。在一些實施例中，層1301 (最底層)包含鈷(Co)及鉑(Pt)之多層結構。在一些實施例中，鈷層之一厚度在自約0.3 nm至約0.6 nm之一範圍內且鉑層之厚度在自約0.2 nm至約0.5 nm之一範圍內。鈷層之厚度可相同於或大於鉑層。在一些實施例中，鈷層及鉑層交替地堆疊使得層1301之總厚度在自約2.0 nm至約5.0 nm之一範圍內。層1302包含具有在自約0.4 nm至約0.6 nm之一範圍內之一厚度之鈷層。在某些實施例中，層1301係鈷層且層1302係鈷層及鉑層之多層，如上文所闡述。在本揭露中，一「元素」層通常意謂「元素」之含量大於99%。
層1303係一間隔件層。在一些實施例中，間隔件層1303之厚度在自約0.2 nm至約0.5 nm之一範圍內。層1304係鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。在一些實施例中，層1304之厚度在自約0.8 nm至約1.5 nm之一範圍內。
第一釘紮磁性層120包含多個磁性材料層。在一些實施例中，如圖12B中所展示，第一釘紮磁性層120包含兩個層1201及1202，其中層1202與反鐵磁性層125接觸。在一些實施例中，層1201包含鈷(Co)及鉑(Pt)之多層結構。在一些實施例中，鈷層之一厚度在自約0.3 nm至約0.6 nm之一範圍內且鉑層之一厚度在自約0.2 nm至約0.5 nm之一範圍內。鈷層之厚度可相同於或大於鉑層。在一些實施例中，鈷層及鉑層交替地堆疊使得層1201之總厚度在自約5.0 nm至約10.0 nm之一範圍內。層1202包含具有在自約0.4 nm至約0.6 nm之一範圍內之一厚度之鈷層。
在一些實施例中，自由磁性層140包含具有在自約1.0 nm至約2.0 nm之一範圍內之一厚度之鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。在其他實施例中，自由磁性層140包含多個磁性材料層。在一些實施例中，如圖12C中所展示，自由磁性層140包含三層1401、1402及1403，其中層1401與穿隧阻障層135接觸。在一些實施例中，層1401及1403係具有在自約1.0 nm至約2.0 nm之一範圍內之一厚度之鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。層1402係一間隔件層。在一些實施例中，間隔件層1402之厚度在自約0.2 nm至約0.6 nm之一範圍內。
如圖11B中所展示，MTJ功能層101進一步包含形成於第一電極層110上之一晶種層115、形成於自由磁性層140上之一覆蓋層145及形成於覆蓋層145上之一擴散阻障層150，如圖11B中所展示。覆蓋層145由一介電材料(諸如氧化鎂或氧化鋁)製成，且在一些實施例中具有在自約0.5 nm至約1.5 nm之一範圍內之一厚度。第一電極層110由一導電材料(諸如一金屬)製成以減小第一釘紮磁性層120之電阻，尤其是用於程式化。第二電極層155亦由一導電材料(諸如一金屬)製成以減小讀取期間之電阻率。
圖13係根據本揭露之一實施例之MRAM單元之一示意性剖面圖。在圖13至圖17中，「Mx」(x=0、1、2、3、…)指代安置於一基板上方之各自層級處之一金屬佈線層，且「Vy」(y=0、1、2、3、…)指代將My金屬佈線層連接至My+1金屬佈線層之一通路(接點)。在一些實施例中，偶數金屬佈線層在一個方向上延伸且奇數金屬佈線層在與該一個方向交叉之另一方向上延伸。在一些實施例中，M3及M4中之金屬佈線之節距係相同的且M5或更高層中之金屬佈線之節距係相同的且大於M3及M4中之金屬佈線之節距。
在一些實施例中，MTJ膜堆疊MTJ經安置於M5層與M7層之間，該等二極體之一者經安置於MTJ膜堆疊MTJ下方M3層與M5層之間且該等二極體之另一者經安置於MTJ膜堆疊上方M7層與M9層之間。在一些實施例中，主字線WL經安置於M9層處且副字線WLa經安置於M3層處。在一些實施例中，位元線BL經安置於M4層處。在其他實施例中，主字線WL經安置於M3層處且副字線WLa經安置於M3層處。在一些實施例中，MTJ膜堆疊MTJ經由安置於M4層上方之接點BEVA安置於一底部電極上方。類似地，該等二極體經由接點安置於底部電極上方。在一些實施例中，該等二極體經安置於不同佈線層中(例如，一者係高於MTJ之佈線層且另一者係低於MTJ之佈線層)且具有如圖13中所展示之相同電流流動方向，此使製程比製造具有不同電流流動方向之二極體更簡單。
圖14係根據本揭露之一實施例之MRAM單元之一示意性剖面圖。在一些實施例中，MTJ膜堆疊經安置於M3 (或M4)層與M6層之間，且該等二極體之兩者經安置於MTJ膜堆疊上方M6層與M8層之間。在一些實施例中，主字線WL及副字線WLa經安置於M8層處。在一些實施例中，位元線BL經安置於M3層處。
圖15係根據本揭露之一實施例之MRAM單元之一示意性剖面圖。在一些實施例中，MTJ膜堆疊經安置於M3 (或M4)層與M6層之間，且該等二極體之兩者經安置於MTJ膜堆疊上方M6層與M8層之間。在一些實施例中，主字線WL經安置於M10層處且副字線WLa經安置於M8層處。在其他實施例中，主字線WL經安置於M8層處且副字線WLa經安置於M10層處。在一些實施例中，位元線BL經安置於M3層處。
圖16係根據本揭露之一實施例之MRAM單元之一示意性剖面圖。在一些實施例中，MTJ膜堆疊經安置於M6層與M8層之間，且該等二極體之兩者經安置於MTJ膜堆疊下方M4 (或M3)層與M6層之間。在一些實施例中，主字線WL及副字線WLa經安置於M3層處。在一些實施例中，位元線BL經安置於M8層處。
圖17係根據本揭露之一實施例之MRAM單元之一示意性剖面圖。在一些實施例中，MTJ膜堆疊經安置於M4層與M6層之間，且該等二極體之兩者經安置於基板中。在一些實施例中，主字線WL及副字線WLa經安置於M0層處且分別透過一通路VD及一接點MD耦合至二極體。在一些實施例中，位元線BL經安置於M6層處。M4層透過V3、M3、V2、M2、V1、M1、V0、M0及MD耦合至二極體。
圖18展示根據本揭露之一實施例之MRAM單元之一電路圖。
如圖18中所展示，一第一字線驅動器WLD1經耦合至主字線WL0、WL1…以將電壓施加至主字線(如上文所闡述)，且一第二字線驅動器WLD2經耦合至副字線WLa0、WLa1、…以將電壓施加至副字線(如上文所闡述)。在一些實施例中，為主字線及副字線提供一個字線驅動器，且在其他實施例中，提供一個以上第一字線驅動器及一個以上第二字線驅動器。此外，一位元線驅動器BLD1經耦合至位元線BL0、BL1、…以將電壓施加至位元線(如上文所闡述)。在一些實施例中，提供一個以上位元線驅動器。
在一些實施例中，二極體係由結晶、多晶或非晶半導體形成之一p-n二極體或一肖特基阻障二極體。在一些實施例中，二極體係一垂直接面二極體或一橫向接面二極體。
在前述實施例中，記憶體單元係MRAM單元。在其他實施例中，記憶體單元係PCRAM單元或RRAM單元。
將理解，本文中不一定論述所有優點，所有實施例或實例不需要特定優點，且其他實施例或實例可提供不同優點。
根據本揭露之一個態樣，一種記憶體單元包含：一記憶體單元堆疊；一第一字線；一第二字線；一位元線，其耦合至該記憶體單元堆疊之一端；一第一單向選擇器，其具有耦合至該記憶體單元堆疊之另一端之一端及耦合至該第一字線之另一端；及一第二單向選擇器，其具有耦合至該記憶體單元堆疊之該另一端之一端及耦合至該第二字線之另一端。該第一單向選擇器及該第二單向選擇器之電流流動方向彼此相反。在一或多項前述或下述實施例中，該記憶體單元堆疊包含一磁性穿隧接面(MTJ)結構。在一或多項前述或下述實施例中，該位元線經耦合至該MTJ結構之一自由磁性層側。在一或多項前述或下述實施例中，該記憶體單元堆疊包含一電阻率變化元件。在一或多項前述或下述實施例中，該記憶體單元堆疊包含一相變元件。在一或多項前述或下述實施例中，該第一單向選擇器及該第二單向選擇器係二極體。在一或多項前述或下述實施例中，該第一單向選擇器之一陰極經耦合至該第一字線，且該第二單向選擇器之一陽極經耦合至該第二字線。在一或多項前述或下述實施例中，該第一單向選擇器及該第二單向選擇器之一者經安置於該記憶體單元堆疊上方，且該第一單向選擇器及該第二單向選擇器之另一者經安置於該記憶體單元堆疊下方。在一或多項前述或下述實施例中，該第一單向選擇器及該第二單向選擇器兩者經安置於該記憶體單元堆疊上方。在一或多項前述或下述實施例中，該第一單向選擇器及該第二單向選擇器兩者經安置於該記憶體單元堆疊下方。在一或多項前述或下述實施例中，電晶體未連接至該記憶體單元中之該記憶體單元堆疊。
根據本揭露之另一態樣，一種半導體裝置包含：記憶體單元；主字線，其等包含一第一主字線；副字線，其等包含一第一副字線；及位元線。該等記憶體單元之各者包含：一記憶體單元堆疊，其之一端經耦合至該等位元線之對應者；一第一二極體，其具有耦合至該記憶體單元堆疊之另一端之一陽極及耦合至該第一主字線之一陰極；及一第二二極體，其具有耦合至該記憶體單元堆疊之該另一端之一陰極及耦合至該第一副字線之一陽極。在一或多項前述或下述實施例中，該記憶體單元堆疊包含一磁性穿隧接面(MTJ)結構。在一或多項前述或下述實施例中，該半導體裝置進一步包含：一第一字線驅動器，其耦合至該等主字線；一第二字線驅動器，其耦合至該等副字線；及一位元線驅動器，其耦合至該等位元線。在一或多項前述或下述實施例中，為了自一目標記憶體單元讀取一資料，該第一字線驅動器將一第一讀取電壓施加至耦合至該目標記憶體單元之該第一主字線，且將一第二讀取電壓施加至除該第一主字線以外之剩餘主字線，該第二讀取電壓高於該第一讀取電壓，且該位元線驅動器將一第三讀取電壓施加至耦合至該目標記憶體單元之該等位元線之一者，該第三讀取電壓高於該第一讀取電壓。在一或多項前述或下述實施例中，為了將一第一類型資料寫入至一目標記憶體單元，該第一字線驅動器將一第一寫入電壓施加至該第一主字線，該第一字線驅動器將一第二寫入電壓施加至除該第一主字線以外之剩餘字線，該第二寫入電壓高於該第一寫入電壓，且該位元線驅動器將一第三寫入電壓施加至耦合至該目標記憶體單元之該等位元線之一者，且該第三寫入電壓高於該第三讀取電壓。
根據本揭露之另一態樣，一種記憶體裝置包含記憶體單元、主字線、副字線，及位元線。該記憶體裝置之多個單元經耦合至該等主字線中之一者及該等副字線中之一者。該多個單元之各者包含：一記憶體單元堆疊，其之一端經耦合至該等位元線之一對應者；一第一單向選擇器，其具有經耦合至該記憶體單元堆疊之另一端之一第一端及經耦合至該等主字線之該一者之一第二端；及一第二單向選擇器，其具有經耦合至該記憶體單元堆疊之該另一端之一第一端及經耦合至該等副字線之該一者之一第二端。該第一單向選擇器及該第二單向選擇器之電流流動方向係彼此相反。在一或多項前述或下述實施例中，該等記憶體單元之各者包含一磁性穿隧接面(MTJ)結構。在一或多項前述或下述實施例中，該等記憶體單元之各者包含一電阻變化材料。在一或多項前述或下述實施例中，該等記憶體單元之各者包含一相變材料。在一或多項前述或下述實施例中，在用於如上文所闡述之記憶體裝置之一資料讀取方法中，啟動經耦合至待自其讀取資料之一目標記憶體單元的第一單向選擇器，且撤銷啟動經耦合至剩餘記憶體單元的第一單向選擇器。將一讀取電壓施加至經耦合至該目標記憶體單元之該等位元線中之一者或經耦合至該目標記憶體單元之該等主字線中之一者。在一或多項前述或下述實施例中，撤銷啟動經耦合至該等記憶體單元之第二單向選擇器。在一或多項前述或下述實施例中，在用於如上文所闡述之記憶體裝置之一資料寫入方法中，啟動經耦合至待寫入資料之一或多個目標記憶體單元之各者的第一單向選擇器，且撤銷啟動經耦合至剩餘記憶體單元的第一單向選擇器。將一寫入電壓施加至經耦合至該一或多個目標記憶體單元之該等位元線中之一或多者或經耦合至該一或多個目標記憶體單元之該等主字線中之一者。在一或多項前述或下述實施例中，撤銷啟動經耦合至該等記憶體單元之第二單向選擇器。在一或多項前述或下述實施例中，在用於如上文所闡述之記憶體裝置之一資料寫入方法中，啟動經耦合至待寫入資料之一或多個目標記憶體單元之各者之第二單向選擇器，且撤銷啟動經耦合至剩餘記憶體單元之第二單向選擇器。將一寫入電壓施加至經耦合至該一或多個目標記憶體單元之該等位元線中之一或多者或經耦合至該一或多個目標記憶體單元之該等副字線中之一者。在一或多項前述或下述實施例中，撤銷啟動經耦合至該等記憶體單元之第一單向選擇器。在一或多項前述或下述實施例中，在用於如上文所闡述之記憶體裝置之一資料寫入方法中，啟動經耦合至待寫入第一類型資料之一或多個第一目標記憶體單元之各者的第一單向選擇器，且撤銷啟動經耦合至剩餘記憶體單元的第一單向選擇器。啟動經耦合至待寫入第二類型資料之一或多個第二目標記憶體單元之各者的第二單向選擇器，且撤銷啟動經耦合至剩餘記憶體單元的第二單向選擇器。將一第一寫入電壓施加至經耦合至該一或多個第一目標記憶體單元之該等位元線中之一或多者或經耦合至該一或多個第一目標記憶體單元之該等主字線中之一者，且將一第二寫入電壓施加至經耦合至該一或多個第二目標記憶體單元之該等位元線中之一或多者或經耦合至該一或多個第二目標記憶體單元之該等副字線中之一者。
根據本申請案之另一態樣，提供一種操作一隨機存取記憶體(RAM)之方法。該RAM包含：記憶體單元；主字線，其等包含一第一主字線；副字線，其等包含一第一副字線；及位元線。該等記憶體單元之各者包含：一記憶體單元堆疊，其之一端經耦合至該等位元線之一對應者；一第一二極體，其具有經耦合至該記憶體單元堆疊之另一端之一陽極及經耦合至該第一主字線之一陰極；及一第二二極體，其具有經耦合至該記憶體單元堆疊之該另一端之一陰極及經耦合至該第一副字線之一陽極。在該方法中，藉由以下步驟來讀取資料：將一第一讀取電壓施加至該第一主字線；將一第二讀取電壓施加至除該第一主字線以外的剩餘主字線，該第二讀取電壓高於該第一讀取電壓；及將一第三讀取電壓施加至該等位元線中之一者，該第三讀取電壓高於該第一讀取電壓，由此自經耦合至該等位元線中之該一者及該第一主字線之該等記憶體單元中之一者讀取該資料。在一或多項前述或下述實施例中，將該第二讀取電壓施加至該等副字線。在一或多項前述或下述實施例中，藉由以下步驟來寫入第一類型資料：將一第一寫入電壓施加至該第一主字線；將一第二寫入電壓施加至除該第一主字線以外的剩餘字線，該第二寫入電壓高於該第一寫入電壓；及將一第三寫入電壓施加至該等位元線中之一或多者，該第三寫入電壓高於該第一寫入電壓，由此將該第一類型資料寫入至經耦合至該等位元線之該一或多者及該第一主字線之該等記憶體單元中之一或多者。該第三寫入電壓高於該第三讀取電壓。在一或多項前述或下述實施例中，藉由以下步驟來寫入第二類型資料：將一第四寫入電壓施加至該第一副字線；將一第五寫入電壓施加至除該第一副字線以外的剩餘副字線，該第五寫入電壓高於該第四寫入電壓；及將一第六寫入電壓施加至該等位元線中之一或多者，該第六寫入電壓高於該第四寫入電壓，由此將該第二類型資料寫入至經耦合至該等位元線之該一或多者及該第一副字線之該等記憶體單元中之一或多者。在一或多項前述或下述實施例中，寫入第二類型資料進一步包括將該第四電壓施加至該等主字線。在一或多項前述或下述實施例中，寫入第二類型資料進一步包括將高於該第四電壓之一第七電壓施加至該等主字線。在一或多項前述或下述實施例中，藉由以下步驟來寫入第一類型資料及第二類型資料：將一第一寫入電壓施加至該第一主字線；將一第二寫入電壓施加至該第一副字線；將一第三寫入電壓施加至除該第一主字線以外的剩餘字線，該第三寫入電壓高於該第一寫入電壓；將一第四寫入電壓施加至除該第一副字線以外的剩餘副字線，該第四寫入電壓高於該第三寫入電壓；將一第五寫入電壓施加至該等位元線的一或多者，該第五寫入電壓高於該第四寫入電壓，由此將該第一類型資料寫入至經耦合至該等位元線之該一或多者及該第一主字線之該等記憶體單元中之一或多者；及將一第六寫入電壓施加至該等位元線中之一或多者，該第六寫入電壓高於該第四寫入電壓，由此將該第二類型資料寫入至經耦合至該等位元線中之該一或多者及該第一副字線之該等記憶體單元中之一或多者。
前述內容概述若干實施例之特徵使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應明白，其等可容易使用本揭露作為設計或修改實行本文中所介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
100:磁性穿隧接面(MTJ)膜堆疊 101:磁性穿隧接面(MTJ)功能層 110:第一電極層 115:晶種層 120:第一釘紮磁性層 125:反鐵磁性層 130:第二釘紮磁性層 135:穿隧阻障層 140:自由磁性層 145:覆蓋層 150:擴散阻障層 155:第二電極層 190:金屬膜 200:二極體 1201:層 1202:層 1301:層 1302:層 1303:層 1304:層 1401:層 1402:層 1403:層 AWL:副字線 BL0:位元線 BL1:位元線 BL2:位元線 BLD:位元線驅動器 FL:第一磁性層/自由層 M1:金屬佈線層 M2:金屬佈線層 M3:金屬佈線層 M4:金屬佈線層 M5:金屬佈線層 M6:金屬佈線層 M7:金屬佈線層 M8:金屬佈線層 M9:金屬佈線層 M10:金屬佈線層 MC:目標記憶體單元 MD:金屬佈線層 MWL:主字線 Mx:下金屬層 My:上金屬層 PL:第二磁性層/參考層 US1:第一單向選擇器/第一二極體 US2:第二單向選擇器/第二二極體 V0:通路 V1:通路 V2:通路 V3:通路 V4:通路 V5:通路 V6:通路 V7:通路 V8:通路 V9:通路 VD:通路 Vr1:第一讀取電壓 Vr2:第二讀取電壓 Vr3:第三讀取電壓 Vr4:第四讀取電壓 Vr5:第五讀取電壓 Vr41:第一讀取電壓 Vr42:第二讀取電壓 Vr43:第三讀取電壓 Vr44:第四讀取電壓 Vr45:第五讀取電壓 Vt:臨限電壓 Vw1:第一寫入電壓 Vw2:第二寫入電壓 Vw3:第三寫入電壓 Vw4:第四寫入電壓 Vw5:第五寫入電壓 Vw11:第一寫入電壓 Vw12:第二寫入電壓 Vw13:第三寫入電壓 Vw14:第四寫入電壓 Vw15:第五寫入電壓 Vw21:第一寫入電壓 Vw22:第二寫入電壓 Vw23:第三寫入電壓 Vw24:第四寫入電壓 Vw25:第五寫入電壓 Vw31:第一寫入電壓 Vw32:第二寫入電壓 Vw33:第三寫入電壓 Vw34:第四寫入電壓 Vw35:第五寫入電壓 Vw36:第六寫入電壓 WLa0:副字線 WLa1:副字線 WL0:主字線 WL1:主字線 WLD1:第一字線驅動器 WLD2:第二字線驅動器
圖1係根據本揭露之一實施例之一MRAM單元陣列之一電路圖。
圖2展示根據本揭露之一實施例之一MRAM陣列單元之一讀取操作。
圖3展示根據本揭露之一實施例之一MRAM陣列單元之一寫入操作。
圖4展示根據本揭露之一實施例之一MRAM陣列單元之一寫入操作。
圖5展示根據本揭露之一實施例之一MRAM陣列單元之一寫入操作。
圖6展示根據本揭露之一實施例之一MRAM單元陣列之一寫入操作。
圖7展示根據本揭露之另一實施例之一MRAM單元陣列之一電路圖及一讀取操作。
圖8展示根據本揭露之一實施例之一MRAM單元陣列之一寫入操作。
圖9展示根據本揭露之一實施例之一MRAM單元陣列之一寫入操作。
圖10展示根據本揭露之一實施例之一MRAM單元之一結構組態。
圖11A及圖11B展示根據本揭露之一實施例之一MTJ膜堆疊之剖面圖。
圖12A、圖12B及圖12C展示根據本揭露之一實施例之MTJ膜堆疊之磁性層之示意性剖面圖。
圖13展示根據本揭露之一實施例之MRAM單元之一示意性剖面圖。
圖14展示根據本揭露之一實施例之MRAM單元之一示意性剖面圖。
圖15展示根據本揭露之一實施例之MRAM單元之一示意性剖面圖。
圖16展示根據本揭露之一實施例之MRAM單元之一示意性剖面圖。
圖17展示根據本揭露之一實施例之MRAM單元之一示意性剖面圖。
圖18展示根據本揭露之一實施例之MRAM單元之一電路圖。
BL0:位元線
BL1:位元線
BL2:位元線
FL:第一磁性層/自由層
MC:目標記憶體單元
PL:第二磁性層/參考層
US1:第一單向選擇器/第一二極體
US2:第二單向選擇器/第二二極體
WLa0:副字線
WLa1:副字線
WL0:主字線
WL1:主字線

Claims (20)

  1. 一種記憶體單元，其包括： 一記憶體單元堆疊； 一第一字線； 一第二字線； 一位元線，其經耦合至該記憶體單元堆疊之一端； 一第一單向選擇器，其具有經耦合至該記憶體單元堆疊之另一端之一端及經耦合至該第一字線之另一端；及 一第二單向選擇器，其具有經耦合至該記憶體單元堆疊之該另一端之一端及經耦合至該第二字線之另一端， 其中該第一單向選擇器及該第二單向選擇器之電流流動方向係彼此相反。
  2. 如請求項1之記憶體單元，其中該記憶體單元堆疊包含一磁性穿隧接面(MTJ)結構。
  3. 如請求項2之記憶體單元，其中該位元線經耦合至該MTJ結構之一自由磁性層側。
  4. 如請求項1之記憶體單元，其中該記憶體單元堆疊包含一電阻率變化元件。
  5. 如請求項1之記憶體單元，其中該記憶體單元堆疊包含一相變元件。
  6. 如請求項1之記憶體單元，其中該第一單向選擇器及該第二單向選擇器係二極體。
  7. 如請求項6之記憶體單元，其中該第一單向選擇器之一陰極經耦合至該第一字線，且該第二單向選擇器之一陽極經耦合至該第二字線。
  8. 如請求項6之記憶體單元，其中該第一單向選擇器及該第二單向選擇器中之一者經安置於該記憶體單元堆疊上方，且該第一單向選擇器及該第二單向選擇器中之另一者經安置於該記憶體單元堆疊下方。
  9. 如請求項6之記憶體單元，其中該第一單向選擇器及該第二單向選擇器兩者經安置於該記憶體單元堆疊上方。
  10. 如請求項6之記憶體單元，其中該第一單向選擇器及該第二單向選擇器兩者經安置於該記憶體單元堆疊下方。
  11. 如請求項1之記憶體單元，其中電晶體未經連接至該記憶體單元中之該記憶體單元堆疊。
  12. 一種半導體裝置，其包括： 記憶體單元； 主字線，其等包含一第一主字線； 副字線，其等包含一第一副字線；及 位元線，其中： 該等記憶體單元之各者包含： 一記憶體單元堆疊，其之一端經耦合至該等位元線之對應者； 一第一二極體，其具有經耦合至該記憶體單元堆疊之另一端之一陽極及經耦合至該第一主字線之一陰極；及 一第二二極體，其具有經耦合至該記憶體單元堆疊之該另一端之一陰極及經耦合至該第一副字線之一陽極。
  13. 如請求項12之半導體裝置，其中該記憶體單元堆疊包含一磁性穿隧接面(MTJ)結構。
  14. 如請求項12之半導體裝置，進一步包括： 一第一字線驅動器，其經耦合至該等主字線； 一第二字線驅動器，其經耦合至該等副字線；及 一位元線驅動器，其經耦合至該等位元線。
  15. 如請求項14之半導體裝置，其中為了自一目標記憶體單元讀取一資料， 該第一字線驅動器經組態以將一第一讀取電壓施加至經耦合至該目標記憶體單元之該第一主字線，且將一第二讀取電壓施加至除該第一主字線以外的剩餘主字線，該第二讀取電壓高於該第一讀取電壓；且 該位元線驅動器經組態以將一第三讀取電壓施加至經耦合至該目標記憶體單元之該等位元線中之一者，該第三讀取電壓高於該第一讀取電壓。
  16. 如請求項14之半導體裝置，其中為了將一第一類型資料寫入至一目標記憶體單元， 該第一字線驅動器經組態以將一第一寫入電壓施加至該第一主字線； 該第一字線驅動器經組態以將一第二寫入電壓施加至除該第一主字線以外的剩餘字線，該第二寫入電壓高於該第一寫入電壓；且 該位元線驅動器經組態以將一第三寫入電壓施加至經耦合至該目標記憶體單元之該等位元線中之一者，該第三寫入電壓高於該第一寫入電壓。
  17. 一種操作一隨機存取記憶體(RAM)之方法，其中該RAM包括： 記憶體單元； 主字線，其等包含一第一主字線； 副字線，其等包含一第一副字線；及 位元線，其中： 該等記憶體單元之各者包含： 一記憶體單元堆疊，其之一端經耦合至該等位元線中之一對應者； 一第一二極體，其具有經耦合至該記憶體單元堆疊之另一端之一陽極及經耦合至該第一主字線之一陰極；及 一第二二極體，其具有經耦合至該記憶體單元堆疊之該另一端之一陰極及經耦合至該第一副字線之一陽極， 該方法包括藉由以下步驟來讀取資料： 將一第一讀取電壓施加至該第一主字線； 將一第二讀取電壓施加至除該第一主字線以外的剩餘主字線，該第二讀取電壓高於該第一讀取電壓；及 將一第三讀取電壓施加至該等位元線中之一者，該第三讀取電壓高於該第一讀取電壓，由此自經耦合至該等位元線中之該一者及該第一主字線之該等記憶體單元中之一者讀取該資料。
  18. 如請求項17之方法，進一步包括將該第二讀取電壓施加至該等副字線。
  19. 如請求項17之方法，進一步包括藉由以下步驟來寫入第一類型資料： 將一第一寫入電壓施加至該第一主字線； 將一第二寫入電壓施加至除該第一主字線以外的剩餘字線，該第二寫入電壓高於該第一寫入電壓；及 將一第三寫入電壓施加至該等位元線中之一或多者，該第三寫入電壓高於該第一寫入電壓，由此將該第一類型資料寫入至經耦合至該等位元線中之該一或多者及該第一主字線之該等記憶體單元中之一或多者， 其中該第三寫入電壓高於該第三讀取電壓。
  20. 如請求項19之方法，進一步包括藉由以下步驟來寫入第二類型資料： 將一第四寫入電壓施加至該第一副字線； 將一第五寫入電壓施加至除該第一副字線以外的剩餘副字線，該第五寫入電壓高於該第四寫入電壓；及 將一第六寫入電壓施加至該等位元線中之一或多者，該第六寫入電壓高於該第四寫入電壓，由此將該第二類型資料寫入至經耦合至該等位元線中之該一或多者及該第一副字線之該等記憶體單元中之一或多者。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211556B1 (en) * 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
JP2023039160A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 磁気メモリデバイス

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
JP4482039B2 (ja) * 2008-01-11 2010-06-16 株式会社東芝 抵抗変化型メモリ
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
US8546896B2 (en) * 2010-07-16 2013-10-01 Grandis, Inc. Magnetic tunneling junction elements having magnetic substructures(s) with a perpendicular anisotropy and memories using such magnetic elements
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9042153B2 (en) * 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8638590B2 (en) * 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device
WO2016148395A1 (ko) * 2015-03-18 2016-09-22 한양대학교 산학협력단 메모리 소자

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US10878872B2 (en) 2020-12-29
DE102019126935A1 (de) 2020-04-30
US20200135251A1 (en) 2020-04-30
KR20200050382A (ko) 2020-05-11
KR102427526B1 (ko) 2022-08-01
CN111128266A (zh) 2020-05-08
TWI789556B (zh) 2023-01-11

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