KR102546306B1 - 고전압 발생 회로를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

고전압 발생 회로를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

고전압 발생 회로를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 중 프로그램이 수행되도록 선택된 메모리 셀들이 고전압을 기초로 프로그램되는 메모리 셀 어레이, 펌핑 클럭을 기초로 입력 전압을 승압하여 상기 고전압을 생성하는 고전압 생성기, 상기 펌핑 클럭을 생성하는 펌핑 클럭 생성기, 상기 선택된 메모리 셀들 각각을 통해 흐르는 프로그램 전류를 조절하는 프로그램 전류 제어기 및 상기 선택된 메모리 셀에 대한 프로그램 구간 중에, 상기 펌핑 클럭의 주파수가 시간에 따라 변하도록 제어하고, 변화되는 상기 펌핑 클럭의 주파수에 기초하여 상기 프로그램 전류의 양이 변하도록 제어하는 제어 로직을 포함할 수 있다.

Description

고전압 발생 회로를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{Non-volatile memory device comprising high voltage generation circuit and operating method thereof}
본 개시는 반도체 장치에 관한 것으로서, 보다 자세하게는 입력 전압을 승압하여 고전압을 생성하는 고전압 발생 회로를 구비하는 비휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
최근, 고집적 및 대용량을 실현할 수 있는 비휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 비휘발성 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 더불어, 랜덤 액세스(Random access)가 가능하고 향상된 성능을 가진 비휘발성 소자에 대한 연구가 지속되고 있다. 예를 들면, FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase change RAM) 및 RRAM램(Resistive RAM) 등이 있다. 이러한 비휘발성 메모리 장치의 쓰기 동작에서는 상대적으로 높은 고전압이 요구되며, 고전압을 생성하기 위해 비휘발성 메모리 장치에 입력 전압을 승압하여 고전압을 생성하는 고전압 발생 회로가 구비될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 입력 전류가 적은 저전류 모드에서도 안정적으로 기입을 수행하는 비휘발성 메모리 장치 및 그 동작 방법을 제공하는데 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 중 프로그램이 수행되도록 선택된 메모리 셀들이 고전압을 기초로 프로그램되는 메모리 셀 어레이, 펌핑 클럭을 기초로 입력 전압을 승압하여 상기 고전압을 생성하는 고전압 생성기, 상기 펌핑 클럭을 생성하는 펌핑 클럭 생성기, 상기 선택된 메모리 셀들 각각을 통해 흐르는 프로그램 전류를 조절하는 프로그램 전류 제어기 및 상기 선택된 메모리 셀에 대한 프로그램 구간 중에, 상기 펌핑 클럭의 주파수가 시간에 따라 변하도록 제어하고, 변화되는 상기 펌핑 클럭의 주파수에 기초하여 상기 프로그램 전류의 양이 변하도록 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 고전압 및 프로그램 전류를 기초로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 펌핑 클럭을 기초로 입력 전압을 승압하여 상기 고전압을 생성하는 고전압 생성기, 상기 고전압 생성 시, 상기 펌핑 클럭의 주파수 및 고전압 생성기의 구동 전류의 양이 단계적으로 변하도록 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 그 동작 방법에 따르면, 프로그램 수행 시, 고전압이 생성될 때, 다량의 피크 전류가 발생하는 것을 방지할 수 있다. 이에 따라 비휘발성 메모리 장치에 적은 양의 입력 전류가 제공되더라도 정상적으로 타겟 레벨의 고전압을 생성할 수 있으며, 안정적으로 프로그램 동작을 수행할 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도1 은본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2a는 도 1의 메모리 셀 어레이를 개략적으로 나타내는 회로도이다.
도 2b는 메모리 셀의 일 예를 나타내는 회로도이다.
도3a 내지 도 3c는 메모리 셀의 구조의 단면을 예시적으로 나타내는 도면이다.
도 4는 본 개시의 실시예에 따른 메모리 셀의 프로그램 동작을 나타내는 도면이다.
도 5는 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 6a 내지 도 6c는 본 개시의 실시예에 따른 메모리 장치의 제어 신호들 및 고전압의 파형을 예시적으로 나타내는 도면이다.
도 7은 본 개시의 실시예에 따른 메모리 장치의 제어 신호들, 고전압의 파형 및 소스 라인들의 파형을 예시적으로 나타내는 도면이다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 고전압 생성기를 예시적으로 나타내는 회로도이다.
도 8c는 펌핑 클럭의 파형도이다.
도 9는 본 개시의 실시예에 따른 프로그램 전류 제어기를 예시적으로 나타내는 회로도이다.
도 10은 본 개시의 실시예에 따른 기입 회로를 예시적으로 나타내는 회로도이다.
도 11은 본 개시의 실시예에 따른 메모리 장치의 제어 신호들 및 고전압의 파형을 예시적으로 나타내는 도면이다.
도 12는 고전압들의 파형 및 메모리 장치의 소비 전류를 나타내는 파형도이다.
도 13은 본 개시의 실시예에 따른 제어 로직의 일 구현예를 나타내는블록도이다.
도 14는 본 개시의 실시예에 다른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 15는 본 개시의 실시예에 따른 RFID 카드를 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.
도1 은본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성 회로(130), 프로그램 전류 제어기(140), 로우 디코더(150), 컬럼 디코더(160) 및 버퍼 회로(170)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 핫캐리어 인젝션(hot carrier injection; HCI) 방식으로 프로그램될 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 노아(NOR) 플래시 메모리 셀들인 경우를 예를 들어 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 실시예에 있어서, 복수의 메모리 셀들은 낸드(NAND) 플래시 메모리 셀들일 수 있다. 또한, 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL), 소스 라인들(SL), 제어 라인들(CL) 및 비트 라인들(BL)에 연결될 수 있다. 예컨대, 메모리 셀 어레이(110)는 워드 라인들(WL), 소스 라인들(SL), 제어 라인들(CL)을 통해 로우 디코더(150)에 연결되고, 비트 라인들(BL)을 통해 컬럼 디코더(160)에 연결될 수 있다. 실시예에 있어서 메모리 셀 어레이(110)는 소거 라인들이 연결될 수 있으며, 또는 제어 라인들(CL)이 생략될 수 있다. 그러나 이에 제한되는 것은 아니며 메모리 셀 어레이(110)에 연결되는 라인들의 종류는 메모리 셀의 구조에 따라 달라질 수 있다.
전압 생성 회로(130)는 제어 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 전압 생성 회로(130)는 입력 전압을 승압하여 프로그램 동작에 사용되는 고전압(HV)을 생성할 수 있다. 이를 위해 전압 생성 회로(130)는 고전압 생성기(131) 및 펌핑 클럭 생성기(132)를 포함할 수 있다.
고전압 생성기(131)는 프로그램 동작 시 입력 전압, 예컨대 전원 전압을 승압하여 고전압(HV)을 생성할 수 있다. 고전압 생성기(131)는 차지 펌프 회로로 구현될 수 있으며, 펌핑 클럭(PCLK)을 기초로 입력 전압을 승압할 수 있다. 실시예에 있어서, 고전압 생성기(131)는 복수개의 고전압(HV)을 생성할 수 있다. 고전압(HV)은 로우 디코더(150)를 통해 소스 라인들(SL) 또는 제어 라인들(CL)에 제공될 수 있다. 프로그램 동작 시, 고전압 생성기(131)로부터 복수의 메모리 셀들 중 선택된 메모리 셀들 각각에 핫 캐리어 인젝션을 위한 프로그램 전류(도 4의 Ip)가 출력될 수 있다.
펌핑 클럭 생성기(132)는 펌핑 클럭(PCLK)을 생성하고, 펌핑 클럭(PCLK)을 고전압 생성기(131)에 제공할 수 있다. 펌핑 클럭 생성기(132)는 오실레이터일 수 있다. 펌핑 클럭 생성기(132)는 제어 로직(120)으로부터 주파수 제어 신호(FCS)를 수신하고, 주파수 제어 신호(FCS)에 따라 펌핑 클럭(PCLK)의 주파수를 조절할 수 있다. 예컨대, 펌핑 클럭 생성기(132)는 주파수 제어 신호(FCS)에 따라 기본 주파수로부터 정수 배 증가되거나 또는 감소된 주파수를 갖는 펌핑 클럭(PCLK)을 생성할 수 있다.
펌핑 클럭(PCLK)의 주파수가 높아질수록, 고전압 생성기(131)의 전류 구동 능력이 증가할 수 있다. 다시 말해, 펌핑 클럭(PCLK)의 주파수가 높으면 고전압 생성기(131)는 많은 양의 구동 전류(또는 부하 전류)를 출력하면서도 타겟 레벨의 고전압을 생성할 수 있다. 그러나, 펌핑 클럭(PCLK)의 주파수가 높아질수록, 전압 생성 회로(130)의 소비 전류가 증가할 수 있다. 반대로, 펌핑 클럭(PCLK)의 주파수가 낮아질수록, 전압 생성 회로(130)의 소비 전류가 감소되며, 고전압 생성기(131)의 전류 구동 능력이 감소될 수 있다. 고전압 생성기(131)의 구동 용량보다 많은 양의 구동 전류가 고전압 생성기(131)로부터 출력되는 경우, 고전압 생성기(131)는 타겟 레벨의 고전압을 생성할 수 없다.
로우 디코더(150)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL), 소스 라인들(SL) 및 제어 라인들(CL) 중 일부 워드 라인, 일부 소스 라인 및 일부 제어 라인을 선택할 수 있다. 로우 디코더(150)는 프로그램 동작 시 선택된 워드 라인, 선택된 소스 라인 또는 선택된 제어 라인에 고전압(HV)을 인가하고, 비 선택된 워드 라인들(WL), 소스 라인들(SL), 제어 라인들(CL)에 차단 전압을 인가할 수 있다.
컬럼 디코더(160)는 제어 로직(120)으로부터 수신한 컬럼 어드레스(Y-ADDR)에 응답하여, 비트 라인들(BL) 중 일부 비트 라인들을 선택할 수 있다. 선택된 비트 라인은 버퍼 회로(170)에 연결될 수 있다.
버퍼 회로(170)는 선택된 비트 라인들에 연결되며, 수신되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하고, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 독출할 수 있다. 버퍼 회로(170)는 기입 회로(WC) 및 독출 회로(RC)를 포함할 수 있다.
독출 회로(RC)는 선택된 메모리 셀들로부터 데이터(DATA)를 독출할 수 있다. 독출 회로(RC)는 센스 엠프를 포함할 수 있다.
기입 회로(WC)는 선택된 메모리 셀들에 데이터(DATA)를 기입할 수 있다. 기입 회로(WC)는 선택된 비트 라인들을 통해 선택된 메모리 셀들 각각에 프로그램 전류(Ip)를 제공할 수 있다. 예컨대, 기입 회로(WC)는 프로그램 전류(Ip)를 생성하고, 프로그램 전류(Ip)가 선택된 메모리 셀들 각각을 통해 흐르도록 제어함으로써 선택된 메모리 셀들에 데이터(DATA)를 기입할 수 있다. 기입 회로(WC)는 프로그램 전류 제어기(140)로부터 수신되는 바이어스 신호, 예컨대 바이어스 전압(Vbise)을 기초로 프로그램 전류(Ip)의 양을 조절할 수 있다. 전술한 바와 같이, 프로그램 전류(Ip)는 선택된 메모리 셀들에 고전압(HV)을 제공하는 고전압 생성기(131)로부터 출력될 수 있다.
프로그램 전류 제어기(140)는 제어 로직(120)으로부터 전류 제어 신호(CCS)를 수신하고, 전류 제어 신호(CCS)에 기초하여 프로그램 전류(Ip)를 조절할 수 있다. 예컨대, 프로그램 전류 제어기(140)는 프로그램 전류(Ip)의 양을 제어하는 바이어스 신호, 예컨대 바이어스 전압(Vbias)을 생성하고, 바이어스 전압(Vbias)을 기입 회로(WC)에 제공할 수 있다. 프로그램 전류 제어기(140)는 전류 제어 신호(CCS)에 따라 바이어스 전압(Vbias)의 레벨을 조절할 수 있다.
제어 로직(120)은 외부 장치, 예컨대 외부 프로세서 또는 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성 회로(130), 프로그램 전류 제어기(140), 로우 디코더(150), 컬럼 디코더(160) 및 버퍼 회로(170)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 펌핑 클럭 생성기(132)에 주파수 제어 신호(FCS)를 제공할 수 있고, 프로그램 전류 제어기(140)에 전류 제어 신호(CCS)를 제공할 수 있다. 또한, 제어 로직(120)은 로우 디코더(150)에 로우 어드레스(X-ADDR)를 제공하고, 컬럼 디코더(160)에 컬럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 이에 한정되지 않고, 제어 로직(120)은 전압 생성 회로(130), 프로그램 전류 제어기(140), 로우 디코더(150), 컬럼 디코더(160) 및 버퍼 회로(170)에 기입 인에이블 신호와 같은 다른 제어 신호들을 더 제공할 수 있다.
본 개시의 실시예에 따른 제어 로직(120)은 고전압(HV) 생성 시 펌핑 클럭(PCLK)의 주파수와 함께 프로그램 전류(Ip)의 양을 제어할 수 있다. 전술한 바와 같이, 고전압(HV)은 프로그램 수행 시 생성될 수 있다. 제어 로직(120)은 프로그램 구간 중에, 펌핑 클럭(PCLK)의 주파수가 시간에 따라 변하도록 제어하고, 동시에 프로그램 전류(Ip)의 양이 시간에 따라 변하도록 제어할 수 있다. 프로그램 전류(Ip)의 양이 변함에 따라 고전압 생성기(131)로부터 출력되는 구동 전류의 양이 변할 수 있다.
제어 로직(120)은 메모리 장치(100)의 피크 전류를 감소시키기 위하여, 승압 초기, 다시 말해 프로그램 초기 구간에 펌핑 클럭(PCLK)의 주파수를 낮게 설정할 수 있다. 이때, 고전압 생성기(131)의 전류 구동 능력이 낮으므로 고전압 생성기(131)로부터 출력되는 구동 전류의 양을 감소시키기 위하여 프로그램 전류(Ip)의 양을 감소시킬 수 있다.
이후 고전압(HV)이 타겟 레벨에 도달하면, 제어 로직(120)은 펌핑 클럭(PCLK)의 주파수를 높이고, 또한 프로그램 전류(Ip)의 양을 증가시킬 수 있다. 예컨대 제어 로직(120)은 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 양을 각각 타겟 주파수 및 타겟 전류량으로 제어할 수 있다. 이때, 타겟 전류량은 메모리 셀을 정상적으로 프로그램할 수 있도록 설정되는 프로그램 전류(Ip)의 양을 의미하며, 타겟 주파수는 타겟 전류량에 따른 구동 전류가 고전압 생성기(131)로부터 출력될 때, 고전압 생성기(131)가 타겟 레벨의 고전압(VH)을 안정적으로 생성할 수 있도록 설정되는 펌핑 클럭(PCLK)의 주파수를 의미한다. 타겟 주파수 및 타겟 전류량은 메모리 셀 및 고전압 생성기(131)의 회로 특성을 고려하여 미리 설정될 수 있다. 타겟 주파수 및 타겟 전류량은 메모리 장치(100)의 사용자의 제어에 따라 가변되거나 또는 동작 환경에 따라 프로그래머블하게 가변될 수 있다. 예컨대 제어 로직(120)은 수신되는 커맨드(CMD)에 응답하여 타겟 레벨 및 타겟 주파수를 변경할 수 있다. 또는 제어 로직(120)은 미리 설정된 다양한 동작 환경의 조건에 따라 타겟 레벨 및 타겟 주파수를 변경할 수 있다.
제어 로직(120)은 주파수 제어 신호(FCS) 및 전류 제어 신호(CCS)의 값(또는 레벨)을 변화시킴으로써, 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 양을 제어할 수 있다.
실시예에 있어서, 제어 로직(120)은 변화되는 펌핑 클럭(PCLK)의 주파수에 기초하여 프로그램 전류(Ip)의 양을 제어할 수 있다.
실시예에 있어서, 제어 로직(120)은 프로그램 수행 구간 중 펌핑 클럭(PCLK)의 주파수 프로그램 전류(Ip)의 양이 단계적으로 증가하도록 제어할 수 있다.
실시예에 있어서, 제어 로직(120)은 미리 설정된 논리 시간을 기초로 상태 신호를 생성하고, 상태 신호가 나타내는 복수의 상태에 따라 주파수 제어 신호(FCS)의 값 및 전류 제어 신호(CCS)의 값을 변경할 수 있다.
실시예에 있어서, 제어 로직(120)은 승압 과정에서의 고전압(HV)의 레벨에 기초하여, 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 양을 제어할 수 있다.
고전압 생성 시 승압 초기의 펌핑 클럭(PCLK)의 주파수가 낮아지면, 메모리 장치의 피크 전류가 감소될 수 있다. 그러나, 고전압 생성기(131)의 전류 구동 능력이 낮아짐에 따라 고전압 생성기(131)가 원하는 레벨의 고전압(HV)을 생성하는데 소비되는 시간이 증가하며, 고전압 생성기(131)의 구동 전류가 고전압 생성기(131)의 구동 용량보다 클 경우 고전압(HV)이 타겟 레벨까지 승압되지 못할 수 있다.
그러나, 본 개시의 실시예에 따른 메모리 장치(100)는 승압 초기에 펌핑 클럭(PCLK)의 주파수를 낮추고 동시에 프로그램 전류(Ip)의 양을 감소시키며, 이에 따라 고전압(HV)이 타겟 레벨까지 빠르게 승압될 수 있다. 메모리 장치(100)는 고전압(HV)이 타겟 레벨까지 승압된 이후, 펌핑 클럭(PCLK)의 주파수를 타겟 레벨까지 높이고, 프로그램 전류(Ip)의 양을 타겟 전류량까지 높일 수 있다. 본 개시의 실시예에 따른 메모리 장치(100)는 프로그램 수행 시 펌핑 클럭(PCLK)의 주파수와 프로그램 전류(Ip)의 양을 동시에 제어함으로써, 메모리 장치(100)의 피크 전류를 감소시키고 정상적으로 프로그램 동작을 수행할 수 있다.
도 2a는 도 1의 메모리 셀 어레이를 개략적으로 나타내는 회로도이고, 도 2b는 메모리 셀의 일 예를 나타내는 회로도이다.
도 2a를 참조하면, 메모리 셀 어레이(110)는 행렬로 배열된 복수의 메모리 셀들(MC)을 포함할 수 있으며, 복수의 메모리 셀들(MC)은 워드 라인들(WL1~WLn), 제어 라인들(CL1~CLn), 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 연결될 수 있다. 예를 들어, 제1 메모리 셀(MC1)은 제1 워드 라인(WL1), 제1 소스 라인(SL1), 제1 제어 라인(CL1) 및 제1 비트 라인(BL1)에 연결될 수 있다. 이때, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용되는 것일 뿐, 구성 요소들의 순서를 한정하는 것은 아니다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
도 2a에서는, 두 개의 행의 메모리 셀들이 하나의 소스 라인에 연결되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 하나의 행의 메모리 셀들이 하나의 소스 라인에 연결될 수도 있다. 또한, 메모리 셀 어레이(110)는 소거 라인들을 더 포함할 수 있으며, 복수의 메모리 셀들(MC)은 소거 라인들에 연결될 수 있다.
도 2b를 참조하면, 메모리 셀(MC)은 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 연결된 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 포함한다. 메모리 트랜지스터(MT)의 게이트는 제어 라인(CL)과 연결되고, 선택 트랜지스터(ST)의 게이트는 워드 라인(WL)에 연결될 수 있다. 그러나, 메모리 셀(MC)의 구조 및 연결 관계는 이에 한정되는 것은 아니며, 다양하게 변형될 수 있다. 예컨대, 메모리 셀(MC)은 소거 게이트를 더 포함할 수 있으며, 소거 게이트는 소거 라인에 연결될 수 있다.
계속하여 도 2a를 참조하면, 복수의 메모리 셀들(MC)은 병렬적으로 연결될 수 있다. 이에 따라, 복수의 메모리 셀들(MC)은 랜덤 액세스 될 수 있으며, 데이터가 바이트 단위 또는 워드 단위로 메모리 셀 어레이(110)에 기입되거나, 또는 메모리 셀 어레이(110)로부터 독출될 수 있다. 하나의 소스 라인(SL1 또는 SLn/2)에 연결된 메모리 셀들(MC)은 하나의 페이지(Page) 단위가 될 수 있으며, 페이지(Page) 단위로 소거 동작이 수행될 수 있다.
도3a 내지 도 3c는 메모리 셀의 구조의 단면을 예시적으로 나타내는 도면이다.
도 3a 를 참조하면 반도체 기판(SUB) 상에 소스(S)와 드레인(D)이 분리되어 형성되어 있고, 소스(S)와 드레인(D) 사이에 채널(CH)이 형성될 수 있다. 채널(CH) 일부의 상부에 플로팅 게이트(FG)가 형성되고, 플로팅 게이트(FG)의 상부에 제어 게이트(CG)가 형성될 수 있다. 플로팅 게이트(FG) 및 제어 게이트(CG)의 측면, 및 채널(CH) 상부에 선택 게이트(SG)가 형성될 수 있다.
도 3b의 메모리 셀(MCa)의 구조는 도 3a의 메모리 셀(MCb)의 구조와 유사하다. 다만, 소스(S) 상부 및 플로팅 게이트(FG) 일부의 상부에 소거 게이트(EG)가 형성될 수 있다.
도 3c를 참조하면, 채널(CH) 및 소스(S) 일부의 상부에 플로팅 게이트(FG)가 형성되고, 플로팅 게이트(FG)의 측면의 채널(CH) 상부 및 플로팅 게이트(FG) 일부의 상부에 선택 게이트(SG)(또는 제어 게이트라고 함)가 형성될 수 있다.
도3a 내지 도 3c를 참조하여 메모리 셀의 구조를 설명하였으나, 본 개시의 실시예는 이에 제한되는 아니며, 메모리 셀의 구조는 다양하게 변형될 수 있다.
도 4는 본 개시의 실시예에 따른 메모리 셀의 프로그램 동작을 나타내는 도면이다.
도 4를 참조하면, 프로그램이 수행되도록 선택된 메모리 셀(MC_sel)의 소스(S)에는 고전압 생성기(131)에서 출력되는 고전압(HV)이 인가되고, 드레인(D)은 기입 회로(WC)에 연결될 수 있다. 기입 회로(WC)는 바이어스 전압(Vbias)에 기초하여 프로그램 전류(Ip)를 생성하고, 선택된 메모리 셀(MC_sel)로부터 프로그램 전류(Ip)를 싱킹(Sink)할 수 있다. 이에 따라 선택된 메모리 셀(MC_sel)의 소스(S)에서 드레인(D)으로 프로그램 전류(Ip)가 흐르면서 음 전하(e)(또는 핫 캐리어라고 함)가 플로팅 게이트(FG)로 인젝션됨으로써 선택된 메모리 셀(MC_sel)이 프로그램될 수 있다. 도 4에 도시된 바와 같이, 프로그램 전류(Ip)는 고전압 생성기(131)로부터 출력될 수 있다. 도 4에서는, 하나의 선택된 메모리 셀(MC_sel)을 도시하였으나, 프로그램 수행 시, 복수의 선택된 메모리 셀(Mc_sel)이 동시에 프로그램될 수 있다.
도 1을 참조하여 전술한 바와 같이, 본 개시의 실시예에 따른 메모리 장치(도 1의 100)는 프로그램 수행 시, 고전압 생성기(131)의 구동 전류, 다시 말해 복수의 선택된 메모리 셀(MC_sel) 각각을 통해 흐르는 프로그램 전류(Ip)의 총합이 펌핑 클럭(PCLK)의 주파수에 따른 고전압 생성기(131)의 구동 용량을 초과하지 않도록 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 양을 제어할 수 있다.
도 5는 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다. 도 5의 동작 방법은 도 1의 메모리 장치(100)에서 수행될 수 있으며, 따라서 도 1 및 도 4를 참조하여 설명한 메모리 장치(100)의 동작 방법 및 프로그램 방법은 본 실시예에 적용될 수 있다. 구체적으로 도 5는 메모리 장치(도 1의 100)가 프로그램 수행 시 펌핑 클럭(도 1의 PCLK) 및 프로그램 전류(도 4의 Ip)의 양을 단계적으로 제어하는 것을 나타낸다.
도 5를 참조하면, 메모리 장치(100)는 고전압(HV)이 타겟 레벨에 도달하기 이전에 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 전류량을 각각 타겟 주파수 및 타겟 전류량보다 낮게 제어할 수 있다(S110). 예컨대, 제어 로직(120)은 타겟 주파수 보다 낮은 주파수를 설정하는 주파수 제어 신호(FCS)를 펌핑 클럭 생성기(132)에 제공하고, 타겟 전류량보다 낮은 전류량을 설정하는 전류 제어 신호(CCS)를 프로그램 전류 제어기(140)에 제공할 수 있다. 실시예에 있어서, 메모리 장치(100)는 펌핑 클럭(PCLK)의 주파수를 타겟 주파수의 1/N배(N은 1보다 큰 정수)가 되도록 제어하고, 프로그램 전류(Ip)의 양을 타겟 전류량의 1/M배(M은 1보다 큰 정수)가 되도록 제어할 수 있다. 이에 따라 고전압 생성기(131)는 안정적으로 타겟 레벨의 고전압(HV)을 생성할 수 있다.
메모리 장치(100)는 고전압(HV)이 타겟 레벨에 도달한 이후 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 전류량을 각각 타겟 주파수 및 타겟 전류량과 동일하게 제어할 수 있다(S130). 실시예에 있어서, 메모리 장치(100)는 고전압(HV)이 타겟 레벨에 도달한 이후, 단계적으로 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 전류량을 타겟 주파수 및 타겟 전류량에 도달하도록 제어할 수 있다.
도 6a 내지 도 6c는 본 개시의 실시예에 따른 메모리 장치의 제어 신호들 및 고전압의 파형을 예시적으로 나타내는 도면이다. 도 6a 내지 도 6c는 도 1의 메모리 장치(100)의 제어 신호들 및 고전압(VH)의 파형을 나타낸다.
도 6a 내지 도 6c를 참조하면, 선택된 메모리 셀들에 대한 프로그램을 수행하는 프로그램 구간(Tpgm)에 기입 인에이블 신호(WEN)가 활성화될 수 있다. 제어 로직(도 1의 120)은 기입 동작을 지시하는 커맨드(CMD)에 응답하여 활성화된 기입 인에이블 신호(WEN)를 출력할 수 있다. 활성화된 기입 인에이블 신호(WEN)에 응답하여 전압 생성 회로(130) 및 기입 회로(WC)가 동작할 수 있다.
도 6a를 참조하면 프로그램 구간(Tpgm)은 적어도 두 개의 부분 구간들, 예컨대 제1 구간(T1) 및 제2 구간(T2)을 포함할 수 있다. 실시예에 있어서, 제1 구간(T1) 및 제2 구간(T2)은 펌핑 클럭(PCLK)의 주파수에 따라 구분될 수 있다. 다른 실시예에 있어서, 제1 구간(T1) 및 제2 구간(T2)은 메모리 장치(100)의 프로그램 상태를 나타내는 상태 신호에 따라 구분될 수 있다.
제1 구간(T1)은 프로그램 구간(Tpgm)의 초기 구간으로서, 고전압(VH) 셋업 구간일 수 있다. 제어 로직(120)은 제1 구간(T1)에 펌핑 클럭(PCLK)의 주파수를 타겟 주파수(Ftg) 보다 낮게 설정하는 주파수 제어 신호(FCS)를 출력하고, 프로그램 전류(Ip)의 양을 타겟 전류량(Itg)보다 적게 설정하는 전류 제어 신호(CCS)를 출력할 수 있다. 예컨대, 제1 구간(T1)에 펌핑 클럭(PCLK)의 주파수가 타겟 주파수(Ftg)의 1/N배로 제어되고, 프로그램 전류(Ip)의 전류량이 타겟 전류량(Itg)의 1/M배로 제어될 수 있다. 이에 따라 제1 구간(T1)에 고전압(VH)이 안정적으로 타겟 레벨(Vtg)에 도달할 수 있다.
제2 구간(T2)은 고전압(VH)이 타겟 레벨(Vtg)에 도달한 이후의 구간일 수 있다. 제어 로직(120)은 제2 구간(T2)에 펌핑 클럭(PCLK)의 주파수를 타겟 주파수(Ftg)로 설정하는 주파수 제어 신호(FCS)를 출력하고, 프로그램 전류(Ip)의 양을 타겟 전류량(Itg)으로 설정하는 전류 제어 신호(CCS)를 출력할 수 있다.
이와 같이, 본 개시의 실시예에 따른 메모리 장치(100)는 프로그램 구간(Tpgm)의 초기 구간, 예컨대 고전압(VH) 셋업 구간에 펌핑 클럭(PCLK)의 주파수를 저주파로 설정하고, 동시에 프로그램 전류(Ip)의 양을 감소시킴으로써, 피크 전류를 최소화하면서도 안정적으로 고전압(VH)을 생성하고, 고전압(VGH)이 타겟 레벨(Vtg)에 도달한 이후에 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 양을 증가시킬 수 있다.
도 6b 및 도 6c를 참조하면, 프로그램 구간(Tpgm)은 제1 내지 제3 구간(T1, T2, T3)을 포함할 수 있다. 주파수 제어 신호(FCS)는 복수의 비트(FCS[0], FCS[1])를 포함할 수 있으며, 세 개 이상의 값을 가질 수 있다. 제어 로직(120)은 제1 내지 제3 구간(T1, T2, T3)에 단계적으로 펌핑 클럭(PCLK)의 주파수를 증가시키는 주파수 제어 신호(FCS)를 출력할 수 있다. 이에 따라, 펌핑 클럭(PCLK)의 주파수는 제1 내지 제3 구간(T1, T2, T3)에서 단계적으로 증가할 수 있다. 예컨대, 펌핑 클럭(PCLK)의 주파수가 제 1 구간(T1)에는 타겟 주파수(Ftg)의 1/2N배로 제어되고, 제2 구간(T2)에는 타겟 주파수(Tfg)의 1/N배로 제어되고, 제3 구간(T3)에는 타겟 주파수(Ftg)로 제어될 수 있다. 제어 로직(120)은 제1 내지 제3 구간(T1, T2, T3)에 단계적으로 프로그램 전류(Ip)의 전류량을 증가시키는 전류 제어 신호(CCS)를 출력할 수 있다. 예컨대, 도 6b를 참조하면 프로그램 전류(Ip)의 양은 제1 구간(T1)에는 타겟 전류량(Itg)의 1/M로 제어되고, 제2 구간(T2) 및 제3 구간(T3)에는 타겟 전류량(Itg)으로 제어될 수 있다. 도 6c를 참조하면, 프로그램 전류(Ip)의 양은 제1 및 제2 구간(T1, T2)에는 타겟 전류량(Itg)의 1/M로 제어되고, 제3 구간(T3)에는 타겟 전류량(Itg)으로 제어될 수 있다.
도 6b 및 도 6c에서, 전류 제어 신호(CCS)는 단일 비트의 신호로 도시되었으나, 이에 제한되는 것은 아니며, 전류 제어 신호(CCS) 또한 복수의 비트를 포함할 수 있으며, 세 개 이상의 값을 가질 수 있다. 또한, 제2 구간(T2)에서 펌핑 클럭(PCLK)의 주파수 및 프로그램 전류(Ip)의 전류량 설정은 다양하게 변형될 수 있다.
도 7은 본 개시의 실시예에 따른 메모리 장치의 제어 신호들, 고전압의 파형 및 소스 라인들의 파형을 예시적으로 나타내는 도면이다. 도 7은 복수의 프로그램 구간 중의 상기 신호들의 파형을 나타낸다.
도 7을 참조하면, 제1 프로그램 구간(Tpgm1)에 제1 소스 라인(SL1)에 연결된 메모리 셀들에 대한 프로그램이 수행되고, 제2 프로그램 구간(Tpgm2)에 제2 소스 라인(SL2)에 연결된 메모리 셀들에 대한 프로그램이 수행될 수 있다. 고전압(VH)은 프로그램이 수행되는 구간, 예컨대, 제1 프로그램 구간(Tpgm1) 및 제2 프로그램 구간(Tpgm2)에 생성될 수 있다. 다시 말해 기입 인에이블 신호(WEN)가 활성화된 구간에 고전압(VGH)이 타겟 레벨(Vtg)로 셋업되고 유지될 수 있다.
제1 프로그램 구간(Tpgm1)에 고전압(VH)이 제1 소스 라인(SL1)에 인가되고, 제2 프로그램 구간(Tpgm2)에 고전압(VH)이 제2 소스 라인(SL2)에 인가될 수 있다. 제1 프로그램 구간(Tpgm1) 및 제2 프로그램 구간(Tpgm2)에 고전압(VH)이 서로 다른 소스 라인에 연결되고, 각 소스 라인(SL1, SL2)의 기생 커패시터는 고전압 생성기(132)의 부하 커패시터로 작용할 수 있다. 따라서, 제1 프로그램 구간(Tpgm1) 및 제2 프로그램 구간(Tpgm2)의 초기 구간에 고전압(VGH)이 타겟 레벨(Vtg)로 승압되면서 피크 전류가 흐를 수 있다.
본 개시의 실시예에 따른 메모리 장치(도 1의 100)는 매 프로그램 수행 구간, 예컨대 제1 프로그램 구간(Tpgm1) 및 제2 프로그램 구간(Tpgm2)에 제어 신호들을 도 6a 내지 도6c를 참조하여 설명한 바와 같이 펌핑 클록(PCLK)의 주파수 및 프로그램 전류(Ip)의 전류량을 제어함으로써, 피크 전류를 감소시키면서도 고전압(VH)을 안정적으로 생성할 수 있다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 고전압 생성기를 예시적으로 나타내는 회로도이고, 도 8c는 펌핑 클럭의 파형도이다.
도 8a를 참조하면 고전압 생성기(131a)는 차지 펌프(CP)로서 구현될 수 있으며, 차지 펌프(CP)는 복수의 트랜지스터들(NT11, NT12, NT13) 및 펌핑 커패시터들(NT11, NT12)을 포함할 수 있다. 차지 펌프(CP)는 안정화 커패시터(C13)를 더 포함할 수 있다. 복수의 트랜지스터들(NT11, NT12, NT13) 및 펌핑 커패시터들(NT11, NT12)의 개수는 고전압(HV)의 타겟 레벨, 다시 말해 전원 전압(VDD)을 몇 배 승압하고자 하는지에 따라 변경될 수 있다.
제1 펌핑 커패시터(C11)의 일단에는 제1 펌핑 클럭(PCLK1)이 인가되고 제2 펌핑 커패시터(C12)의 일단에는 제2 펌핑 클럭(PCLK2)이 인가되며, 제1 트랜지스터의 소스(또는 드레인)에 전원 전압(VDD)이 인가될 수 있다.
도 8c를 참조하면, 제1 펌핑 클럭(PCLK1) 및 제2 펌핑 클럭(PCLK2)은 매 주기(T)마다 전원 전압(VDD) 및 접지 전압(VSS) 사이에서 트랜지션될 수 있으며, 제1 펌핑 클럭(PCLK1) 및 제2 펌핑 클럭(PCLK2)의 위상은 서로 반대일 수 있다. 실시예에 있어서, 하나의 펌핑 클럭이 전원 전압(VDD)에서 접지 전압(VSS)으로 트랜지션된 후에 다른 펌핑 클럭이 접지 전압(VSS)에서 전원 전압(VDD)으로 트랜지션될 수 있다. 예컨대, 제1 펌핑 클럭(PCLK1)이 전원 전압(VDD)에서 접지 전압(VSS)으로 트랜지션된 후, 소정의 시간(dT) 이후에 제2 펌핑 클럭(PCLK2)이 접지 전압(VSS)에서 전원 전압(VDD)으로 트랜지션될 수 있다.
다시 도 8a를 참조하면, 복수의 트랜지스터들(NT11, NT12, NT13)의 턴-온 또는 턴-오프 동작 및 제1 및 제2 펌핑 클럭들(PCLK1, PCLK2)의 레벨 변화에 따라 전원 전압(VDD)이 승압되어 고전압(HV)이 생성될 수 있다.
도 8b를 참조하면 고전압 생성기(131b)는 복수의 고전압(VH1, VH2)을 생성할 수 있다. 고전압 생성기(131b)는 제1 고전압(VH1)을 생성하는 제1 차지 펌프(CP1) 및 제2 고전압(VH2)을 생성하는 제2 차지 펌프(CP2)를 포함할 수 있다. 제2 고전압(VH2)의 레벨은 제1 고전압(VH1)의 레벨보다 높을 수 있다. 제1 차지 펌프(CP1) 및 제2 고전압(VH2)의 구성 및 동작은 도 8a를 참조하여 설명한 차지 펌프(CP)의 구성 및 동작과 유사한 바 자세한 설명은 생략하기로 한다.
한편 도 8b에서, 제2 고전압(VH2)은 제1 고전압(VH1)을 기초로 생성되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 차지 펌프(CP2)는 전원 전압(VDD)을 수신하여, 제2 고전압(VH2)을 생성할 수 있다.
도 9는 본 개시의 실시예에 따른 프로그램 전류 제어기를 예시적으로 나타내는 회로도이다.
도 9를 참조하면, 프로그램 전류 제어기(140)는 기준 전류 소스(RCG), 전류 미러링부(142), 전류 제어부(141) 및 바이어스 전압을 생성하는 트랜지스터(NT42)를 포함할 수 있다. 또한 프로그램 전류 제어기(140)는 동작 여부를 결정하는 트랜지스터(PT12)를 더 포함할 수 있다.
트랜지스터 PT12에는 인에이블 신호(EN)가 인가될 수 있다. 인에이블 신호(EN)는 기입 인에이블 신호일 수 있다. 인에이블 신호(EN)가 활성화되면(예컨대 로직 로우) 프로그램 전류 제어기(140)가 동작할 수 있다. 기준 전류 소스(RCG)는 기준 전류(Iref)를 생성할 수 있다. 전류 미러링부(142)는 기준 전류(Iref)를 미러링 할 수 있다. 이에 따라, 트랜지스터 PT31, PT32, PT33 및 PT34 각각에 기준 전류(Iref)와 동일한 또는 비례하는 전류가 흐를 수 있다.
전류 제어부(141)의 트랜지스터 PT21, PT22, PT23 및 PT24에는 인에이블 신호(EN) 및 전류 제어 신호(CCS[2:0])가 인가될 수 있다. 인에이블 신호(EN) 및 전류 제어 신호(CCS[2:0])에 따라 트랜지스터 PT21, PT22, PT23 및 PT24가 턴-온 또는 턴-오프 될 수 있다. 트랜지스터 PT21, PT22, PT23 및 PT24 중 적어도 일부 트랜지스터가 턴-온될 수 있으며, 트랜지스터 PT31, PT32, PT33 및 PT34 중 상기 턴-온된 일부 트랜지스터에 대응하는 트랜지스터에 기준 전류(Iref)에 비례하는 전류가 흐를 수 있다. 그러므로, 전류 제어 신호(CCS[2:0])에 따라 프로그램 기준 전류(Ipref) 가 변경될 수 있다.
트랜지스터 NT42에 흐르는 프로그램 기준 전류(Ipref)에 기초하여 바이어스 전압(Vbias)이 생성될 수 있다. 프로그램 기준 전류(Ipref)의 양이 증가하면 바이어스 전압(Vbias)의 레벨이 높아지고, 프로그램 기준 전류(Ipref)의 양이 감소하면 바이어스 전압(Vbias)의 레벨이 낮아질 수 있다. 따라서, 전류 제어 신호(CCS[2:0])에 따라 바이어스 전압(Vbias)의 레벨이 결정될 수 있다.
도 9를 참조하여 설명한 바와 같이 본 개시의 실시예에 따른 프로그램 전류 제어기(140)는 전류 제어 신호(CCS[2:0])에 기초한 디지털 방식의 제어를 통해, 바이어스 전압(Vbias)의 레벨을 조절할 수 있다.
도 10은 본 개시의 실시예에 따른 기입 회로(WC)를 예시적으로 나타내는 회로도이다. 도 10을 참조하면, 기입 회로(WC)는 복수의 트랜지스터(NT51, NT52 및 NT53) 및 래치 회로(LC)를 포함할 수 있다. 복수의 트랜지스터(NT51, NT52 및 NT53)는 컬럼 디코더(160)를 통해 비트 라인(BL)에 연결될 수 있다.
기입 인에이블 신호(WEN)가 활성화되면, 트랜지스터 NT51이 턴온되고, 래치 회로(LC)의 출력에 응답하여 트랜지스터 NT52가 턴온되면, 트랜지스터 NT53은 프로그램 전류(Ip)를 비트 라인(BL)에 제공할 수 있다. 프로그램 전류(Ip)는 메모리 셀(MC)을 통해 소스 라인(SL)으로부터 비트 라인(BL)으로 흐를 수 있다. 이에 따라 메모리 셀(MC)이 프로그램될 수 있다. 프로그램 전류(Ip)의 양은 바이어스 전압(Vbias)의 레벨에 따라 조절될 수 있다. 도 4를 참조하여 전술한 바와 같이, 프로그램 전류(Ip)는 소스 라인(SL)에 고전압(VH)을 제공하는 고전압 생성기(131)로부터 출력될 수 있다.
래치 회로(LC)는 입력 데이터(DI)의 논리 레벨에 따라 트랜지스터 NT52가 선택적으로 턴온될 수 있도록 게이트 전압을 출력할 수 있다. 예컨대, 입력 데이터(DI)의 논리 레벨이 '1'이면 트랜지스터 NT52를 턴온시켜 메모리 셀(MC)을 프로그램하고, 논리 레벨이'0'이면 트랜지스터 NT52를 턴온시켜 메모리 셀(MC)의 프로그램을 방지할 수 있다.
도 11은 본 개시의 실시예에 따른 메모리 장치의 제어 신호들 및 고전압의 파형을 예시적으로 나타내는 도면이다. 도 11은 도 8b를 참조하여 설명한 바와 같이, 고전압 생성기(131)가 복수의 고전압, 예컨대 제1 고전압(VH1) 및 제2 고전압(VH2)을 생성하는 경우, 메모리 장치의 제어 신호들 및 고전압들의 파형을 나타낸다.
도 11을 참조하면, 제2 고전압(VH2)의 레벨은 제1 고전압(VH1)의 레벨보다 높을 수 있다. 프로그램 수행 시, 제1 고전압(VH1)은 소스 라인(도 3a의 SL)에 인가되고, 제2 고전압(VH2)은 제어 라인(CL)에 인가될 수 있다.
프로그램 구간(Tpgm)은 제1 내지 제4 구간(T1, T2, T3, T4)을 포함할 수 있다. 제1 내지 제4 구간(T1, T2, T3, T4)은 상태 신호(SSTE)에 따라 구분될 수 있다. 제1 구간(T1)에 제1 고전압(VH1)이 제1 타겟 레벨(Vtg1)로 셋업되고, 제1 구간(T1) 및 제2 구간(T2)에 제2 고전압(VH2)이 제2 타겟 레벨(Vtg2)로 셋업될 수 있다. 제어 로직(120)은 제1 내지 제4 구간(T1, T2, T3, t4)에 단계적으로 펌핑 클럭(PCLK)의 주파수를 증가시키는 주파수 제어 신호(FCS[1:0])를 출력할 수 있다. 이에 따라, 펌핑 클럭(PCLK)의 주파수는 제1 내지 제4 구간(T1, T2, T3, t4)에 단계적으로 증가할 수 있다. 제어 로직(120)은 또한, 제1 내지 제4 구간(T1, T2, T3, t4)에 단계적으로 프로그램 전류(Ip)의 전류량을 증가시키는 전류 제어 신호(CCS)를 출력할 수 있다.
제어 로직(120)은 제1 구간(T1)에 펌핑 클럭(PCLK)의 주파수 및 프로그램 구동 전류(Ip)의 전류량을 각각 타겟 주파수(Ftg) 및 타겟 전류량(Itg) 보다 낮게 설정하고, 이후, 펌핑 클럭(PCLK)의 주파수 및 프로그램 구동 전류(Ip)의 전류량을 증가시킬 수 있다. 예컨대, 펌핑 클럭(PCLK)의 주파수가 제 1 구간(T1)에는 타겟 주파수(Ftg)의 1/8배로 제어되고, 제2 구간(T2)에는 타겟 주파수(Tfg)의 1/4배로 제어되고, 제3 구간(T3)에는 타겟 주파수(Ftg)의 1/2배로 제어되며, 제4 구간(T4)에는 타겟 주파수(Ftg)로 제어될 수 있다. 또한, 프로그램 전류(Ip)의 양은 제1 및 제2 구간(T1, T2)에는 타겟 전류량(Itg)의 1/3로 제어되고, 제3 및 제4 구간(T3, T4)에는 타겟 전류량(Itg)으로 제어될 수 있다. 설명의 편의를 위하여 구체적인 수치를 예를 들어 설명하였으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며 구체적인 수치는 메모리 셀 어레이(110)의 특성 또는 고전압 생성기(132)의 회로 특성에 따라 변경될 수 있다.
도 11을 참조하여 설명한 바와 같이, 단계적으로 펌핑 클럭(PCLK)의 주파수 및 프로그램 구동 전류(Ip)의 전류량을 증가시킴으로써, 메모리 장치(100)의 피크 전류가 감소될 수 있다.
도 12는 고전압들의 파형 및 메모리 장치의 소비 전류를 나타내는 파형도이다. 그래프(a)는 본 개시의 실시예에 따른 메모리 장치(도 1의 100)의 비교예로서, 펌핑 클럭의 주파수만을 제어하는 메모리 장치의 고전압들의 파형을 나타내며, 그래프(b)는 본 개시의 실시예에 따른 메모리 장치(100)의 고전압들의 파형을 나타내며, 그래프(C)는 본 개시의 실시예에 따른 메모리 장치(100)의 소비 전류(PI) 파형 및 비교예에 따른 메모리 장치의 소비 전류(CI) 파형을 나타낸다.
그래프(a)를 참조하며, 비교예에 따른 메모리 장치에서는 펌핑 클럭(PCLK)의 주파수가 저주파, 예컨대 타겟 주파수(Ftg)의 1/8배로 설정된 경우, 제1 고전압(VH1)이 제1 구간(T1)에서 정상적으로 승압되지 못하고, 제2 구간(T2)에서 펌핑 클럭(PCLK)의 주파수가 증가된 후에야 비로소 제1 타겟 레벨(Vtg1)로 승압될 수 있다. 이때, 제2 구간(T2)에서 펌핑 클럭(PCLK)의 주파수가 증가되고, 제1 고전압(VH1)이 승압됨에 따라 피크 전류가 증가할수 있다.
그래프(b)를 참조하면, 본 개시의 실시예에 따른 메모리 장치(100)에서는 제1 구간(T1)에서 펌핑 클럭(PCLK)의 주파수가 저주파, 예컨대 타겟 주파수(Ftg)의 1/8배로 설정되고, 프로그램 전류(Ip)의 양이 타겟 전류량(Itg)보다 낮게 설정됨에 따라, 제1 고전압(VH1)이 정상적으로 제1 타겟 레벨(Vtg1)까지 승압될 수 있다. 따라서, 본 개시의 실시예에 따른 메모리 장치(100)의 소비 전류(PI)는 프로그램 구간(Tpgm)에서 비교적 일정할 수 있으며, 피크 전류가 발생하지 않는다. 본 개시의 실시예에 따른 메모리 장치(100)의 소비 전류(PI)는 미리 설정된 최대값 미만으로 제한될 수 있다.
도 13은 본 개시의 실시예에 따른 제어 로직의 일 구현예를 나타내는 블록도이다.
도 13을 참조하면, 제어 로직(120a)은 상태 머신(121), 주파수 제어기(122) 및 전류 제어기(123)를 포함할 수 있다. 실시예에 있어서, 주파수 제어기(122) 및 전류 제어기(123)는 하나의 모듈로 구현될 수 있다.
상태 머신(121)은 상태 신호(SSTE)를 생성할 수 있다. 상태 신호(SSTE)는 도 11에 도시된 바와 같이, 프로그램 구간(Tpgm)의 각 구간(T1 내지 T4)을 나타내도록 시간의 흐름에 따라 그 값이 변경될 수 있다. 실시예에 있어서, 상태 머신(121)은 미리 설정된 논리 시간을 기초로 상태 신호(SSTE)를 생성할 수 있다. 다른 실시예에 있어서, 상태 머신(121)은 고전압(VH)의 레벨에 따라 상태 신호(SSTE)를 생성할 수 있다.
도 14는 본 개시의 실시예에 다른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 14를 참조하면, 메모리 장치(100b)는 전압 생성 회로(130b) 및 제어 로직(120b)을 포함할 수 있다. 메모리 장치(100b)는 도 1의 메모리 장치(100)의 다른 구성들을 더 포함할 수 있으며, 메모리 장치(100b)의 구성들의 동작은 메모리 장치(100)의 구성들의 동작과 유사하다. 따라서 메모리 장치(100b) 및 메모리 장치(100)의 차이점을 중심으로 설명하기로 한다.
전압 생성 회로(130b)는 고전압 생성기(131), 펌핑 클럭 생성기(132) 및 레벨 감지기(133)를 포함할 수 있다. 레벨 감지기(133)는 고전압(VH)의 레벨을 감지하고 감지 신호(DET)를 제어 로직(120b)에 제공할 수 있다. 도 8b를 참조하여 설명한 바와 같이 고전압 생성기(131)가 복수의 고전압, 예컨대 제1 고전압(VH1) 및 제2 고전압(VH2)을 생성하는 경우, 레벨 감지기(133)는 제1 고전압(VH1) 및 제2 고전압(VH2) 각각을 감지하여 감지 신호(DET)를 생성할 수 있다.
제어 로직(120b)은 감지 신호(DET), 다시 말해 감지 신호(DET)에 기초하여 주파수 제어 신호(FCS) 및 전류 제어 신호(CCS)를 생성할 수 있다. 제어 로직(120b)은 감지 신호(DET)에 기초하여 판단되는 고전압(VH)의 레벨에 따라 주파수 제어 신호(FCS) 및 전류 제어 신호(CCS)의 값을 변경할 수 있다. 실시예에 있어서, 도 13을 참조하여 설명한 상태 머신(121)은 감지 신호(DET)에 기초하여 상태 신호(SSTE)를 생성할 수 있다.
도 15는 본 개시의 실시예에 따른 RFID 카드를 개략적으로 나타내는 블록도이다.
RFID(Radio-Frequency Identification) 카드(200)는 고유 식별 정보(ID) 또는 센서로부터 읽어들인 데이터를 저장하고 있다가 근거리에 위치한 리더기가 데이터를 요청하면 상기 데이터를 근거리 무선 통신(RF 통신)을 통해 리더기로 제공하고, 또한 리더기로부터 제공되는 데이터를 저장할 수 있다. RFID 카드(200)는 RFID 태그(Tag) 또는 트랜스폰더(Tansponder)로 지칭될 수 있다.
RFID 카드(200)는 배터리를 구비하여 스스로 구동 전원을 생성하는 능동형 또는 리더기로부터 수신된 신호를 DC 전압 신호로 변환하여 이를 구동 전원으로 사용하는 수동형으로 구현될 수 있다. 본 실시예에서는 수동형의 RFID 카드(200)를 예를 들어 설명하기로 한다.
도 15를 참조하면, RFID 카드(200)는 안테나(10) 및 집적 회로(20)를 포함하며, 집적 회로(20)는 전력 발생기(210), 복조기(220), 변조기(230), 컨트롤러(240) 및 메모리(250)를 포함할 수 있다. 집적 회로(20)는 센서(260)를 더 포함할 수 있다. RFID 카드(200)는 이외에도 보안 회로 등을 더 포함할 수 있다.
안테나(10)는 리더기로부터 특정 주파수의 신호를 수신하거나, 또는 리더기에 신호를 전송할 수 있다. 안테나(10)는 소정의 패턴으로 형성될 수 있으며, 집적 회로(20)에 전기적으로 연결될 수 있다.
집적 회로(20)의 구성들, 예컨대 전력 발생기(210), 복조기(220), 변조기(230), 컨트롤러(240) 및 메모리(250)는 하나의 반도체 칩에 형성될 수 있다. 실시예에 있어서, 센서(260) 또한 다른 구성들과 함께 하나의 반도체 칩에 형성될 수 있다. 실시예에 있어서, 안테나(10)는 집적 회로(20)와 동일한 반도체 칩에 형성될 수 있다.
전력 발생기(210)는 리더기로부터 무선 전력을 수신할 수 있다. 전력 발생기(210)는 리더기와의 유도 결합 또는 전자기 캡쳐 등의 방법에 따라 교류 전류를 생성할 수 있으며, 교류 전류를 직류 전압으로 변경할 수 있다. 또는 전력 발생기(210)는 리더기로부터 수신되는 RF 신호에 의하여 생성되는 교류 전류를 정류하여 직류 전압을 생성할 수 있다. 이를 위해 전력 발생기(210)는 정류기(rectifier) 또는 레귤레이터를 구비할 수 있다. 전력 발생기(210)는 생성된 직류 전압을 전원 전압(VDD)으로서, 집적 회로(20)의 다른 구성들, 예컨대, 복조기(220), 변조기(230), 컨트롤러(240), 메모리(250) 및 센서(260)에 제공할 수 있다.
복조기(220)는 안테나(10)로부터 수신되는 신호를 판독 가능한 디지털 데이터로 변환하고, 상기 데이터를 컨트롤러(240)에 제공할 수 있다.
변조기(230)는 리더기로 전송하고자 하는 데이터를 안테나(10)를 통하여 송신할 수 있도록 지정된 고주파 신호로 변환할 수 있다.
컨트롤러(240)는 집적 회로(20)의 전반적인 동작을 제어할 수 있다. 컨트롤러(210)는 수신되는 데이터를 메모리(250)에 저장하고, 또는 메모리(250)로부터 데이터를 독출할 수 있다. 컨트롤러(210)는 또한 센서(260)로부터 제공되는 데이터를 메모리(250)에 저장할 수 있다. 컨트롤러(210)는 마이크로 컨트롤러, CPU(central processing unit) 등으로 구현될 수 있다.
메모리(250)는 ID 데이터, 리더기로부터 수신되는 데이터 또는 센서(260)로부터 제공되는 데이터를 저장할 수 있다. 메모리(250)는 임베디드 플래시 메모리일 수 있으며, 도 1 내지 도 14를 참조하여 설명한 본 개시의 다양한 실시예에 따른 메모리 장치(100, 100b)가 메모리(250)에 적용될 수 있다. 따라서, 메모리(250)는 전원 전압(VDD)을 기초로 고전압을 생성하고, 생성된 고전압을 기초로 프로그램을 수행할 수 있다. 메모리(250)는 고전압 생성 시, 다량의 피크 전류가 발생하는 것을 방지할 수 있다.
본 개시의 실시예에 따른 RFID 카드(200)는 외부로부터의 신호를 기초로 전류를 생성하는 바, 다량의 전류를 생성하기 어려울 수 있다. 따라서, 메모리(250)에 제공되는 전류량은 소량으로 제한될 수 있다. 그러나, 전술한 바와 같이, 메모리(250)는 다량의 피크 전류가 발생하는 것을 방지함으로써, 적은 양의 전류로 정상적으로 고전압을 생성할 수 있다. 따라서, 메모리(250)는 안정적으로 프로그램 동작을 수행할 수 있으며, 메모리(250)에 저장된 데이터의 신뢰성이 향상될 수 있다.
센서(260)는 외부 환경을 감지하고, 감지 결과에 따른 센싱 신호를 생성할 수 있다. 예컨대 센서(260)는 터치 센서, 온도 센서, 조도 센서 또는 바이오 센서 등으로 구현될 수 있으며, 이외에도 센서(260)는 다양한 종류의 센서로 구현될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100b: 메모리 장치 130: 전압 생성 회로
131: 고전압 생성기 132: 펌핑 클럭 생성기
120, 120a: 제어 로직 140: 프로그램 전류 제어기

Claims (10)

  1. 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 중 프로그램이 수행되도록 선택된 메모리 셀들이 고전압을 기초로 프로그램되는 메모리 셀 어레이;
    펌핑 클럭을 기초로 입력 전압을 승압하여 상기 고전압을 생성하는 고전압 생성기;
    상기 펌핑 클럭을 생성하는 펌핑 클럭 생성기;
    상기 선택된 메모리 셀들 각각을 통해 흐르는 프로그램 전류를 조절하는 프로그램 전류 제어기; 및
    상기 선택된 메모리 셀에 대한 프로그램 구간 중에, 상기 펌핑 클럭의 주파수가 시간에 따라 변하도록 제어하고, 변화되는 상기 펌핑 클럭의 주파수에 기초하여 상기 프로그램 전류의 양이 변하도록 제어하는 제어 로직을 포함하고,
    상기 프로그램 구간은 상기 펌핑 클럭의 주파수에 따른 적어도 두 개의 부분 구간을 포함하고,
    상기 제어 로직은, 상기 적어도 두 개의 부분 구간 중 제1 구간의 상기 펌핑 클럭의 주파수가 상기 제1 구간 이후의 제2 구간의 상기 펌핑 클럭의 주파수보다 낮도록 제어하는 주파수 제어 신호를 상기 펌핑 클럭 생성기에 제공하고, 상기 제1 구간의 상기 프로그램 전류의 양이 상기 제2 구간의 상기 프로그램 전류의 양보다 적도록 제어하는 전류 제어 신호를 상기 프로그램 전류 제어기에 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은,
    상기 펌핑 클럭의 주파수가 시간에 따라 단계적으로 증가하도록 상기 펌핑 클럭 생성기를 제어하고, 상기 프로그램 전류의 양이 시간에 따라 단계적으로 증가하도록 상기 프로그램 전류 제어기를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 삭제
  4. 제1 항에 있어서, 상기 제어 로직은,
    미리 설정된 논리 시간을 기초로 상태 신호를 생성하는 상태 머신을 포함하고, 상기 상태 신호가 나타내는 복수의 상태에 따라 상기 주파수 제어 신호의 값 및 상기 전류 제어 신호의 값을 변경하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 고전압 생성기는,
    제1 고전압을 생성하는 제1 차지 펌프; 및
    상기 제1 고전압보다 레벨이 높은 제2 고전압을 생성하는 제2 차지 펌프를 포함하고,
    상기 제어 로직은, 상기 프로그램 구간 중 상기 제1 고전압 및 상기 제2 고전압이 각각 제1 타겟 레벨 및 제2 타겟 레벨에 도달하기 전에는 상기 펌핑 클럭의 주파수가 타겟 주파수의 1/N 배(N은 1보다 큰 정수)가 되도록 제어하고, 상기 프로그램 전류의 양이 타겟 전류량의 1/M배(M은 1보다 큰 정수)가 되도록 제어하며, 상기 제1 고전압 및 상기 제2 고전압이 각각 제1 타겟 레벨 및 제2 타겟 레벨에 도달한 이후에 상기 펌핑 클럭의 주파수 및 상기 프로그램 전류의 양을 각각 상기 타겟 주파수 및 상기 타겟 전류량과 동일하게 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5 항에 있어서, 상기 제어 로직은,
    상기 제1 고전압 및 상기 제2 고전압이 각각 제1 타겟 레벨 및 제2 타겟 레벨에 도달하기 전에는 상기 펌핑 클럭의 주파수가 상기 타겟 주파수의 1/4배 이하가 되도록 제어하고, 상기 프로그램 전류의 양이 상기 타겟 전류량의 1/3배 이하가 되도록 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제5 항에 있어서,
    상기 제1 고전압은 상기 선택된 메모리 셀들에 연결된 소스 라인에 인가되고, 상기 제2 고전압은 상기 선택된 메모리 셀들에 연결된 제어 라인에 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 고전압의 전압 레벨을 감지하고, 감지 신호를 출력하는 전압 디텍터를 더 포함하고,
    상기 제어 로직은 상기 프로그램 구간 중 상기 감지 신호를 수신하고, 상기 감지 신호에 기초하여 상기 펌핑 클럭의 주파수 및 상기 프로그램 전류의 양을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서, 상기 선택된 메모리 셀들은 상기 프로그램 전류에 기초한 핫 캐리어 인젝션 방식으로 프로그램되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1 항에 있어서, 상기 비휘발성 메모리 장치가 탑재되는 전자 장치의 다른 구성들과 동일한 기판 상에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN112951303A (zh) * 2019-12-10 2021-06-11 北京兆易创新科技股份有限公司 一种存储设备及其控制装置和控制方法
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2434675B (en) * 2004-11-30 2010-01-06 Spansion Japan Ltd Semiconductor device and semiconductor control method
KR101066762B1 (ko) * 2008-09-04 2011-09-21 주식회사 하이닉스반도체 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
US8804429B2 (en) * 2011-12-08 2014-08-12 Silicon Storage Technology, Inc. Non-volatile memory device and a method of programming such device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
인용발명 1: 공개특허공보 제10-2010-0028192호(2010.03.12.) 1부.*
인용발명 2: 국제공개공보 WO2006/059373(2006.06.08.) 1부.*
인용발명 3: 미국 특허출원공개공보 US2015/0003166호(2015.01.01.) 1부.*

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