KR20070114507A - 멀티 플래인을 구비한 플래시 메모리 장치 - Google Patents

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KR20070114507A
KR20070114507A KR1020060048185A KR20060048185A KR20070114507A KR 20070114507 A KR20070114507 A KR 20070114507A KR 1020060048185 A KR1020060048185 A KR 1020060048185A KR 20060048185 A KR20060048185 A KR 20060048185A KR 20070114507 A KR20070114507 A KR 20070114507A
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Abstract

본 발명은 플래시 메모리 장치에 관한 것으로, 데이터가 저장되는 메모리 셀 들을 포함하는 제 1 플래인, 데이터가 저장되는 메모리 셀 들을 포함하는 제 2 플래인, 전원을 인가받아 활성화되어 제 1 플래인의 워드라인을 선택하는 제 1 워드라인 블록 스위치, 전원을 인가받아 지연시켜 상기 제 1 워드라인 블록 스위치에 전원이 인가되는 시간과 다른 시간에 전원을 발생하는 지연회로, 상기 지연회로에 의해서 지연된 시간 뒤에 동작하여 분산된 전원을 공급받는 제 2 워드라인 블록 스위치를 포함하고, 두 개의 플래인을 사용하는 플래시 메모리 장치에서 각각의 플래인에 지연회로를 추가하여 전원 발생을 분배시켜 전원감소현상을 줄임으로써 안정적인 전원을 공급할 수 있다.
플래시 메모리 장치, 워드라인 블록 스위치, 지연회로

Description

멀티 플래인을 구비한 플래시 메모리 장치{Flash memory device using multi plane}
도 1은 종래의 플래시 메모리 장치를 개략적으로 도시한 블럭도이다.
도 2(a)는 본 발명의 제 1 지연회로를 상세히 도시한 회로도이다.
도 2(b)는 본 발명의 제 2 지연회로를 상세히 도시한 회로도이다.
도 3은 도 2에 따른 전원 분배 결과를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 0 플래인 120 : 제 1 플래인
130 : 제 1 지연회로 140 : 제 2 지연회로
본 발명은 플래시 메모리 장치에 관한 것으로, 특히 멀티 플래인을 구비한 플래시 메모리 장치에 관한 것이다.
일반적으로, 플래시 메모리 장치는 노아(NOR)형과 낸드(NAND)형으로 구분되는데, 낸드형의 경우 페이지 단위의 리드(read) 및 프로그램(program) 방식을 사용한다. 낸드 플래시 메모리 장치는 1 블록(block)의 2KB 페이지 버퍼를 구동하는 노 말 동작방식을 사용해 왔다. 최근에는 칩(chip) 구조가 2 플래인 구조로 구성되면서 2개의 플래인(plane)에 포함되는 블록을 동시에 엑세스(access)하여 2개의 블록을 동시에 리드(read), 프로그램 및 삭제를 수행하게 되었다. 그러나, 2 플래인 동작을 수행하기 위해서는 종래의 로딩(loading)에 대해 2배의 로딩을 차지(charge)해야한다. 이는, 칩에 순간 전원의 소모량이 커져서 전원감소(power drop) 현상이 크게 일어나 전원 레벨에 민감한 회로들에서 오류가 발생할 수 있다.
도 1은 종래의 플래시 메모리 장치를 개략적으로 도시한 블럭도이다. 플래시 메모리 장치(10)는 워드라인 블록 스위치(11), 제 0 플래인(12) 및 페이지 버퍼(13)를 포함하고, 상기와 같은 구조의 제 1 플래인(15) 및 이와 연결되는 워드라인 블록 스위치(14)와 페이지 버퍼(16)를 포함한다.
낸드 플래시 메모리 장치는 1 스트링 낸드(string NAND) 구조로 되어있고, 이는 1 비트라인에 여러개의 셀(cell)들이 접속되어 있도록 구성된다. 이때, 1 스트링은 종래 16개의 플래시 셀보다 많은 32개의 플래시 셀을 포함하도록 구성된다. 또한, 셀의 집적도가 높아지면서 블록을 양쪽으로 쪼개어 두 개의 플래인을 사용하거나 4개로 쪼개어 플래인을 사용하도록 구성된다. 그리고, 최근에는 1 페이지에 리드 및 프로그램을 하는 단위를 쉽게 확장할 수 있게 하기 위해서 2 플래인을 동시에 엑세스하여 총 4KB 셀을 엑세스 할 수 있는 2 플래인 동작이 사용되고 있다.
상기와 같이, 2개의 플래인을 사용하게 되면 노말 1 블록 1 페이지를 엑세스하는 경우보다 로딩이 두 배가량 커지게 된다. 그러면, 플래시 메모리 장치는 시간 및 전원 소비 측면에서 효율성이 떨어지고 종래의 전원감소 현상이 더욱 크게 나타 나서 칩 동작에 있어서 오류가 발생할 확률이 커지게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 두 개의 플래인을 사용하는 플래시 메모리 장치에 지연회로를 추가하여 전원 발생을 분배시켜 전원감소현상을 줄임으로써 안정적인 전원을 공급받도록 하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 데이터가 저장되는 메모리 셀 들을 포함하는 제 1 플래인, 데이터가 저장되는 메모리 셀 들을 포함하는 제 2 플래인, 전원을 인가받아 활성화되어 제 1 플래인의 워드라인을 선택하는 제 1 워드라인 블록 스위치, 전원을 인가받아 지연시켜 상기 제 1 워드라인 블록 스위치에 전원이 인가되는 시간과 다른 시간에 전원을 발생하는 지연회로, 상기 지연회로에 의해서 지연된 시간 뒤에 동작하여 분산된 전원을 공급받는 제 2 워드라인 블록 스위치를 포함하는 플래시 메모리를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 지연회로가 제 0 플래인 및 제 1 플래인에 접속되는 회로도가 도시된 회로도이다. 도 2(a)는 본 발명의 제 1 지연회로를 상세히 도시한 회 로도이다. 먼저 제 0 플래인(110)은 프리차지바 신호(PGMPREb)의 전위를 인가받아 활성화된다. 프리차지바 신호(PGMPREb)는 블록의 프리차지를 제어하는 신호이다. 제 1 플래인(120)은 제 1 지연회로(130)로부터 발생되는 지연된 프리차지 신호(DEPREb)에 응답하여 활성화된다. 제 1 지연회로(130)는 복수의 인버터들(IV1~IVn), 노아 게이트(111) 및 인버터(112)를 포함한다. 직렬연결된 복수의 인버터들(IV1~IVn)은 프리차지바 신호(PGMPREb)에 응답하여 제 1 신호(L1)를 발생한다. 노아 게이트(111)는 제 1 신호(L1)와 프리차지바 신호(PGMPREb)에 응답하여 제 2 신호(L2)를 발생한다. 인버터(112)는 제 2 신호(L2)를 반전하여 지연된 프리차지 신호(DEPREb)를 발생한다. 복수의 인버터들(IV1~IVn)의 개수는 조절 가능하고 지연시간을 조절할 수 있다. 도 2(b)는 본 발명의 제 2 지연회로를 상세히 도시한 회로도이다. 먼저 제 0 플래인(110)은 프로그램 또는 리드 신호(PGM 또는 READ)의 전위를 인가받아 활성화된다. 프로그램 또는 리드 신호(PGM 또는 READ)는 프로그램 또는 리드시에 글로벌 워드 라인(global word line)의 바이어스(bias)를 인가한다. 제 1 플래인(120)은 제 2 지연회로(140)로부터 발생되는 지연된 전원 신호(DEPGRE)에 응답하여 활성화된다. 제 2 지연회로(140)는 복수의 인버터들(IN1~INn), 낸드 게이트(121) 및 인버터(122)를 포함한다. 직렬연결된 복수의 인버터들(IN1~INn)은 프로그램 또는 리드 신호(PGM 또는 READ)에 응답하여 제 1 신호(M1)를 발생한다. 낸드 게이트(121)는 제 1 신호(M1)와 프로그램 또는 리드 신호(PGM 또는 READ)에 응답하여 제 2 신호(M2)를 발생한다. 인버터(122)는 제 2 신호(M2)를 반전하여 지연된 전원 신호(DEPGRE)를 발생한다. 복수의 인버터들(IN1~INn)의 개수는 조절 가 능하고 지연시간을 조절할 수 있다.
도 3은 도 2에 따른 전원 분배 결과를 도시한 그래프이다. 도 3은 상기 전원분배에 의한 예로써, 두 개 플래인(12, 15)의 글로벌 워드라인의 전원 공급에 따른 그래프이다. 도 2에서의 예를 따르면 제 0 플래인(110)에 전위가 먼저 인가되므로, 제 0 플래인(110)의 글로벌 워드라인들(P0_GWL)에 전압이 먼저 인가되고 제 1 플래인(120)의 글로벌 워드라인들(P1_GWL)은 지연 시간 뒤에 전압이 인가된다. 그리고 전원 소모가 필요한 전달동작(VPASS)과 프로그램 동작(VPGM)이 각각 다른 시간에 분산되어 동작하게 된다. 따라서, 패스펌프(PASS_PUMP)와 프로그램 펌프(PGM_PUMP)는 전원공급시 무리하게 영향을 받지 않게 된다. 따라서, 2 플래인 구조에서 문제가 되어왔던 전원감소현상(A, B, C, D)이 분산되게 되므로 효율적인 제어가 가능하게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치는, 두 개의 플래인을 사용하는 플래시 메모리 장치에서 각각의 플래인에 지연회로를 추가하여 전원 발생을 분배시켜 전원감소현상을 줄임으로써 안정적인 전원을 공급할 수 있 다.

Claims (6)

  1. 데이터가 저장되는 메모리 셀 들을 포함하는 제 1 플래인;
    데이터가 저장되는 메모리 셀 들을 포함하는 제 2 플래인;
    전원을 인가받아 활성화되어 제 1 플래인의 워드라인을 선택하는 제 1 워드라인 블록 스위치;
    전원을 인가받아 지연시켜 상기 제 1 워드라인 블록 스위치에 전원이 인가되는 시간과 다른 시간에 전원을 발생하는 지연회로; 및
    상기 지연회로에 의해서 지연된 시간 뒤에 동작하여 분산된 전원을 공급받는 제 2 워드라인 블록 스위치를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서, 상기 지연부는,
    프리차지 신호에 응답하여 지연된 프리차지 신호를 발생하는 제 1 지연회로; 및
    프로그램 또는 리드 신호에 응답하여 지연된 전원 신호를 발생하는 제 2 지연회로를 포함하는 플래시 메모리 장치.
  3. 제 2 항에 있어서, 상기 제 1 지연회로는,
    직렬연결되어 프리차지 신호에 응답하여 제 1 신호를 발생하는 복수의 인버터들;
    상기 프리차지 신호와 상기 제 1 신호에 응답하여제 2 신호를 발생하는 노아 게이트; 및
    상기 제 2 신호를 반전하여 지연된 프리차지 신호(DEPREb)를 발생하는 인버터를 포함하는 플래시 메모리 장치.
  4. 제 2 항에 있어서, 상기 제 2 지연회로는,
    직렬연결되어 프리차지 신호에 응답하여 제 1 신호를 발생하는 복수의 인버터들;
    상기 프로그램 또는 리드 신호와 상기 제 1 신호에 응답하여 제 2 신호를 발생하는 낸드 게이트; 및
    상기 제 2 신호를 반전하여 지연된 전원 신호를 발생하는 인버터를 포함하는 플래시 메모리 장치.
  5. 제 3 항 및 제 4 항에 있어서,
    상기 복수의 인버터들은 지연시간에 따라 사용개수를 조절할 수 있는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 플래인은, 전원전압을 그대로 인가받아 상기 워드라인 블럭스위치를 활성화 시키고,
    상기 제 2 플래인은, 상기 지연회로에 의해 지연된 전원을 공급받아 워드라인 블럭 스위치를 지연시간 되에 활성화 시키는 플래시 메모리 장치.
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US11361803B2 (en) 2019-10-18 2022-06-14 SK Hynix Inc. Memory device and operating method of the memory device

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