JP2008269775A5 - - Google Patents
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- 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 前記複数のプレーンに同時に印加される前記プログラム電圧のレベルは、同一であることを特徴とする請求項1に記載のプログラム方法。
- 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラムパスされたプレーンのプログラムは、前記高電圧を駆動することを遮断することによって中断され、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 前記プログラムパスされたプレーンのプログラムは、前記高電圧の駆動を遮断することに加えて、前記高電圧の印加を遮断することによって遮断されることを特徴とする請求項4に記載のプログラム方法。
- 前記プログラムパスされたプレーンのプログラムは、前記高電圧の駆動を遮断することに加えて、前記プログラム電圧の伝達を遮断することによって遮断されることを特徴とする請求項4に記載のプログラム方法。
- 前記複数のプレーンに同時に印加されるプログラム電圧のレベルは、同一であることを特徴とする請求項4に記載のプログラム方法。
- 前記複数のプレーンのプログラム前に前記複数のプレーンにプログラムデータをローディングする段階をさらに含むことを特徴とする請求項4に記載のプログラム方法。
- 前記高電圧の駆動、前記高電圧の印加及び前記プログラム電圧の伝達は、同時に行われることを特徴とする請求項4に記載のプログラム方法。
- 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラムパスされたプレーンのプログラムは、前記高電圧の印加を遮断することによって遮断され、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラムパスされたプレーンのプログラムは、前記プログラム伝達を遮断することによって遮断され、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
データを前記複数のプレーンにローディングする段階と、
前記データのローディング後に、前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンに前記ローディングされたデータをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。 - 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンとを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プルグラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加し、
前記高電圧の駆動、前記高電圧の印加及び前記プログラム電圧の伝達は同時に行われ、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われることを特徴とするプログラム方法。
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JP2014164789A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 半導体記憶装置 |
TWI576846B (zh) * | 2014-12-17 | 2017-04-01 | 慧榮科技股份有限公司 | 快閃記憶體的資料寫入方法與其控制裝置 |
US9595343B1 (en) | 2016-06-05 | 2017-03-14 | Apple Inc. | Early prediction of failure in programming a nonvolatile memory |
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Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
JPH1011989A (ja) * | 1996-06-25 | 1998-01-16 | Sony Corp | 半導体装置 |
US5890192A (en) * | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
JPH10302491A (ja) * | 1997-04-30 | 1998-11-13 | Sony Corp | 不揮発性半導体記憶装置 |
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KR20000066730A (ko) * | 1999-04-20 | 2000-11-15 | 김영환 | 메모리의 워드라인 구동회로 |
JP3859912B2 (ja) * | 1999-09-08 | 2006-12-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2001229682A (ja) | 2000-02-15 | 2001-08-24 | Nec Corp | 不揮発性半導体記憶装置 |
JP4057756B2 (ja) * | 2000-03-01 | 2008-03-05 | 松下電器産業株式会社 | 半導体集積回路 |
US6717851B2 (en) * | 2000-10-31 | 2004-04-06 | Sandisk Corporation | Method of reducing disturbs in non-volatile memory |
JP3940570B2 (ja) * | 2001-07-06 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
KR100543452B1 (ko) | 2003-04-18 | 2006-01-23 | 삼성전자주식회사 | 부분 프로그램에 따른 프로그램 디스터브를 방지할 수있는 플래시 메모리 장치 |
KR100463197B1 (ko) * | 2001-12-24 | 2004-12-23 | 삼성전자주식회사 | 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치 |
JP2005135466A (ja) * | 2003-10-29 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
KR100660544B1 (ko) | 2005-10-25 | 2006-12-22 | 삼성전자주식회사 | 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 |
KR100655430B1 (ko) * | 2005-11-17 | 2006-12-08 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법 |
US7280398B1 (en) * | 2006-08-31 | 2007-10-09 | Micron Technology, Inc. | System and memory for sequential multi-plane page memory operations |
US8351262B2 (en) * | 2007-04-23 | 2013-01-08 | Samsung Electronics Co., Ltd. | Flash memory device and program method thereof |
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