KR20140076128A

KR20140076128A - 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템

Info

Publication number: KR20140076128A
Application number: KR1020120144310A
Authority: KR
Inventors: 이인수; 배지혜
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-12
Filing date: 2012-12-12
Publication date: 2014-06-20
Also published as: US9489298B2; US20140164682A1; CN103871469A; CN103871469B

Abstract

비휘발성 메모리 장치 및 동작 방법과, 이를 위한 데이터 처리 시스템을 제시한다.
본 기술의 일 실시예에 의한 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하는 비휘발성 메모리 장치로서, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행할 수 있다.

Description

비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템{Non-Volatile Memory Apparatus and Operating Method Thereof, and Data Processing System Having the Same}

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템에 관한 것이다.

비휘발성 메모리 장치는 플래시 메모리 장치, 상변화 메모리 장치(PCRAM), 저항 메모리 장치(ReRAM), 자기 메모리 장치(MRAM) 등 다양한 종류가 있다. 특히 상변화 메모리 장치, 저항 메모리 장치나 자기 메모리 장치는 전류 구동 방식에 의해 데이터를 기록하고 센싱하는 전류 구동 방식의 비휘발성 메모리 장치이다.

비휘발성 메모리 셀에 대한 프로그램 동작시에는 정확한 데이터를 기록하기 위해 프로그램 및 검증(Program and Verify; PNV) 동작을 수행한다.

특히, 전류 구동 방식의 비휘발성 메모리 장치는 프로그램 경로 상에 존재하는 여러가지 원인, 그리고 각 셀의 고르지 못한 저항 산포로 인해 프로그램 후 각 셀의 저항 산포 또한 목적하는 범위를 벗어날 수 있다. 저항 산포가 목적하는 범위를 벗어나면 센싱 마진이 열악해져, 리드한 데이터에 대한 신뢰성을 보장할 수 없다. 따라서, 비휘발성 메모리 장치의 프로그램 동작은 검증 과정을 수반하며, 이를 통해 각 셀의 저항 산포를 원하는 범위 내로 조절한다.

도 1은 일반적인 프로그램 및 검증 펄스를 설명하기 위한 도면이다.

일반적으로, 프로그램 및 검증(PNV) 펄스(a)는 데이터 기록의 한 주기 동안 인에이블되고, PNV 구간 중의 일부에 프로그램 펄스(b)가 인에이블되어 셀에 데이터를 기록한다. 그리고, 프로그램 펄스(b)가 디스에이블된 후 검증 및 비교 펄스(c)가 인에이블되어 셀에 정확한 데이터가 기록되었는지 확인하여, 추가 프로그램 여부를 결정한다.

도 2는 일반적인 프로그램 및 검증 과정을 설명하기 위한 도면이다.

비휘발성 메모리 장치는 싱글 레벨 셀(Single Level Cell; SCL)로부터 멀티 레벨 셀(Multi-Level Cell; MLC)로 발전해 왔다. 비휘발성 메모리 장치가 SLC로 구현되든지, MLC로 구현되든지에 상관 없이, 각 데이터 레벨에 따른 PNV 과정은 상호 일정한 타이밍에 맞추어 수행된다.

도 2를 참조하면, (a)는 메모리 셀 어레이에 모든 데이터를 프로그램할 동안(시점 t101~t108) 인에이블되는 펄스, 예를 들어 라이트 인에이블(WE) 펄스일 수 있다. 한편, (b1), (b2) 및 (b3)는 상대적으로 프로그램 시간이 긴 데이터(예를 들어, 제 1 데이터)가 기록되는 경우의 PNV 펄스이고, (c1), (c2) 및 (c3)는 상대적으로 프로그램 시간이 짧은 데이터(예를 들어, 제 2 데이터)가 기록되는 경우의 PNV 펄스이다.

(b1) 및 (c1)을 참조하면, 시점 t101에 (a)의 펄스가 인에이블됨과 동시에 제 1 데이터 및 제 2 데이터를 기록하기 위한 PNV 펄스가 인에이블된다. 그런데, 제 2 데이터에 대한 PNV 시간은 상대적으로 짧으므로, 제 2 데이터에 대한 PNV 펄스는 시점 t102에 디스에이블되는 반면, 제 1 데이터에 대한 PNV 펄스는 시점 t103에 디스에이블된다.

따라서, 제 2 데이터에 대한 PNV 펄스가 디스에이블된 후 제 1 데이터에 대한 PNV 펄스가 디스에이블될 때까지의 시간(Δt1) 동안 제 2 데이터에 대한 프로그램 동작을 수행하는 관련 장치들은 대기 상태에 있게 된다.

(b2) 및 (c2)를 참조하면, 시점 t101에 제 1 데이터에 대한 PNV 펄스가 인에이블되어 PNV가 수행되고, 이 때 제 2 데이터에 대한 PNV 펄스는 디스에이블 상태를 갖는다. 시점 t103에 제 1 데이터에 대한 PNV 펄스가 디스에이블된 후, 제 2 데이터에 대한 PNV 펄스가 인에이블되어 시점 t104~t105까지 제 2 데이터에 대한 PNV가 수행되며, 이후, 시점 t106에 다시 제 1 데이터에 대한 PNV 펄스가 인에이블된다.

이 경우에는 제 1 데이터에 대한 PNV가 수행되는 동안(Δt2) 제 2 데이터에 대한 PNV를 수행하는 관련 장치들은 대기 상태에 있게 되고, 제 2 데이터에 대한 PNV가 수행되는 동안(Δt3) 제 1 데이터에 대한 PNV를 수행하는 관련 장치들이 대기 상태에 있게 된다.

(b3) 및 (c3)를 참조하면, 제 1 데이터에 대한 PNV가 모두 완료된 후(t101~t107), 제 2 데이터에 대한 PNV가 수행된다(t107~t108). 따라서, Δt4의 시간 동안 제 2 데이터에 대한 PNV 관련 장치들이 대기 상태에 있게 되고, Δt5의 시간 동안 제 1 데이터에 대한 PNV 관련 장치들이 대기 상태에 있게 된다.

이와 같이, 현재의 PNV 방식은 모든 데이터의 프로그램이 끝난 후 한꺼번에 검증을 수행하고 재프로그램하거나(b1, c1), 또는 각 레벨의 데이터마다 PNV를 번갈아 수행하거나(b2, c2), 또는 어느 한 레벨의 데이터에 대한 PNV가 완전히 끝난 후 다른 레벨의 데이터에 대한 PNV를 수행한다(b3, c3).

따라서 프로그램 시간이 짧은 데이터를 PNV할 때, 프로그램 시간이 긴 데이터의 프로그램이 종료될 때까지 대기한 후 다음 PNV가 이루어지므로 프로그램 동작에 긴 시간이 소요된다. 데이터 기록의 정확성을 위해서는 PNV 횟수를 증가시키는 것이 불가피한데, PNV 횟수가 증가할수록 이러한 대기 시간은 더욱 누적되어 전체 PNV 시간을 증가시키고, 이는 전체 시스템의 성능을 저하시키는 요인이 될 수 있다.

본 발명의 실시예는 프로그램 속도를 향상시킬 수 있는 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템을 제공한다.

본 기술의 일 실시예에 의한 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하는 비휘발성 메모리 장치로서, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행할 수 있다.

한편, 본 기술의 다른 실시예에 의한 비휘발성 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 선택할 메모리 셀에 연결된 워드라인 및 비트라인을 선택하는 디코더; 선택된 메모리 셀에 데이터를 기록하거나, 선택된 메모리 셀로부터 데이터를 독출하는 라이트드라이버/센스앰프 회로; 프로그램 모드시 프로그램할 데이터의 레벨별로 PNV(Program and Verify) 반복 여부를 결정하여 플래그 신호를 생성하는 판단부; 상기 플래그 신호에 응답하여 상기 데이터의 레벨 별로, 상기 디코더 및 상기 라이트드라이버/센스앰프 회로가 메모리 셀에 선택적으로 접근하도록 제어하는 컨트롤러;를 포함할 수 있다.

아울러, 본 기술의 일 실시예에 의한 비휘발성 메모리 장치의 동작 방법은 호스트로부터 어드레스, 데이터 및 프로그램 명령이 전송됨에 따라, 프로그램 모드로 진입하는 단계; 제 1 시간 동안 프로그램할 제 1 데이터에 대한 프로그램 및 검증을 수행하는 단계; 및 프로그램할 제 2 데이터에 대한 프로그램 및 검증을 상기 제 1 시간 동안 복수회 수행할 수 있다.

본 기술의 일 실시예에 의한 데이터 처리 시스템은 비휘발성 메모리 장치; 및 호스트의 요구에 응답하여 상기 비휘발성 메모리 장치를 액세스하는 메모리 컨트롤러;를 포함하고, 상기 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하며, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행할 수 있다.

다른 관점에서 본 기술의 실시예에 의한 데이터 처리 시스템은 동작 전반을 제어하는 프로세서; 상기 프로세서가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호가 저장되는 동작 메모리; 상기 프로세서에 의해 액세스되는 비휘발성 메모리 장치; 및 상기 프로세서와 사용자 간의 데이터 입출력을 수행하는 사용자 인터페이스;를 포함하고, 상기 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하며, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행할 수 있다.

본 기술에 의하면 프로그램할 데이터 레벨 별로 프로그램 및 검증 과정을 독립적을 제어하여 프로그램 속도를 향상시킬 수 있다.

도 1은 일반적인 프로그램 및 검증 펄스를 설명하기 위한 도면,
도 2는 일반적인 프로그램 및 검증 과정을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 의한 프로그램 및 검증 과정을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도,
도 5는 도 4에 도시한 판단부의 일 예시도,
도 6은 도 4에 도시한 PNV 제어부의 일 예시도,
도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도,
도 8은 본 발명의 일 실시예에 의한 플래그 발생에 따른 프로그램 및 검증 과정을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도,
도 10은 본 발명의 다른 실시예에 의한 데이터 처리 시스템의 구성도이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.

도 3은 본 발명의 일 실시예에 의한 프로그램 및 검증 과정을 설명하기 위한 도면이다.

도 3에 도시한 것과 같이, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치는 프로그램 모드시 제 1 데이터에 대한 PNV 시간 동안 제 2 데이터에 대한 PNV가 적어도 2회 이루어질 수 있도록 한다.

설명의 편의를 위하여, 제 1 데이터는 프로그램 속도가 느린 데이터, 제 2 데이터는 프로그램 속도가 빠른 데이터로 가정한다. 그러면 제 1 데이터에 대한 PNV 시간은 제 2 데이터에 대한 PNV 시간보다 길 수 밖에 없다.

따라서, 프로그램 모드로 진입하기 위한 라이트 인에이블 신호(a)가 인에이블됨에 따라(t1), 제 1 데이터에 대한 PNV가 개시되고, 제 1 데이터에 대한 1차 PNV(PNV_LD1)는 시점 t2에 종료될 수 있다. 이때, 제 2 데이터는 프로그램 속도가 빠른 데이터이므로, t1~t2 구간에 적어도 2회의 PNV가 수행될 수 있다. 도 3에서는 t1~t2 구간에 제 2 데이터에 대한 PNV가 3회(PNV_SD1, PNV_SD2, PNV_SD3) 수행되는 예를 도시하였다.

아울러, 제 2 데이터에 대한 프로그램 모드 진입은 제 1 데이터에 대한 프로그램 모드 진입 시점과 동기되거나, 동기되지 않을 수도 있다.

한편, 제 1 데이터에 대한 2차 PNV(PNV_LD2) 동안(t2~t3)에도 제 2 데이터에 대해 복수 회의 PNV가 이루어질 수 있다((PNV_SD4, PNV_SD5, PNV_SD6).

만약 제 1 데이터에 대한 2차 PNV(PNV_LD2) 후 프로그램이 패스(PASS)된 경우에는 제 1 데이터에 대한 PNV 과정은 종료된다. 그리고, 이때 제 2 데이터에 대한 PNV(PNV_SD6) 후 프로그램이 패일(FAIL) 된 경우에는 제 2 데이터에 대한 추가적인 PNV(PNV_SD, PNV_SD8)이 수행된 후, 전체 프로그램이 종료된다.

이와 같이, 본 발명에서는 상대적으로 프로그램 모드에서 긴 프로그램 시간을 필요로 하는 데이터(예를 들어, 논리 0레벨의 데이터, MLC의 경우 모든 비트가 0레벨인 데이터)의 PNV 구간 동안, 상대적으로 짧은 프로그램 시간을 필요로 하는 데이터(예를 들어, 논리 0레벨이 아닌 데이터, MLC의 경우 적어도 한 비트가 논리 1레벨인 데이터)의 PNV를 복수회 수행한다. 따라서, 짧은 프로그램 시간을 요하는 데이터에 대한 신뢰성을 확보할 수 있으며, 특히 긴 프로그램 시간이 요구되는 데이터에 대한 프로그램 신뢰도보다, 짧은 프로그램 시간이 요구되는 데이터에 대한 프로그램 신뢰도가 낮은 경우, 프로그램 신뢰성 및 속도 개선 효과를 더욱 증폭시킬 수 있다.

도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.

도 4에 도시한 것과 같이, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치(10)는 메모리 셀 어레이(110), 글로벌 워드라인 스위치(GYSW, 120), 로우 디코더(130), 컬럼 디코더(140), 라이트드라이버/센스앰프 회로(WD/SA, 150), 판단부(160) 및 컨트롤러(170)를 포함한다.

메모리 셀 어레이(110)에는 워드라인과 비트라인 간에 복수의 단위 메모리 셀, 예를 들어 비휘발성 메모리 셀이 접속될 수 있다. 아울러, 메모리 셀 어레이(110)는 적어도 하나의 블럭으로 이루어질 수 있고, 각 메모리 셀은 SLC 또는 MLC로 구현될 수 있다.

글로벌 워드라인 스위치(120)는 각 워드라인마다 접속되어, 도시하지 않은 블럭 디코더로부터 제공되는 블럭 선택신호에 의해 제어되어, 선택 메모리 셀 및 미선택 메모리 셀로 기 설정된 워드라인 전압이 제공되도록 하는 경로를 제공한다.

로우 디코더(130) 및 컬럼 디코더(140)는 컨트롤러(170)로부터 제공되는 어드레스 신호에 따라 워드라인 및 비트라인을 선택한다.

라이트드라이버/센스앰프 회로(150)는 프로그램 모드의 프로그램 동작시 컨트롤러(170)로부터 제공되는 데이터를 입력회로(미도시)를 통해 전송받아 메모리 셀 어레이(110)에 기록하고, 리드 모드 또는 프로그램 모드의 검증 동작시 메모리 셀 어레이(110)로부터 데이터를 독출한다.

한편, 판단부(160)는 프로그램 모드시 검증 명령에 응답하여 메모리 셀 어레이(110)에 기록된 데이터를 리드하고, 이를 기록하고자 하는 데이터와 비교하며, 비교 결과에 따른 플래그 신호를 생성하여 컨트롤러(170)로 제공한다. 여기에서, 플래그 신호는 프로그램할 각 데이터의 레벨 별로 추가적인 PNV가 필요한지의 여부에 대한 정보를 포함할 수 있다.

컨트롤러(170)는 리드 모드시 호스트로부터 어드레스를 입력받아 주변회로(120~150)를 제어하여 메모리 셀 어레이(110)에서 독출된 데이터를 호스트로 전달한다.

이에 더하여, 컨트롤러(170)는 프로그램 모드시 호스트로부터 어드레스 및 데이터를 입력받으며, 이에 따라 메모리 셀 어레이(110)의 주변 회로(120~160)를 제어하여 메모리 셀 어레이(110)에 데이터를 기록하기 위한 PNV 제어부(172)를 포함한다. 특히, PNV 제어부(172)는 프로그램 모드의 검증 동작시 판단부(160)로부터 수신한 플래그 신호에 응답하여 기록할 데이터 레벨별로 독립적인 프로그램을 수행한다.

보다 구체적으로, PNV 제어부(172)는 판단부(160)로부터 제공되는 플래그 신호에 따라 프로그램할 데이터의 레벨별로 PNV 반복이 필요한 경우에는 해당 데이터를 기록할 메모리 셀에 PNV가 이루어지도록 하고, PNV 반복이 불필요한 경우에는 더 이상의 PNV가 이루어지지 않도록 한다. 이를 위해, PNV 제어부(172)는 프로그램 모드시 컨트롤러(170)로 제공되는 어드레스 및 데이터를 참조하여, 플래그 신호가 지시하는 각 데이터 레벨별 PNV 반복 여부에 따라 해당 메모리 셀에 독립적인 PNV를 수행한다.

판단부(160) 및 PNV 제어부(172)에 대해 보다 구체적으로 설명하면 다음과 같다.

도 5는 도 4에 도시한 판단부의 일 예시도이다.

도 5에 도시한 것과 같이 판단부(160)는 비교부(162) 및 플래그 신호 생성부(164)를 포함할 수 있다.

프로그램 모드 진입시, 컨트롤러(170)로부터 제공되는 데이터를 WD/SA(150)에 의해 메모리 셀 어레이(110)의 지정된 메모리 셀에 기록한 후, 검증 명령이 인에이블되면, 비교부(162)는 메모리 셀 어레이(110)에 기록되어 있는 데이터(RD)를 WD/SA(150)를 통해 제공받는 한편, 컨트롤러(170)로부터 기록하고자 하는 데이터(WD)를 제공받아 비교한다.

그리고, 플래그 신호 생성부(164)는 비교부(162)의 비교 결과를 포함하는 플래그 신호(F)를 생성한다.

여기에서, 비교부(162)는 컨트롤러(170)의 제어에 따라, 기록하고자 하는 데이터(WD)의 레벨 별로 메모리 셀 어레이(110)로부터 데이터를 리드하여(RD) 비교할 수 있다. 예를 들어, 메모리 셀 어레이(110)의 제 1 셀 그룹에 제 1 레벨의 데이터를 기록하고, 제 2 셀 그룹에 제 2 레벨의 데이터를 기록하고자 하는 프로그램 동작을 가정한다. 프로그램 명령에 따라 제 1 셀 그룹 및 제 2 셀 그룹 각각에 제 1 데이터 및 제 2 데이터가 기록된 후, 비교부는 컨트롤러로부터 제 1 데이터를 수신하고, 메모리 셀 어레이(110)의 제 1 셀 그룹으로부터 데이터를 리드하여 비교하는 한편, 컨트롤러로부터 제 2 데이터를 수신하고 제 2 셀 그룹으로부터 데이터를 리드하여 비교할 수 있다.

한편, 플래그 신호 생성부(164)는 비교부(162)의 비교 결과에 따라 추가적인 PNV의 필요 여부 및 프로그램 방향을 포함하는 플래그 신호(F)를 생성한다.

즉, 비교부(162)의 비교 결과 리드한 데이터(RD)와 기록할 데이터(WD)가 동일한 경우에는 PNV 반복이 불필요함을 나타내는 플래그 신호(F)를 생성한다. 한편, 비교부(162)의 비교 결과 PNV 반복이 필요한 경우에는 PNV 반복이 필요하며 인가할 전류 또는 전압의 증가/감소 여부를 판단할 수 있는 플래그 신호(F)를 생성한다. 일반적인 PNV는 전류/전압을 점차 증가시키면서, 또는 점차 감소시키면서 수행되므로, 리드 데이터(RD)의 레벨에 따라 이를 결정해 주는 것이다.

본 발명의 일 실시예에서, 플래그 신호 생성부(164)는 각 기록할 데이터(WD)의 레벨별로 플래그 신호(F)를 생성할 수 있다. 즉, 제 1 데이터에 대한 플래그 신호 및 제 2 데이터에 대한 플래그 신호를 각각 생성할 수 있다. 이때, 플래그 신호(F)는 복수개(제 1 플래그 신호 및 제 2 플래그 신호)로 생성되며, 각 플래그 신호(F)는 적어도 한 비트의 신호일 수 있다. 다른 실시예에서, 플래그 신호 생성부(164)는 모든 데이터에 대한 플래그 신호를 하나의 신호로 생성하는 것도 가능하다. 이 경우 플래그 신호(F)는 복수 비트의 단일 신호일 수 있다.

도 6은 도 4에 도시한 PNV 제어부의 일 예시도이다.

도 6에 도시한 것과 같이, PNV 제어부(172)는 스위치 제어부(1721) 및 WD/SA 제어부(1723)를 포함할 수 있다.

프로그램 모드에 진입한 후의 첫번째 프로그램 동작시에는 컨트롤러(170)로 제공되는 어드레스 및 데이터에 따라 해당 메모리 셀에 프로그램 동작이 수행되도록 스위치 제어부(1721) 및 WD/SA 제어부(1723)가 제어된다.

이후, PNV 반복 여부에 대한 플래그 신호(F)가 PNV 제어부(172)로 제공되면, 스위치 제어부(1721)는 플래그 신호(F)에 응답하여 PNV가 수행되어야 메모리 셀이 접속된 워드라인이 구동되도록 한다. 아울러, WD/SA 제어부(1723)는 플래그 신호(F)에 응답하여 PNV가 수행되어야 할 메모리 셀이 접속된 WD/SA를 구동한다.

도 5에서 설명한 바와 같이, 플래그 신호(F)는 각 기록할 데이터(WD) 레벨 별로 PNV 반복 여부에 대한 정보를 내포하고 있다. 따라서, 플래그 신호(F)에 응답하여 각 레벨의 데이터가 기록되어야 할 메모리 셀들에 독립적으로 접근하여 PNV를 반복 수행할 수 있다.

다시 말해, 제 1 레벨의 데이터에 대한 PNV 반복이 필요한 경우 이를 기록하고자 하는 제 1 셀 그룹에 액세스할 수 있도록 스위치 제어부(1721)가 GYSW(120)를 제어하는 한편, WA/SA 제어부(1723)가 WD/SA(150)를 제어한다. 이와 별개로, 제 2 레벨의 데이터에 대한 PNV 반복이 필요한 경우 이를 기록하고자 하는 제 2 셀 그룹에 액세스하여 PNV를 수행할 수 있도록 스위치 제어부(1721)가 GYSW(120)를 제어하는 한편, WA/SA 제어부(1723)가 WD/SA(150)를 제어한다.

나아가, 각 데이터 레벨 별로 PNV를 반복한 후에는 다른 레벨의 데이터에 대한 PNV 동작과 무관하게 판단부(160)가 동작되어 각 데이터 레벨 별로 PNV 반복 여부를 결정하게 된다.

도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 8은 본 발명의 일 실시예에 의한 플래그 발생에 따른 프로그램 및 검증 과정을 설명하기 위한 도면이다.

도 7을 참조하면, 프로그램 모드(WRITE)에 진입함에 따라, 제 1 데이터(WD1) 및 제 2 데이터(WD2)에 대한 PNV가 독립적으로 수행된다.

먼저, 제 1 데이터(WD1)를 프로그램하는 경우를 설명한다. 컨트롤러(170)로 어드레스 및 데이터가 전송됨에 따라, PNV 제어부(172)의 제어에 따라 제 1 데이터(WD1)를 기록할 어드레스의 메모리 셀에 접근하여 프로그램을 수행한다(S101). 프로그램을 수행한 후에는 검증을 위한 리드 동작이 수행된다(S103). 이때, PNV 제어부(172)는 제 1 데이터가 기록될 메모리 셀에만 접근하여 데이터를 리드하도록 GYSW(120) 및 WD/SA 회로(150)를 제어한다.

이에 따라 데이터가 리드되면, 판단부(160)는 기록할 제 1 데이터(WD1)와 PNV 제어부(172)에 의해 제어된 WD/SA 회로(150)를 통해 리드한 데이터(RD1)의 비교 결과에 따라 플래그를 생성한다(S105). 비교 결과 두 데이터가 일치하지 않으면(WD1≠RD1) 페일(fail) 플래그를 생성한다(S107). 이에 따라, PNV 제어부(172)는 제 1 데이터를 기록할 메모리 셀들에 대한 PNV가 반복되도록 한다.

한편, 비교 결과 두 데이터가 일치하는 경우에는(WD1=RD1) 성공(success) 플래그를 생성한다(S109). 그리고, 각 프로그램 단위(예를 들어, 페이지 또는 블럭 등) 별로 제 1 데이터에 대한 프로그램이 성공하였는지 확인하여(S111), 모두 성공한 경우에는 대기 상태로 천이하고(S113), 그렇지 않을 경우에는 페일이 발생한 블럭에 대한 PNV가 반복되도록 한다.

제 1 데이터와 독립적으로 프로그램이 수행되는 제 2 데이터에 대해서도 유사한 과정이 수행된다.

즉, 컨트롤러(170)로 어드레스 및 데이터가 전송됨에 따라, PNV 제어부(172)의 제어에 따라 제 2 데이터(WD2)를 기록할 어드레스의 메모리 셀에 접근하여 프로그램을 수행한다(S201). 프로그램을 수행한 후에는 검증을 위한 리드 동작이 수행된다(S203). 이때, PNV 제어부(172)는 제 2 데이터가 기록될 메모리 셀에만 접근하여 데이터를 리드하도록 GYSW(120) 및 WD/SA 회로(150)를 제어한다.

이에 따라 데이터가 리드되면, 판단부(160)는 기록할 제 2 데이터(WD2)와 PNV 제어부(172)에 의해 제어된 WD/SA 회로(150)를 통해 리드한 데이터(RD2)의 비교 결과에 따라 플래그를 생성한다(S205). 비교 결과 두 데이터가 일치하지 않으면(WD2≠RD2) 페일(fail) 플래그를 생성한다(S207). 이에 따라, PNV 제어부(172)는 제 2 데이터를 기록할 메모리 셀들에 대한 PNV가 반복되도록 한다.

한편, 비교 결과 두 데이터가 일치하는 경우에는(WD2=RD2) 성공(success) 플래그를 생성한다(S209). 그리고, 각 프로그램 단위(예를 들어, 페이지 또는 블럭 등) 별로 제 2 데이터에 대한 프로그램이 성공하였는지 확인하여(S211), 모두 성공한 경우에는 대기 상태로 천이하고(S213), 그렇지 않을 경우에는 페일이 발생한 블럭에 대한 PNV가 반복되도록 한다.

아울러, 제 1 및 제 2 데이터에 대한 모든 프로그램이 성공하였는지 확인하여(S30), 모두 성공한 경우에는 프로그램 모드를 종료하고, 그렇지 않을 경우에는 대기 상태로 천이한다(S113, S213).

이와 같은 프로그램 동작을 도 8을 예로 들어 설명하면 다음과 같다.

예를 들어, 제 1 데이터가 프로그램에 상대적으로 긴 시간이 요구되는 데이터이고, 제 2 데이터가 프로그램에 상대적으로 짧은 시간이 요구되는 데이터인 경우를 가정한다.

라이트 인에이블 신호(a)가 인에이블되어 프로그램 모드로 진입함에 따라, PNV 제어부(172)의 제어에 의해 제 1 데이터에 대한 프로그램 동작이 수행되고, 판단부(160)에 의한 도 7의 단계 S105의 비교 결과에 따라 단계 S109에서 성공 플래그가 생성될 수 있다. 그러면, 해당 프로그램 단위에 대한 더 이상의 PNV 반복은 불필요하게 되므로, 제 1 데이터는 제 1 PNV 펄스(<1>)에 의한 시간 동안 기록되고, 제 2 PNV 펄스(<2>)는 생성되지 않는다.

한편, 제 1 데이터의 프로그램과 독립적으로 제 2 데이터에 대한 프로그램이 수행되며, 특히 제 1 데이터에 대한 제 1 PNV 펄스 발생 시간(t11~t12) 동안, 제 2 데이터에 대한 제 1 내지 제 3 PNV 펄스(①②③)을 발생시켜, 라이트 데이터와 리드 데이터가 일치할 때까지 제 2 데이터에 대한 PNV 반복횟수를 증가시킬 수 있다. 제 2 데이터에 대한 제 3 PNV 펄스(③)에 따른 PNV 후에도 라이트 데이터와 리드 데이터가 일치하지 않으면, 두 데이터가 일치할 때까지 PNV 펄스(④⑤⑥)를 반복 생성하여 PNV를 반복할 수 있다. 그리고 제 6 PNV 펄스(⑥) 발생 후 제 2 데이터에 대한 프로그램 검증이 성공하면, 이후의 PNV 펄스(⑦⑧)는 발생하지 않게 된다.

제 1 데이터에 대한 PNV와 제 2 데이터에 대한 PNV가 종래에서와 같이 수행되는 경우에는 제 1 데이터에 대한 PNV 동안 제 2 데이터에 대한 PNV가 최대 1회 밖에 수행될 수 없으므로, 도 8에 도시한 예의 경우 제 1 데이터에 대한 PNV 펄스 발생 시간의 최소 6배에 해당하는 시간 동안 PNV가 수행된다.

하지만, 본 발명에서는 제 1 데이터에 대한 PNV 수행 동안 제 2 데이터에 대한 PNV를 복수회 반복할 수 있으므로 PNV에 소요되는 시간을 대폭 단축시킬 수 있다.

PNV 반복 횟수가 증가됨에 따라 프로그램의 정확도를 높일 수 있으며, 특히 로우 레벨이 아닌 레벨의 데이터에 대한 프로그램 신뢰성을 향상시킬 수 있다.

한편, 도 8에는 제 1 데이터에 대한 제 1 PNV 펄스(<1>)의 종료 시점과, 제 2 데이터에 대한 제 6 PNV 펄스(⑥) 종료 시점이 일치하는 경우를 도시하였으나, 이는 단지 실시예일뿐이다. 즉, 제 1 데이터와 제 2 데이터는 각각 독립적으로 PNV가 수행되므로 두 데이터에 대한 PNV 펄스 종료 시점은 일치하지 않을 수 있음은 물론이다.

도 9는 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도이다.

도 9에 도시한 데이터 처리 시스템(20)은 호스트 및 비휘발성 메모리 장치(10) 사이에 연결되는 메모리 컨트롤러(210)를 포함할 수 있다.

메모리 컨트롤러(210)는 호스트의 요구에 응답하여 비휘발성 메모리 장치(10)를 액세스 하도록 구성되며, 이를 위해 프로세서(211), 동작 메모리(212), 호스트 인터페이스(213) 및 메모리 인터페이스(214)를 구비할 수 있다.

프로세서(211)는 메모리 컨트롤러(210)의 전반적인 동작을 제어하고, 동작 메모리(212)는 메모리 컨트롤러(210)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.

호스트 인터페이스(213)는 호스트와 메모리 컨트롤러(210) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(214)는 메모리 컨트롤러(210)와 비휘발성 메모리 장치(10)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.

비휘발성 메모리 장치(10)는 예를 들어 도 4에 도시한 장치를 채용할 수 있다. 따라서, 프로그램 모드에서 각 데이터 레벨별로 독립적인 PNV가 가능하여 프로그램 속도 및 신뢰성을 향상시킬 수 있다.

본 발명의 일 실시예에서, 도 9에 도시한 데이터 처리 시스템은 메모리 카드일 수 있으나 이에 한정되는 것은 아니다.

도 10은 본 발명의 다른 실시예에 의한 데이터 처리 시스템의 구성도이다.

도 10에 도시한 데이터 처리 시스템(30)은 비휘발성 메모리 장치(10), 프로세서(301), 동작 메모리(303), 입출력 장치(305)를 포함하고, 필요에 따라 통신모듈(307)을 더 포함할 수도 있다.

프로세서(301)는 중앙처리장치일 수 있으며, 동작 메모리(303)는 데이터 처리 시스템(30)이 동작하는 데 필요한 응용 프로그램, 데이터, 제어 신호 등이 저장된다. 입출력 장치(305)는 사용자가 데이터 처리 시스템(30)에 접근할 수 있는 환경을 제공하고, 데이터 처리 시스템(30)의 데이터 처리 과정, 결과 등을 사용자에게 제공한다.

한편, 도 9 및 도 10에 도시한 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10 : 비휘발성 메모리 장치
20, 30 : 데이터 처리 시스템

Claims

프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하는 비휘발성 메모리 장치로서,
제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행하는 비휘발성 메모리 장치.
제 1 항에 있어서,
프로그램 모드시 프로그램할 데이터의 레벨 별로 PNV(Program and Verify) 반복 여부에 따른 플래그 신호를 생성하는 판단부; 및
상기 플래그 신호에 응답하여 상기 데이터의 레벨 별로 상기 메모리 셀에 선택적으로 접근하도록 제어하는 컨트롤러;
를 포함하는 비휘발성 메모리 장치.
제 2 항에 있어서,
상기 컨트롤러는 상기 제 1 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 1 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 비휘발성 메모리 장치.
제 2 항에 있어서,
상기 컨트롤러는 상기 제 2 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 2 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 비휘발성 메모리 장치.
복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
선택할 메모리 셀에 연결된 워드라인 및 비트라인을 선택하는 디코더;
선택된 메모리 셀에 데이터를 기록하거나, 선택된 메모리 셀로부터 데이터를 독출하는 라이트드라이버/센스앰프 회로;
프로그램 모드시 프로그램할 데이터의 레벨별로 PNV(Program and Verify) 반복 여부를 결정하여 플래그 신호를 생성하는 판단부;
상기 플래그 신호에 응답하여 상기 데이터의 레벨 별로, 상기 디코더 및 상기 라이트드라이버/센스앰프 회로가 메모리 셀에 선택적으로 접근하도록 제어하는 컨트롤러;
를 포함하는 비휘발성 메모리 장치.
제 5 항에 있어서,
상기 프로그램할 데이터는 제 1 데이터 및 제 2 데이터를 포함하고, 상기 컨트롤러는, 상기 플래그 신호에 응답하여 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행하는 비휘발성 메모리 장치.
제 5 항에 있어서,
상기 프로그램할 데이터는 제 1 데이터 및 제 2 데이터를 포함하고, 상기 판단부는 상기 제 1 데이터에 대한 제 1 플래그 신호 및 상기 제 2 데이터에 대한 제 2 플래그 신호를 각각 생성하는 비휘발성 메모리 장치.
제 7 항에 있어서,
상기 컨트롤러는 상기 제 1 플래그 신호에 응답하여, 상기 제 1 데이터를 기록할 메모리 셀을 선택하는 상기 디코더 및 상기 라이트드라이버/센스앰프 회로를 제어하는 비휘발성 메모리 장치.
제 7 항에 있어서,
상기 컨트롤러는 상기 제 2 플래그 신호에 응답하여, 상기 제 2 데이터를 기록할 메모리 셀을 선택하는 상기 디코더 및 상기 라이트드라이버/센스앰프 회로를 제어하는 비휘발성 메모리 장치.
비휘발성 메모리 장치; 및
호스트의 요구에 응답하여 상기 비휘발성 메모리 장치를 액세스하는 메모리 컨트롤러;를 포함하고,
상기 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하며, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행하는 것을 특징으로 하는 데이터 처리 시스템.
제 10 항에 있어서,
상기 비휘발성 메모리 장치는 프로그램 모드시 프로그램할 데이터의 레벨 별로 PNV(Program and Verify) 반복 여부에 따른 플래그 신호를 생성하는 판단부; 및
상기 플래그 신호에 응답하여 상기 데이터의 레벨 별로 상기 메모리 셀에 선택적으로 접근하도록 제어하는 컨트롤러;
를 포함하는 데이터 처리 시스템.
제 11 항에 있어서,
상기 컨트롤러는 상기 제 1 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 1 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 데이터 처리 시스템.
제 11 항에 있어서,
상기 컨트롤러는 상기 제 2 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 2 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 데이터 처리 시스템.
동작 전반을 제어하는 프로세서;
상기 프로세서가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호가 저장되는 동작 메모리;
상기 프로세서에 의해 액세스되는 비휘발성 메모리 장치; 및
상기 프로세서와 사용자 간의 데이터 입출력을 수행하는 사용자 인터페이스;를 포함하고,
상기 비휘발성 메모리 장치는 프로그램 및 검증 방식으로 메모리 셀에 데이터를 기록하며, 제 1 시간 동안 제 1 데이터에 대한 프로그램 및 검증을 수행하고, 상기 제 1 시간 동안 제 2 데이터에 대한 프로그램 및 검증을 복수회 수행하는 것을 특징으로 하는 데이터 처리 시스템.
제 14 항에 있어서,
상기 비휘발성 메모리 장치는 프로그램 모드시 프로그램할 데이터의 레벨 별로 PNV(Program and Verify) 반복 여부에 따른 플래그 신호를 생성하는 판단부; 및
상기 플래그 신호에 응답하여 상기 데이터의 레벨 별로 상기 메모리 셀에 선택적으로 접근하도록 제어하는 컨트롤러;
를 포함하는 데이터 처리 시스템.
제 15 항에 있어서,
상기 컨트롤러는 상기 제 1 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 1 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 데이터 처리 시스템.
제 15 항에 있어서,
상기 컨트롤러는 상기 제 2 데이터에 대한 PNV 반복을 수행하도록 하는 플래그 신호에 응답하여 상기 제 2 데이터를 기록할 메모리 셀에 선택적으로 접근하도록 제어하는 데이터 처리 시스템.
제 14 항에 있어서,
상기 프로세서에 의해 제어되는 통신 모듈을 더 포함하는 데이터 처리 시스템.
비휘발성 메모리 장치의 동작 방법으로서,
호스트로부터 어드레스, 데이터 및 프로그램 명령이 전송됨에 따라, 프로그램 모드로 진입하는 단계;
제 1 시간 동안 프로그램할 제 1 데이터에 대한 프로그램 및 검증을 수행하는 단계; 및
프로그램할 제 2 데이터에 대한 프로그램 및 검증을 상기 제 1 시간 동안 복수회 수행하는 비휘발성 메모리 장치의 동작 방법.
제 19 항에 있어서,
상기 제 1 데이터에 대한 프로그램 및 검증과, 상기 제 2 데이터에 대한 프로그램 및 검증은 병렬로 수행되는 비휘발성 메모리 장치의 동작 방법.
제 19 항에 있어서,
상기 제 1 데이터에 대한 검증 결과에 따라 제 1 플래그 신호를 생성하는 단계; 및
상기 제 1 플래그 신호에 따라 상기 제 1 데이터를 기록할 메모리 셀에 선택적으로 접근하여 프로그램 및 검증을 반복하는 단계;
를 포함하는 비휘발성 메모리 장치의 동작 방법.
제 21 항에 있어서,
상기 제 2 데이터에 대한 검증 결과에 따라 제 2 플래그 신호를 생성하는 단계; 및
상기 제 2 플래그 신호에 따라 상기 제 2 데이터를 기록할 메모리 셀에 선택적을 접근하여 프로그램 및 검증을 반복하는 단계;
를 포함하는 비휘발성 메모리 장치의 동작 방법.