JP2012522329A5 - - Google Patents

Claims (11)

1. 第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルに論理状態を書込むステップと、
   書込むステップの間に不揮発性第２のメモリセルに熱的前処理を同時に適用するステップとを備え、第２のメモリセルは第１のブロックアドレスに応答して選択される第２のブロックアドレスと関連付けられる、方法。
2. 制御回路と、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルと、第２のブロックアドレスと関連付けられる未処理第２の不揮発性メモリセルとを備える装置であって、制御回路は、第２のメモリセルに熱的前処理を同時に適用しながら第１のメモリセルに論理状態を書込むように構成され、第２のメモリセルは第１のブロックアドレスに応答して選択されて前記熱的前処理される、装置。
3. 第１および第２のメモリセルはメモリセルの行および列を備えるアレイに配置され、第１のメモリセルは第１の行および第１の列上に配設され、第２のメモリセルは異なる第２の行および異なる第２の列上に位置決めされる、請求項２に記載の装置。
4. 制御回路は、書込コマンドを受信して第１のブロックアドレスにある第１のメモリセルに論理状態を書込み、かつ第１のブロックアドレスを用いて第２のブロックアドレスを同定して第２のメモリセルに対するその後の書込コマンドの将来の受信を予測するようにさらに構成される、請求項２に記載の装置。
5. 第１のメモリセルは、第１のブロックアドレスを有し、かつ第１の複数の隣接するメモリセルを備える第１のアドレス指定可能メモリブロックの部分を形成し、制御回路は、第１の複数の隣接するメモリセルの各々への選択された論理状態の書込みを命令し、第２のメモリセルは、第２のブロックアドレスを有し、かつ第２の複数の隣接するメモリセルを備える第２のアドレス指定可能メモリブロックの部分を形成し、制御回路は、第２の複数の隣接するメモリセルの各々への熱的前処理電流の印加を命令する、請求項２に記載の装置。
6. 第１のメモリブロックはデータ記憶アレイの第１の行に沿って配置され、第２のメモリブロックはデータ記憶アレイの異なる第２の行に沿って配置される、請求項５に記載の装置。
7. 第１のブロックアドレスはブロックアドレスＮとして特徴付けられ、第２のブロックアドレスはブロックアドレスＮ＋１として特徴付けられる、請求項５に記載の装置。
8. 第１および第２のメモリセルはデータキャッシュ中のメモリセルとして特徴付けられ、第１のブロックアドレスはデータキャッシュの第１のキャッシュ線Ｎとして特徴付けられ、第２のブロックアドレスはデータキャッシュの第２のキャッシュ線Ｎ−１として特徴付けられる、請求項２に記載の装置。
9. 熱的前処理の結果、第２のメモリセルの温度が上昇し、制御回路は、第２のメモリセルが上昇した前記温度を保持する間、前記第２のメモリセルに熱的前処理を同時に適用した後に第２のメモリセルに第２の論理状態を書込むようにさらに構成される、請求項２に記載の装置。
10. 予め定められた時間間隔の終わりに制御回路に指示を与えるタイミング機構をさらに備え、制御回路は、前記指示に応答して、第２のメモリセルに対する前記熱的前処理のさらなる適用を打ち切る、請求項２に記載の装置。
11. タイミング機構は、ＲＣ電圧減衰を用いて予め定められた時間間隔の終わりを示す抵抗−容量結合型（ＲＣ）回路を備える、請求項１０に記載の装置。