JP2010520571A5 - - Google Patents

Claims (24)

1. 列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し、前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し、さらに、前記少なくとも１つのブロックが、開始アドレスによって動的に構成可能な第１ワード線の順次セットを有するメモリアレイと、
   第１ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を第1電圧まで駆動する行回路であって、行デコーダが、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動し、前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含み、前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む行回路と
   を備えるフラッシュメモリ装置。
2. 第１ワード線の前記順次セットに接続された前記フラッシュメモリセルは、マルチビットセル(MBC)である請求項1に記載のフラッシュメモリ装置。
3. 第１ワード線の前記順次セットは、第１ワード線の第１順次セットであり、
   前記少なくとも１つのブロックは、第３ワード線の第２順次セットを含み、
   第３ワード線の前記第２順次セットは、同時に消去可能なフラッシュメモリセルに接続され、
   第１ワード線の前記第１順次セットと第３ワード線の前記第２順次セットとは、相互に隣接していない請求項1に記載のフラッシュメモリ装置。
4. 前記少なくとも1つのブロックの前記NANDフラッシュメモリセルストリングは、共通ソース線に結合され、
   前記フラッシュメモリ装置は、消去検証動作中に前記共通ソース線の電圧を第3電圧と第4電圧の間に設定するソース線電圧制御回路をさらに含む請求項1に記載のフラッシュメモリ装置。
5. 前記第4電圧が前記第3電圧未満であり、
   前記共通ソース線の前記電圧が、第1ワード線の数が増加するにつれて低下する請求項4に記載のフラッシュメモリ装置。
6. 前記最後に選択されたワード線は、前記最終ワード線を含む請求項1に記載のフラッシュメモリ装置。
7. 前記最後に選択されたワード線と選択デバイスとの間の第3ワード線に接続される前記フラッシュメモリセルは、データを格納する請求項1に記載のフラッシュメモリ装置。
8. 前記第3ワード線に接続される前記フラッシュメモリセルは、反復的に消去可能であるとともにプログラム可能である請求項7に記載のフラッシュメモリ装置。
9. 前記最後に選択されたワード線と選択デバイスとの間の第3ワード線に接続される前記フラッシュメモリセルは、消去される請求項1に記載のフラッシュメモリ装置。
10. 前記第3ワード線に接続された前記フラッシュメモリセルが消去されている間、前記第1ワード線に接続された前記フラッシュメモリセルは、反復的に消去可能であるとともにプログラム可能である請求項9に記載のフラッシュメモリ装置。
11. 列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記少なくとも1つのブロックが、第1ページから最後のページへの所定の方向にプログラム可能なページを有するメモリアレイと、
    消去電圧まで基板にバイアスがかけられたときに、開始アドレスによって動的に構成可能なページの順次セットを同時に消去する行回路と
    を備えるフラッシュメモリ装置。
12. ページの前記順次セットは、サブブロックを形成する請求項11に記載のフラッシュメモリ装置。
13. 前記サブブロックは、前記第1ページから第1中間ページまでの前記ページを含む請求項12に記載のフラッシュメモリ装置。
14. 前記サブブロックは、下位サブブロックであり、前記第1中間ページに隣接した第2中間ページから前記最後のページまでのページが、すくなくとも１つの上位サブブロックを形成する請求項13に記載のフラッシュメモリ装置。
15. 前記サブブロックは、第1中間ページから前記最後のページまでのページを含む請求項12に記載のフラッシュメモリ装置。
16. 前記サブブロックは、上位サブブロックであり、前記第1中間ページから、前記第1中間ページに隣接した第2中間ページまでのページが、すくなくとも１つの下位サブブロックを形成する請求項15に記載のフラッシュメモリ装置。
17. 前記上位サブブロックが消去されている間、前記すくなくとも１つの下位サブブロックは、消去が禁止される請求項16に記載のフラッシュメモリ装置。
18. 前記サブブロックは、第1中間ページから第2中間ページまでのページを含む請求項12に記載のフラッシュメモリ装置。
19. 前記最後に選択されたワード線は、終了アドレスによってアドレス可能である請求項1に記載のフラッシュメモリ装置。
20. 前記終了アドレスは、前記最終ワード線として事前設定される請求項19に記載のフラッシュメモリ装置。
21. 前記終了アドレスは、前記開始アドレスによってアドレス指定された前記最初に選択されたワード線と前記最終ワード線との間の前記最後に選択されたワード線をアドレス指定する請求項19に記載のフラッシュメモリ装置。
22. ページの前記順次セットの最初に選択されたページは、前記開始アドレスによってアドレス可能である請求項11に記載のフラッシュメモリ装置。
23. ページの前記順次セットの最後に選択されたページは、前記終了アドレスによってアドレス可能である請求項22に記載のフラッシュメモリ装置。
24. 前記終了アドレスは、前記少なくとも１つのブロックの最後のページとして事前設定される請求項23に記載のフラッシュメモリ装置。