KR20130100507A - 비휘발성 메모리 장치의 소거 방법 - Google Patents

비휘발성 메모리 장치의 소거 방법 Download PDF

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KR20130100507A
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Abstract

비휘발성 메모리 장치의 소거 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법은, 제1 블록에 포함된 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록을 소거하기 위한 방법으로서, 기판의 소거 전압을 인가하는 단계; 상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 상기 제1 서브 블록의 워드라인에 상기 소거 전압보다 음의 방향으로 감소된 제3 전압을 인가하는 단계; 상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및 나머지 워드라인에 상기 소거 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고, 상기 제1 전압은, 상기 제3 전압과 상기 제2 전압 사이의 값을 갖는다.

Description

비휘발성 메모리 장치의 소거 방법{ERASING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, NAND형 플래시 메모리 등이 널리 이용되고 있다.
이러한 비휘발성 메모리 장치에서는 일반적으로 메모리 셀에 데이터를 저장하는 프로그램(program) 동작과 메모리 셀에 저장된 데이터를 읽는 리드(read) 동작은 페이지(page) 단위로 수행되는 반면, 메모리 셀에 저장된 데이터를 소거하는 소거(erase) 동작은 블록 단위로 수행되어 왔다.
한편, 비휘발성 메모리 장치가 데이터를 신뢰성 있게 저장하기 위해서는 제한된 수의 소거-프로그램 주기를 가져야 한다. 소거 및 프로그램이 반복될수록 메모리 셀의 열화가 진행되기 때문이다. 프로그램 전에는 항상 소거가 수행되므로 프로그램 주기와 소거 주기는 동일하다.
그런데, 전술한 바와 같이 프로그램은 페이지 단위로 수행되는 반면, 소거는 블록 단위로 수행되기 때문에, 어느 하나의 블록에서 한 페이지의 데이터만이 수정되어도 그 페이지를 포함하는 블록 전체가 소거된다. 이는 비휘발성 메모리 장치의 소거-프로그램 주기의 수를 증가시켜 비휘발성 메모리 장치의 수명을 단축시키는 문제가 있다.
이러한 문제를 해결하기 위해서 블록을 복수개의 서브 블록으로 구분하고 서브 블록별로 소거하는 방법이 대한민국 공개특허 10-2010-0015423호에서 제안되었다. 이 방법에서는 기판에 양의 고전압인 소거 전압을 인가하고 선택된 서브 블록의 워드라인에 0V를 인가하고 나머지 워드라인에 소거 전압과 실질적으로 동일한 전압을 인가함으로써, 선택된 서브 블록의 메모리 셀에 대해서만 소거를 수행한다.
본 발명이 해결하려는 과제는, 서브 블록별 소거 방법을 더욱 개선할 수 있는 비휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법은, 제1 블록에 포함된 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록을 소거하기 위한 방법으로서, 기판의 소거 전압을 인가하는 단계; 상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 상기 제1 서브 블록의 워드라인에 상기 소거 전압보다 음의 방향으로 감소된 제3 전압을 인가하는 단계; 상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및 나머지 워드라인에 상기 소거 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고, 상기 제1 전압은, 상기 제3 전압과 상기 제2 전압 사이의 값을 갖는다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법은, 제1 블록에 포함된 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록을 소거하기 위한 방법으로서, 상기 제1 서브 블록의 워드라인에 소거 전압을 인가하는 단계; 상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 기판에 상기 소거 전압보다 양의 방향으로 증가된 제3 전압을 인가하는 단계; 상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및 나머지 워드라인에 상기 제3 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고,상기 제1 전압은, 상기 소거 전압과 상기 제2 전압 사이의 값을 갖는다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법은, 소거-프로그램 주기가 일정 횟수 미만인 경우, 제1 블록에 포함된 복수의 페이지 전체에 대한 소거를 수행하는 단계; 및 상기 소거-프로그램 주기가 일정 횟수 이상인 경우, 상기 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록에 대한 소거를 수행하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치의 소거 방법에 의하면, 서브 블록별 소거 방법을 더욱 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 도면이다.
도 4는 소거 동작시 선택된 서브 블록의 워드라인에 인가되는 소거 전압에 따라 메모리 셀의 문턱 전압 변동을 나타낸 그래프이다.
도 5a 및 도 5b는 소거 동작시 선택된 서브 블록과 인접한 워드라인에 인가되는 전압에 따라 메모리 셀의 문턱 전압 변동을 나타낸 그래프이다.
도 6은 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 흐름도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다. 특히, 본 도면에서는 하나의 블록(10)만을 나타내었다.
도 1을 참조하면, 비휘발성 메모리 장치의 일 블록(10)은 복수의 스트링(ST)과, 각 스트링(ST)의 일단에 연결되는 복수의 비트라인(BL)과, 각 스트링(ST)의 타단에 공통으로 연결되는 공통 소스 라인(CSL)을 포함한다.
각 스트링(ST)은, 직렬로 연결된 소스 선택 트랜지스터, 복수의 메모리 셀 및 드레인 선택 트랜지스터를 포함한다. 여기서, 메모리 셀은 부유 게이트와 제어 게이트의 적층 구조를 포함하며, 제어 게이트는 일 방향으로 연장되어 워드라인(WL)을 형성한다. 드레인 선택 트랜지스터의 게이트는 일 방향으로 연장되어 드레인 선택 라인(DSL)을 형성한다. 소스 선택 트랜지스터의 게이트는 일 방향으로 연장되어 소스 선택 라인(SSL)을 형성한다. 공통 소스 라인(CSL)은 상기 일 방향으로 연장되고, 비트라인(BL)은 상기 일 방향과 교차하는 타 방향으로 연장된다.
본 실시예에서는 일 블록(10)에 WL0 내지 WL31의 32개의 워드라인(WL)이 포함된 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 워드라인(WL)의 개수는 다양하게 변형될 수 있다.
일 블록(10)은 다시 복수개의 서브 블록으로 구분될 수 있다. 서브 블록은 소거의 단위이며, 프로그램/리드 단위인 페이지를 하나 이상 포함할 수 있다. 그에 따라 서브 블록 각각은 하나 이상의 워드라인(WL)을 포함한다. 일 블록(10)에 포함되는 서브 블록의 개수 및 서브 블록 각각에 포함되는 워드라인(WL)의 개수는 다양하게 변형될 수 있다. 예를 들어, 일 블록(10)은 2개, 4개 등의 서브 블록으로 구분될 수 있다. 또한, 서브 블록 각각에 포함되는 워드라인(WL)의 개수는 같을 수도 있지만 다를 수도 있다. 어떤 서브 블록에는 하나의 워드라인(WL) 만이 포함되고 다른 서브 블록에는 2개의 워드라인(WL)이 포함되고 또다른 서브 블록에는 3개의 워드라인(WL)이 포함될 수도 있다. 또한, 일 블록(10)에 포함되는 모든 서브 블록 각각이 하나의 워드라인(WL)만을 포함할 수도 있다.
소거 동작은 이러한 서브 블록별로 수행될 수 있다. 만약, 일 블록(10)에 포함되는 모든 서브 블록 각각이 하나의 워드라인(WL)만을 포함한 경우에는, 페이지별 소거가 수행되는 것이므로, 페이지별 소거는 넓은 의미에서 서브 블록별 소거에 포함된다. 여기서, 소거 대상인 서브 블록을 선택된 서브 블록이라 한다. 본 실시예에서는 설명의 편의를 위하여 워드라인 WL28 및 WL29를 포함하는 서브 블록을 선택된 서브 블록(SB)으로 표기하였다. 이하, 선택된 서브 블록(SB)에 대한 소거 방법을 도 2 및 도 3을 참조하여 예시적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 도면으로서, 특히 도 1의 어느 하나의 스트링(ST)의 단면을 나타내고 있다.
도 2를 참조하면, 선택된 서브 블록(SB)에 포함된 메모리 셀의 데이터를 소거하기 위해서, 기판(B)에 양의 고전압인 소거 전압(Verase)을 인가하고 선택된 서브 블록(SB)의 워드라인 WL28 및 WL29에 소거 전압(Verase)에 비해 저전압 예컨대, 0V를 인가한다. 이러한 경우, 워드라인 WL28 및 WL29에 연결된 메모리 셀의 부유 게이트(FG)에 저장된 전자가 기판(B)으로 F-N 터널링됨으로써 데이터가 소거될 수 있다. 즉, 소거 전압(Verase)과 저전압의 차이는 전자의 F-N 터널링을 가능하게 하는 정도로 조절된다. 소거 전압(Verase)은 예컨대, 14V 내지 20V의 범위를 가질 수 있다.
이때, 선택된 서브 블록(SB)을 제외한 워드라인 WL0~WL27, WL30~WL31에 연결된 메모리 셀의 데이터 소거는 방지되어야 한다. 이를 위하여 종래에는 워드라인 WL0~WL27, WL30~WL31에 소거 전압(Verase)과 실질적으로 동일한 전압을 인가하였다. 실질적으로 동일한 전압이라는 것은 완전히 동일한 것뿐만 아니라 유사한 전압 예컨대, 소거 전압(Verase)의 90% 정도의 전압까지 포함한다고 할 수 있다. 그런데, 종래 기술에 의하면, 선택된 서브 블록(SB)의 소거시 워드라인 WL28 및 WL29과 인접한 워드라인 예컨대, WL27 및 WL30에 연결된 메모리 셀의 문턱 전압이 나머지 워드라인 예컨대, WL0~WL26 및 WL31에 연결된 메모리 셀에 비하여 크게 변화하는 문제가 있다. 이러한 문제가 발생함은 본 발명자가 실험적으로 확인한 것으로서, 도 4를 참조하여 후술하기로 한다.
위와 같은 문제가 발생하는 것은 워드라인 WL28 및 WL29에 인가되는 전압이 0V로 저전압인 반면, 인접한 워드라인 WL27 및 WL30에 인가되는 전압이 소거 전압(Verase)과 실질적으로 동일한 고전압이기 때문에, 이들 사이에 전계에 의한 스트레스가 지나치게 커지기 때문이다.
따라서, 본 실시예에서는 워드라인 WL28 및 WL29과 인접한 워드라인 WL27 및 WL30을 제외한 나머지 워드라인 WL0~WL26 및 WL31에는 소거 전압(Verase)과 실질적으로 동일한 제2 전압(V2)을 인가하는 반면, 워드라인 WL28 및 WL29과 인접한 워드라인 WL27 및 WL30에는 워드라인 WL28 및 WL29에 인가되는 저전압과 제2 전압(V2)의 사이에 해당하는 제1 전압(V1)을 인가한다.
이러한 경우, 선택된 서브 블록(SB)의 워드라인 WL28 및 WL29 양측에서 제1 전압(V1)을 거쳐 제2 전압(V2)으로 단계적으로 전압이 변화하기 때문에, 인접한 워드라인 WL27 및 WL30에 연결된 메모리 셀에 가해지는 스트레스가 감소하여 이들 메모리 셀의 문턱 전압 변동을 감소시킬 수 있다. 제1 전압(V1)의 값을 낮출수록 스트레스 감소 측면에서 유리하다.
다만, 제1 전압(V1)을 지나치게 감소시키는 경우 인접한 워드라인 WL27 및 WL30에 연결된 메모리 셀의 데이터가 소거되는 문제가 발생할 수 있으므로 제1 전압(V1)을 적절히 조절할 필요가 있다. 본 실시예에서는 제1 전압(V1)으로 워드라인 WL28 및 WL29에 인가되는 저전압과 제2 전압(V2)의 중간값을 이용할 수 있다. 예컨대, 저전압이 0V이고 제2 전압(V2)이 약 16V인 경우, 제1 전압(V1)은 약 8V일 수 있다. 실험적으로 확인해본 결과, 중간값까지 전압을 낮추는 경우 인접한 워드라인 WL27 및 WL30에 연결된 메모리 셀의 데이터가 크게 변동되지 않지만 그 미만이 되는 경우에는 데이터 변동이 심화되고 심지어 데이터가 소거되기 때문이다. 실험 결과에 대해서는 도 5a 및 도 5b를 참조하여 후술하기로 한다.
한편, 본 실시예에서는 선택된 서브 블록(SB)의 워드라인 WL28 및 WL29 일측의 하나의 워드라인 WL27 및 타측의 하나의 워드라인 WL30을 인접한 워드라인으로 설정하여 제1 전압(V1)을 인가하였으나, 본 발명이 이에 한정되는 것은 아니며, 인접한 워드라인의 개수는 다양하게 변형될 수 있다. 예컨대, 워드라인 WL28 및 WL29 일측의 두 개의 워드라인 WL26 및 WL27과 타측의 두 개의 워드라인 WL30 및 WL31을 인접한 워드라인으로 설정하여 이들에 제1 전압(V1)을 인가할 수도 있다.
기타, 공통 소스 라인(CSL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 비트라인(BL)에는 0V가 인가되거나 또는 플로팅(floating) 상태일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 선택된 서브 블록(SB)에 포함된 메모리 셀의 데이터를 소거하기 위해서, 선택된 서브 블록(SB)의 워드라인 WL28 및 WL29에 음의 고전압인 소거 전압(Verase')을 인가하고 기판(B)에 소거 전압(Verase')에 비해 양의 방향으로 증가한 전압 예컨대, 0V를 인가한다. 이러한 경우, 워드라인 WL28 및 WL29에 연결된 메모리 셀의 부유 게이트(FG)에 저장된 전자가 기판(B)으로 F-N 터널링됨으로써 데이터가 소거됨은 전술한 실시예에서 설명한 것과 마찬가지이다. 소거 전압(Verase')은 예컨대, -14V 내지 -20V의 범위를 가질 수 있다.
또한, 워드라인 WL28 및 WL29과 인접한 워드라인 WL27 및 WL30을 제외한 나머지 워드라인 WL0~WL26 및 WL31에는 기판(B)에 인가되는 저전압과 실질적으로 동일한 제2 전압(V2')을 인가하는 반면, 워드라인 WL28 및 WL29과 인접한 워드라인 WL27 및 WL30에는 소거 전압(Verase')과 제2 전압(V2')의 사이에 해당하는 제1 전압(V1')을 인가한다. 소거 전압(Verase')이 음전압이고 기판(B)에 인가되는 전압이 0V인 경우, 제1 전압(V1')은 음전압으로서 제2 전압(V2')보다 절대값이 크고 소거 전압(Verase')보다 절대값이 작을 수 있다. 나아가, 제1 전압(V1')은 제2 전압(V2')과 소거 전압(Verase')의 중간값일 수 있다. 제2 전압(V2')이 0V이고 소거 전압(Verase')이 약 -16V인 경우, 제1 전압(V1')은 약 -8V일 수 있다.
제1 실시예와 마찬가지로, 선택된 서브 블록(SB)의 워드라인 WL28 및 WL29 양측에서 제1 전압(V1')을 거쳐 제2 전압(V2')으로 단계적으로 전압이 변화하기 때문에, 인접한 워드라인 WL27 및 WL30에 가해지는 스트레스가 감소된다.
기타, 공통 소스 라인(CSL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 비트라인(BL)에는 0V가 인가되거나 또는 플로팅(floating) 상태일 수 있다.
도 4는 소거 동작시 선택된 서브 블록의 워드라인에 인가되는 소거 전압에 따라 메모리 셀의 문턱 전압 변동을 나타낸 그래프이다. 도 4는, 기판에 0V를 인가하고 선택된 서브 블록의 워드라인 WL15을 제외한 나머지 워드라인(그래프에는 WL13 내지 WL17만 표시됨)에 0V를 인가하고, 워드라인 WL15에 인가되는 전압을 -19V에서 음의 방향으로 증가시키면서 문턱 전압 변화를 관찰한 결과를 나타낸다.
도 4를 참조하면, 워드라인 WL15과 인접한 워드라인 WL14 및 WL16의 문턱 전압이 다른 워드라인 WL13 및 WL17에 비하여 크게 변동됨을 알 수 있다. 즉, 인접한 워드라인 WL14 및 WL16에 0V의 저전압이 인가되는 경우 워드라인 WL15에 인가되는 소거 전압과의 차이로 문턱 전압 변동 현상이 나타남을 알 수 있다.
도 5a 및 도 5b는 소거 동작시 선택된 서브 블록과 인접한 워드라인에 인가되는 전압에 따라 메모리 셀의 문턱 전압 변동을 나타낸 그래프이다. 도 5a와 도 5b는 도 1의 장치와 실질적으로 동일하면서 단지 디자인 룰이 서로 상이한 장치에서 측정된 그래프를 나타낸다. 또한, 도 5a 및 도 5b는, 기판에 20V의 소거 전압을 인가하고, 선택된 서브 블록의 워드라인 WL15에 0V를 인가하고, 인접한 워드라인 WL14 및 WL16을 제외한 나머지 워드라인(그래프에는 WL13 내지 WL17만 표시됨)에 소거 전압과 동일한 20V를 인가한 상태에서, 인접한 워드라인 WL14 및 WL16에 인가되는 전압을 20V에서 0V까지 2V 단위로 변화시키면서 메모리 셀의 문턱 전압 변동을 측정한 그래프이다.
도 5a 및 도 5b를 참조하면, 인접한 워드라인 WL14 및 WL16에 인가되는 전압을 20V에서 0V와 20V의 중간값인 10V까지 낮추더라도, 인접한 워드라인 WL14 및 WL16에 연결된 메모리 셀의 문턱 전압이 크게 변동되지는 않음을 알 수 있다. 다시말하면 인접한 워드라인 WL14 및 WL16에 연결된 메모리 셀의 데이터가 유지된다.
반면, 인접한 워드라인 WL14 및 WL16에 인가되는 전압이 중간값인 10V보다 낮아져서 8V 또는 그 이하의 전압이 인가되는 경우, 인접한 워드라인 WL14 및 WL16에 연결된 메모리 셀의 문턱 전압은 급격히 감소하고 나아가 음의 문턱 전압을 가져 데이터가 소거됨을 알 수 있다.
한편, 전술한 서브 블록별 소거는 소거-프로그램 주기가 기 설정된 일정 횟수 이상인 경우에 수행하고, 소거-프로그램 주기가 일정 횟수 미만인 경우에는 종래와 같이 블록별 소거를 수행할 수도 있다. 소거-프로그램 주기가 반복되어 메모리 셀의 열화를 가져오는 정도가 되면 서브 블록별 소거가 요구되나, 그 이전이라면 블록별 소거를 수행하여도 무방하고 블록별 소거가 서브 블록별 소거에 비하여 용이하고 단순하기 때문이다. 이하, 도 6을 참조하여 설명한다.
도 6은 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 우선, 최초의 소거 동작이 시작되면 소거-프로그램의 주기(i)를 0으로 설정한다(S601).
이어서, 소거-프로그램의 주기(i)가 기 설정된 일정 횟수(N) 이상인지를 판단한다(S602). 여기서, N은 1 이상의 자연수일 수 있다.
S602 단계의 판단 결과, 소거-프로그램의 주기(i)가 기 설정된 일정 횟수(N) 미만이면, 블록 전체에 대해 소거를 수행한다(S603). 반면, SS602 단계의 판단 결과, 소거-프로그램의 주기(i)가 기 설정된 일정 횟수(N) 이상이면, 선택된 서브 블록에 대해서만 소거를 수행한다(S604). 이때, 선택된 서브 블록에 대한 소거 방법은 도 2 또는 도 3에서 설명한 바와 같다.
S603 단계의 소거 또는 S604 단계의 소거가 수행된 후, 소거-프로그램의 주기(i)가 1회 증가하였으므로, 이를 반영한 후(S605), S602 내지 S604 단계를 반복 수행한다.
다시 말하면, 소거-프로그램의 주기(i)가 기 설정된 일정 횟수(N)에 도달하기 전까지는 S602 단계, S603 단계 및 S605 단계로 이루어지는 루프를 반복하고, 소거-프로그램의 주기(i)가 기 설정된 일정 횟수(N)에 도달한 이후에는 S602 단계, S604 단계 및 S605 단계로 이루어지는 루프를 반복하는 것이다.
이와 같은 소거-프로그램의 주기(i)는 테스트 비트 등을 이용하여 저장되어 카운트되고, 일정 횟수(N)에 도달했는지 여부가 판단된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DSL: 드레인 선택 라인 BL: 비트라인
WL: 워드라인 SSL: 소스 선택 라인
CSL: 공통 소스 라인

Claims (17)

  1. 제1 블록에 포함된 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록을 소거하기 위한 방법으로서,
    기판의 소거 전압을 인가하는 단계;
    상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 상기 제1 서브 블록의 워드라인에 상기 소거 전압보다 음의 방향으로 감소된 제3 전압을 인가하는 단계;
    상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및
    나머지 워드라인에 상기 소거 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고,
    상기 제1 전압은, 상기 제3 전압과 상기 제2 전압 사이의 값을 갖는
    비휘발성 메모리 장치의 소거 방법.
  2. 제1 항에 있어서,
    상기 제1 전압은, 상기 제3 전압과 상기 제2 전압의 중간값인
    비휘발성 메모리 장치의 소거 방법.
  3. 제1 항에 있어서,
    상기 소거 전압은, 14V 내지 20V의 범위 내에 있고,
    상기 제3 전압은, 0V인
    비휘발성 메모리 장치의 소거 방법.
  4. 제3 항에 있어서,
    상기 제1 전압은, 7V 내지 10V의 범위 내에 있는
    비휘발성 메모리 장치의 소거 방법.
  5. 제1 항에 있어서,
    소거-프로그램 주기가 일정 횟수 미만인 경우, 상기 제1 블록 전체에 대한 소거가 수행되고,
    상기 소거-프로그램 주기가 일정 횟수 이상인 경우, 상기 제1 서브 블록에 대한 소거가 수행되는
    비휘발성 메모리 장치의 소거 방법.
  6. 제1 항에 있어서,
    상기 제1 전압이 인가되는 워드라인은,
    상기 제1 서브 블록 일측의 두 개의 워드라인과 타측의 두 개의 워드라인을 포함하는
    비휘발성 메모리 장치의 소거 방법.
  7. 제1 블록에 포함된 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록을 소거하기 위한 방법으로서,
    상기 제1 서브 블록의 워드라인에 소거 전압을 인가하는 단계;
    상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 기판에 상기 소거 전압보다 양의 방향으로 증가된 제3 전압을 인가하는 단계;
    상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및
    나머지 워드라인에 상기 제3 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고,
    상기 제1 전압은, 상기 소거 전압과 상기 제2 전압 사이의 값을 갖는
    비휘발성 메모리 장치의 소거 방법.
  8. 제7 항에 있어서,
    상기 제1 전압은, 상기 소거 전압과 상기 제2 전압의 중간값인
    비휘발성 메모리 장치의 소거 방법.
  9. 제7 항에 있어서,
    상기 소거 전압은, -14V 내지 -20V의 범위 내에 있고,
    상기 제3 전압은, 0V인
    비휘발성 메모리 장치의 소거 방법.
  10. 제9 항에 있어서,
    상기 제1 전압은, -7V 내지 -10V의 범위 내에 있는
    비휘발성 메모리 장치의 소거 방법.
  11. 제7 항에 있어서,
    소거-프로그램 주기가 일정 횟수 미만인 경우, 상기 제1 블록 전체에 대한 소거가 수행되고,
    상기 소거-프로그램 주기가 일정 횟수 이상인 경우, 상기 제1 서브 블록에 대한 소거가 수행되는
    비휘발성 메모리 장치의 소거 방법.
  12. 제7 항에 있어서,
    상기 제1 전압이 인가되는 워드라인은,
    상기 제1 서브 블록 일측의 두 개의 워드라인과 타측의 두 개의 워드라인을 포함하는
    비휘발성 메모리 장치의 소거 방법.
  13. 소거-프로그램 주기가 일정 횟수 미만인 경우, 제1 블록에 포함된 복수의 페이지 전체에 대한 소거를 수행하는 단계; 및
    상기 소거-프로그램 주기가 일정 횟수 이상인 경우, 상기 복수의 페이지 중 적어도 하나의 페이지를 포함하는 제1 서브 블록에 대한 소거를 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 소거 방법.
  14. 제13 항에 있어서,
    상기 제1 서브 블록에 대한 소거를 수행하는 단계는,
    기판의 소거 전압을 인가하는 단계;
    상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 상기 제1 서브 블록의 워드라인에 상기 소거 전압보다 음의 방향으로 감소된 제3 전압을 인가하는 단계;
    상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및
    나머지 워드라인에 상기 소거 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고,
    상기 제1 전압은, 상기 제3 전압과 상기 제2 전압 사이의 값을 갖는
    비휘발성 메모리 장치의 소거 방법.
  15. 제14 항에 있어서,
    상기 제1 전압은, 상기 제3 전압과 상기 제2 전압의 중간값인
    비휘발성 메모리 장치의 소거 방법.
  16. 제13 항에 있어서,
    상기 제1 서브 블록에 대한 소거를 수행하는 단계는,
    상기 제1 서브 블록의 워드라인에 소거 전압을 인가하는 단계;
    상기 제1 서브 블록의 메모리 셀의 소거가 가능하도록 기판에 상기 소거 전압보다 양의 방향으로 증가된 제3 전압을 인가하는 단계;
    상기 제1 서브 블록의 워드라인과 인접한 하나 이상의 워드라인에 제1 전압을 인가하는 단계; 및
    나머지 워드라인에 상기 제3 전압과 동일하거나 유사한 제2 전압을 인가하는 단계를 포함하고,
    상기 제1 전압은, 상기 소거 전압과 상기 제2 전압 사이의 값을 갖는
    비휘발성 메모리 장치의 소거 방법.
  17. 제16 항에 있어서,
    상기 제1 전압은, 상기 소거 전압과 상기 제2 전압의 중간값인
    비휘발성 메모리 장치의 소거 방법.

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