JPH06282484A - 不揮発性半導体メモリ用データ書込管理装置 - Google Patents
不揮発性半導体メモリ用データ書込管理装置Info
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- JPH06282484A JPH06282484A JP7020793A JP7020793A JPH06282484A JP H06282484 A JPH06282484 A JP H06282484A JP 7020793 A JP7020793 A JP 7020793A JP 7020793 A JP7020793 A JP 7020793A JP H06282484 A JPH06282484 A JP H06282484A
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- write
- semiconductor memory
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Abstract
(57)【要約】
【構成】 フラッシュメモリのためのデータ書込管理装
置であって、フラッシュメモリの各ブロックについて書
込（および消去）が行なわれたことを検出するブロック
書込検出回路を備える。ＣＰＵ１は、各ブロックについ
て書込回数をカウントしており、新たなデータの書込
は、書込回数の少ないブロックについて優先的に行なわ
れる。 【効果】 フラッシュメモリにおけるブロックについて
平均的にデータ書込が行なわれるので、一部のブロック
にデータ書込が集中するのが防がれ、その結果フラッシ
ュメモリの寿命が実質的に延長され得る。
置であって、フラッシュメモリの各ブロックについて書
込（および消去）が行なわれたことを検出するブロック
書込検出回路を備える。ＣＰＵ１は、各ブロックについ
て書込回数をカウントしており、新たなデータの書込
は、書込回数の少ないブロックについて優先的に行なわ
れる。 【効果】 フラッシュメモリにおけるブロックについて
平均的にデータ書込が行なわれるので、一部のブロック
にデータ書込が集中するのが防がれ、その結果フラッシ
ュメモリの寿命が実質的に延長され得る。
Description
【０００１】
【産業上の利用分野】この発明は、一般に不揮発性半導
体メモリ用データ書込管理装置に関し、特に、不揮発性
半導体メモリの寿命を改善することのできる不揮発性半
導体メモリ用データ書込管理装置に関する。
体メモリ用データ書込管理装置に関し、特に、不揮発性
半導体メモリの寿命を改善することのできる不揮発性半
導体メモリ用データ書込管理装置に関する。
【０００２】
【従来の技術】いわゆる「電子手帳」のような小型（ま
たは携帯型）データ処理装置では、電話帳データ，住所
録データなど様々なデータを記憶するのに、ＥＥＰＲＯ
Ｍ，ＥＰＲＯＭのような不揮発性半導体メモリが用いら
れている。特に、近年では、フラッシュＥＥＰＲＯＭ
（以下「フラッシュメモリ」という）が好ましく用いら
れている。
たは携帯型）データ処理装置では、電話帳データ，住所
録データなど様々なデータを記憶するのに、ＥＥＰＲＯ
Ｍ，ＥＰＲＯＭのような不揮発性半導体メモリが用いら
れている。特に、近年では、フラッシュＥＥＰＲＯＭ
（以下「フラッシュメモリ」という）が好ましく用いら
れている。
【０００３】一般に、不揮発性半導体メモリは、メモリ
素子のフローティングゲートに電子を注入することによ
りデータの書込（または消去）が行なわれるため、デー
タの書込回数が多くなるにつれ、電子の経路にあたるフ
ローティングゲート下の酸化膜が劣化される。したがっ
て、一般に不揮発性半導体メモリは、メーカーによって
保証されたデータの書込回数（Ｕｍａｘ）が定められて
いる。すなわち、このデータ書込回数を越えて不揮発性
半導体メモリのある一定の領域に書込動作が繰返し行な
われると、その領域内にストアされたデータの十分な信
頼性が得られないことになる。
素子のフローティングゲートに電子を注入することによ
りデータの書込（または消去）が行なわれるため、デー
タの書込回数が多くなるにつれ、電子の経路にあたるフ
ローティングゲート下の酸化膜が劣化される。したがっ
て、一般に不揮発性半導体メモリは、メーカーによって
保証されたデータの書込回数（Ｕｍａｘ）が定められて
いる。すなわち、このデータ書込回数を越えて不揮発性
半導体メモリのある一定の領域に書込動作が繰返し行な
われると、その領域内にストアされたデータの十分な信
頼性が得られないことになる。
【０００４】この問題を回避するため、本願出願人は、
既に先の出願（特願平４−１３４９５５）において書込
可能回数Ｕｍａｘを越える領域への書込を禁止する管理
装置を提案している。これにより、書込可能回数Ｕｍａ
ｘ以下の範囲でデータの書込が行なわれることになり、
ストアされたデータの信頼性が確保され得る。
既に先の出願（特願平４−１３４９５５）において書込
可能回数Ｕｍａｘを越える領域への書込を禁止する管理
装置を提案している。これにより、書込可能回数Ｕｍａ
ｘ以下の範囲でデータの書込が行なわれることになり、
ストアされたデータの信頼性が確保され得る。
【０００５】
【発明が解決しようとする課題】しかしながら、この管
理装置によりストアされたデータの信頼性が得られるも
のの、一部のデータ記憶領域での書込が禁止されること
により、まだ使用可能なデータ記憶領域が残っていても
その不揮発性半導体メモリが使用できないこととなり、
結果的に不揮発性半導体メモリの寿命を短いものにして
いた。
理装置によりストアされたデータの信頼性が得られるも
のの、一部のデータ記憶領域での書込が禁止されること
により、まだ使用可能なデータ記憶領域が残っていても
その不揮発性半導体メモリが使用できないこととなり、
結果的に不揮発性半導体メモリの寿命を短いものにして
いた。
【０００６】この発明は、上記のような課題を解決する
ためになされたもので、不揮発性半導体メモリの寿命を
改善できる不揮発性半導体メモリ用データ書込管理装置
を提供することを目的とする。
ためになされたもので、不揮発性半導体メモリの寿命を
改善できる不揮発性半導体メモリ用データ書込管理装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る不揮発性
半導体メモリ用データ書込管理装置は、不揮発性半導体
メモリのメモリセルアレイの各ブロックごとにデータの
書込回数を記憶する書込回数記憶手段と、書込回数記憶
手段を参照することにより、書込回数の最も少ないブロ
ックを検出するブロック検出手段と、ブロック検出手段
によって検出されたブロックに対し、データ書込を実行
するデータ書込手段とを含む。
半導体メモリ用データ書込管理装置は、不揮発性半導体
メモリのメモリセルアレイの各ブロックごとにデータの
書込回数を記憶する書込回数記憶手段と、書込回数記憶
手段を参照することにより、書込回数の最も少ないブロ
ックを検出するブロック検出手段と、ブロック検出手段
によって検出されたブロックに対し、データ書込を実行
するデータ書込手段とを含む。
【０００８】
【作用】この発明における不揮発性半導体メモリ用デー
タ書込管理装置では、ブロック検出手段により検出され
た書込回数のもっとも少ないブロックに対し、データ書
込み手段がデータ書込を実行する。したがって、書込回
数の少ないブロックから優先的にデータ書込が行なわれ
ることになるので、一部のブロックのみがデータ書込回
数の少ないまま残されることが防がれる。その結果、メ
モリセルアレイ内のすべてのブロックが有効に使用され
ることとなり、不揮発性半導体メモリの寿命が改善され
得る。
タ書込管理装置では、ブロック検出手段により検出され
た書込回数のもっとも少ないブロックに対し、データ書
込み手段がデータ書込を実行する。したがって、書込回
数の少ないブロックから優先的にデータ書込が行なわれ
ることになるので、一部のブロックのみがデータ書込回
数の少ないまま残されることが防がれる。その結果、メ
モリセルアレイ内のすべてのブロックが有効に使用され
ることとなり、不揮発性半導体メモリの寿命が改善され
得る。
【０００９】
【実施例】図１は、この発明の一実施例を示すフラッシ
ュメモリ用データ書込管理装置のブロック図である。図
１を参照して、このデータ書込管理装置は、ＣＰＵ１
と、ブロック書込検出回路２と、フラッシュメモリ３
と、ＲＡＭ４と、ＲＯＭ５とを含む。フラッシュメモリ
３，ＲＡＭ４およびＲＯＭ５は、アドレスバスＡＢおよ
びデータバスＤＢを介してＣＰＵ１に接続される。
ュメモリ用データ書込管理装置のブロック図である。図
１を参照して、このデータ書込管理装置は、ＣＰＵ１
と、ブロック書込検出回路２と、フラッシュメモリ３
と、ＲＡＭ４と、ＲＯＭ５とを含む。フラッシュメモリ
３，ＲＡＭ４およびＲＯＭ５は、アドレスバスＡＢおよ
びデータバスＤＢを介してＣＰＵ１に接続される。
【００１０】ブロック書込検出回路２は、アドレスバス
ＡＢを介してアドレス信号を受ける。ブロック書込検出
回路２は、ＣＰＵ１から、書込動作および消去動作を示
すクロック信号φｃを受ける。ブロック書込検出回路２
は、アドレス信号に応答して、ブロック選択信号ＢＳを
ＣＰＵ１に出力する。
ＡＢを介してアドレス信号を受ける。ブロック書込検出
回路２は、ＣＰＵ１から、書込動作および消去動作を示
すクロック信号φｃを受ける。ブロック書込検出回路２
は、アドレス信号に応答して、ブロック選択信号ＢＳを
ＣＰＵ１に出力する。
【００１１】フラッシュメモリ３は、フローティングゲ
ートを有する不揮発性半導体メモリ素子によって構成さ
れたメモリセルアレイを含む。メモリセルアレイは、図
１に示されるように、Ｎ個のブロックＢＬ１ないしＢＬ
ｎに分けられている。各ブロックＢＬ１ないしＢＬｎ
は、データ書込および／またはデータ消去動作における
アクセス単位として規定される。
ートを有する不揮発性半導体メモリ素子によって構成さ
れたメモリセルアレイを含む。メモリセルアレイは、図
１に示されるように、Ｎ個のブロックＢＬ１ないしＢＬ
ｎに分けられている。各ブロックＢＬ１ないしＢＬｎ
は、データ書込および／またはデータ消去動作における
アクセス単位として規定される。
【００１２】一般に、不揮発性半導体メモリにおけるデ
ータの消去は、データ「０」の“書込”に相当するた
め、以下の説明では「データ書込」が「データ消去」を
概念として含んでいるものとする。
ータの消去は、データ「０」の“書込”に相当するた
め、以下の説明では「データ書込」が「データ消去」を
概念として含んでいるものとする。
【００１３】図２は、図１に示したＲＡＭ４内にストア
されるデータのブロック図である。図２を参照して、Ｒ
ＡＭ４は、フラッシュメモリ３における各ブロックＢＬ
１ないしＢＬｎにストアされた対応するデータの有効／
無効を示すフラグＦＬ１ないしＦＬｎを記憶するフラグ
記憶回路４１と、対応するブロックＢＬ１ないしＢＬｎ
についてのデータ書込回数を記憶する書込回数記憶回路
４２とを含む。言い換えると、各フラグＦＬ１ないしＦ
Ｌｎおよび各書込回数ＮＣ１ないしＮＣｎは、対応する
ブロックＢＬ１ないしＢＬｎについてのデータであり、
これらのデータは、ＣＰＵ１における処理を介してＲＡ
Ｍ４内に記憶される。
されるデータのブロック図である。図２を参照して、Ｒ
ＡＭ４は、フラッシュメモリ３における各ブロックＢＬ
１ないしＢＬｎにストアされた対応するデータの有効／
無効を示すフラグＦＬ１ないしＦＬｎを記憶するフラグ
記憶回路４１と、対応するブロックＢＬ１ないしＢＬｎ
についてのデータ書込回数を記憶する書込回数記憶回路
４２とを含む。言い換えると、各フラグＦＬ１ないしＦ
Ｌｎおよび各書込回数ＮＣ１ないしＮＣｎは、対応する
ブロックＢＬ１ないしＢＬｎについてのデータであり、
これらのデータは、ＣＰＵ１における処理を介してＲＡ
Ｍ４内に記憶される。
【００１４】図３は、図１に示したＣＰＵ１が管理する
アドレスマップである。図３を参照して、ＣＰＵ１は、
合計１６ビットのアドレス信号Ａ０ないしＡ１５によっ
て規定されるアドレス空間を管理している。全体のアド
レスマップ５１において、フラッシュメモリ領域は、２
０００H 番地から３０００H 番地の範囲において規定さ
れる。フラッシュメモリ領域のアドレスマップ５２にお
いて、各ブロックＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…
は、２０００H 番地，２１００H 番地，２２００H 番
地，２３００H 番地，２４００H 番地，…により規定さ
れる。各ブロックＢＬ１ないしＢＬｎは、２５６バイト
のデータ記憶容量を有する。
アドレスマップである。図３を参照して、ＣＰＵ１は、
合計１６ビットのアドレス信号Ａ０ないしＡ１５によっ
て規定されるアドレス空間を管理している。全体のアド
レスマップ５１において、フラッシュメモリ領域は、２
０００H 番地から３０００H 番地の範囲において規定さ
れる。フラッシュメモリ領域のアドレスマップ５２にお
いて、各ブロックＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…
は、２０００H 番地，２１００H 番地，２２００H 番
地，２３００H 番地，２４００H 番地，…により規定さ
れる。各ブロックＢＬ１ないしＢＬｎは、２５６バイト
のデータ記憶容量を有する。
【００１５】次の表１は、ＣＰＵ１が管理するデータ記
憶領域の番地を示している。すなわち、全体のデータ記
憶領域は、大きく分けて、アドレス信号Ａ１２ないしＡ
１５により規定される。
憶領域の番地を示している。すなわち、全体のデータ記
憶領域は、大きく分けて、アドレス信号Ａ１２ないしＡ
１５により規定される。
【００１６】
【表１】
【００１７】表１に示した２０００番地ないし２ＦＦＦ
番地は、フラッシュメモリ領域を規定しており、この領
域はさらに表２に示すように番地が割当てられている。
番地は、フラッシュメモリ領域を規定しており、この領
域はさらに表２に示すように番地が割当てられている。
【００１８】
【表２】
【００１９】図４は、図１に示したブロック書込検出回
路２の回路図である。図４を参照して、ブロック書込検
出回路２は、フラッシュメモリ選択回路２１と、ブロッ
ク選択回路２２と、ＡＮＤゲート３１ないし３ｎとを含
む。フラッシュメモリ選択回路２１は、アドレス信号Ａ
１２ないしＡ１５に応答して、フラッシュメモリへのア
クセスが要求されていることを検出し、フラッシュメモ
リ選択信号ＦＳを出力する。ブロック選択回路２２は、
アドレス信号Ａ８ないしＡ１１に応答して、フラッシュ
メモリ３の選択の際にアクセスされるブロックを選択す
る信号を出力する。
路２の回路図である。図４を参照して、ブロック書込検
出回路２は、フラッシュメモリ選択回路２１と、ブロッ
ク選択回路２２と、ＡＮＤゲート３１ないし３ｎとを含
む。フラッシュメモリ選択回路２１は、アドレス信号Ａ
１２ないしＡ１５に応答して、フラッシュメモリへのア
クセスが要求されていることを検出し、フラッシュメモ
リ選択信号ＦＳを出力する。ブロック選択回路２２は、
アドレス信号Ａ８ないしＡ１１に応答して、フラッシュ
メモリ３の選択の際にアクセスされるブロックを選択す
る信号を出力する。
【００２０】各ＡＮＤゲート３１ないし３ｎは、ＣＰＵ
１から、データ書込動作および／またはデータ消去動作
が要求されていることを示すクロック信号φｃを受け
る。データ書込動作および／またはデータ消去動作が要
求されているときであってかつフラッシュメモリ３への
アクセスがなされる場合に、ＡＮＤゲート３１ないし３
ｎのいずれかが対応するブロックへの書込を示す信号Ｂ
Ｓ１ないしＢＳｎを出力する。ブロック書込検出回路２
の出力信号ＢＳ１ないしＢＳｎは、ＣＰＵ１に与えられ
る。
１から、データ書込動作および／またはデータ消去動作
が要求されていることを示すクロック信号φｃを受け
る。データ書込動作および／またはデータ消去動作が要
求されているときであってかつフラッシュメモリ３への
アクセスがなされる場合に、ＡＮＤゲート３１ないし３
ｎのいずれかが対応するブロックへの書込を示す信号Ｂ
Ｓ１ないしＢＳｎを出力する。ブロック書込検出回路２
の出力信号ＢＳ１ないしＢＳｎは、ＣＰＵ１に与えられ
る。
【００２１】ＣＰＵ１は、ブロック書込検出回路２から
の出力信号ＢＳ１ないしＢＳｎを受け、各ブロックＢＳ
１ないしＢＳｎについて、書込（および消去）が何回行
なわれてきたかをカウントし、かつカウント値を回数デ
ータＮＣ１ないしＮＣｎとして図２に示したＲＡＭ４内
に記憶する。
の出力信号ＢＳ１ないしＢＳｎを受け、各ブロックＢＳ
１ないしＢＳｎについて、書込（および消去）が何回行
なわれてきたかをカウントし、かつカウント値を回数デ
ータＮＣ１ないしＮＣｎとして図２に示したＲＡＭ４内
に記憶する。
【００２２】これに加えて、ＣＰＵ１は、各ブロックＢ
Ｌ１ないしＢＬｎについてストアされたデータの有効／
無効を認識し、有効／無効を示すフラグＦＬ１ないしＦ
Ｌｎを図２に示したＲＡＭ４内にストアする。すなわ
ち、各ブロックＢＬ１ないしＢＬｎについてストアされ
たデータのうち、引続きストアされるべきデータについ
ては「有効」を示すフラグ“１”が記憶され、一方、引
続き記憶する必要のないでたについては「無効」を示す
フラグ“０”が記憶される。
Ｌ１ないしＢＬｎについてストアされたデータの有効／
無効を認識し、有効／無効を示すフラグＦＬ１ないしＦ
Ｌｎを図２に示したＲＡＭ４内にストアする。すなわ
ち、各ブロックＢＬ１ないしＢＬｎについてストアされ
たデータのうち、引続きストアされるべきデータについ
ては「有効」を示すフラグ“１”が記憶され、一方、引
続き記憶する必要のないでたについては「無効」を示す
フラグ“０”が記憶される。
【００２３】図５は、図１に示したデータ書込管理装置
における動作を説明するためのフロー図である。図５を
参照して、以下にフラッシュメモリ用データ書込管理装
置の動作について説明する。
における動作を説明するためのフロー図である。図５を
参照して、以下にフラッシュメモリ用データ書込管理装
置の動作について説明する。
【００２４】まず、ステップ１１において、ＣＰＵ１か
ら書込／消去命令が出されたか否かが判定される。書込
／消去命令が発生したとき、処理はステップ１２に進
む。
ら書込／消去命令が出されたか否かが判定される。書込
／消去命令が発生したとき、処理はステップ１２に進
む。
【００２５】ステップ１２において、書込回数データＮ
Ｃについてソーティング処理が実行される。前述のよう
に、ＣＰＵ１は、ブロック書込検出回路２から与えられ
る出力信号ＢＳ１ないしＢＳｎに応答して、フラッシュ
メモリ３内の各ブロックＢＬ１ないしＢＬｎについて、
これまでに書込動作（および消去動作）が何回なされた
かについてカウントを行ない、書込回数データＮＣ１な
いしＮＣｎがＲＡＭ４内にストアされている。ＣＰＵ１
は、ステップ１２において、ＲＡＭ４内の書込回数デー
タＮＣ１ないしＮＣｎについてソーティング処理を実行
し、書込回数の少ない順にブロックＢＬ１ないしＢＬｎ
を認識する。
Ｃについてソーティング処理が実行される。前述のよう
に、ＣＰＵ１は、ブロック書込検出回路２から与えられ
る出力信号ＢＳ１ないしＢＳｎに応答して、フラッシュ
メモリ３内の各ブロックＢＬ１ないしＢＬｎについて、
これまでに書込動作（および消去動作）が何回なされた
かについてカウントを行ない、書込回数データＮＣ１な
いしＮＣｎがＲＡＭ４内にストアされている。ＣＰＵ１
は、ステップ１２において、ＲＡＭ４内の書込回数デー
タＮＣ１ないしＮＣｎについてソーティング処理を実行
し、書込回数の少ない順にブロックＢＬ１ないしＢＬｎ
を認識する。
【００２６】ステップ１３において、ブロックＢＬ１な
いしＢＬｎのうちフラグＦＬ＝“０”を有するブロック
が以下の処理の対象として選択される。すなわち、前述
のように、ＣＰＵ１は必要のないデータを記憶している
ブロックについて、ＦＬ＝“０”のフラグ信号をＲＡＭ
４内に記憶している。したがって、ＣＰＵ１がＲＡＭ４
内のフラグ記憶回路４１を参照することにより、新たに
データの書込が行なわれ得る複数のブロックが選択され
る。
いしＢＬｎのうちフラグＦＬ＝“０”を有するブロック
が以下の処理の対象として選択される。すなわち、前述
のように、ＣＰＵ１は必要のないデータを記憶している
ブロックについて、ＦＬ＝“０”のフラグ信号をＲＡＭ
４内に記憶している。したがって、ＣＰＵ１がＲＡＭ４
内のフラグ記憶回路４１を参照することにより、新たに
データの書込が行なわれ得る複数のブロックが選択され
る。
【００２７】ステップ１４において、ステップ１３によ
り選択された複数のブロックについて、最小の書込回数
データＮＣｉを有するｉ番目のブロックＢＬｉが検出さ
れる。さらに、ステップ１５において、検出されたブロ
ックＢＬｉの書込回数データＮＣｉが、メーカーによっ
て定められている書込可能回数Ｕｍａｘを越えていない
ことが確認される。ＮＣｉ＜Ｕｍａｘが満足されると
き、処理はステップ１６に進む。他方、この関係が満足
されないとき、処理はステップ１４に戻り、その次に少
ない書込回数データを有するブロックが検出される。
り選択された複数のブロックについて、最小の書込回数
データＮＣｉを有するｉ番目のブロックＢＬｉが検出さ
れる。さらに、ステップ１５において、検出されたブロ
ックＢＬｉの書込回数データＮＣｉが、メーカーによっ
て定められている書込可能回数Ｕｍａｘを越えていない
ことが確認される。ＮＣｉ＜Ｕｍａｘが満足されると
き、処理はステップ１６に進む。他方、この関係が満足
されないとき、処理はステップ１４に戻り、その次に少
ない書込回数データを有するブロックが検出される。
【００２８】ステップ１６において、検出されたブロッ
クＢＬｉに対して書込／消去動作が実行される。この
後、ステップ１７において、ブロックＢＬｉについての
書込回数データＮＣｉが更新され（ＮＣｉ＝ＮＣｉ＋
１）、新しい書込回数データＮＣｉがＲＡＭ４内の書込
回数記憶回路４２にストアされる。ステップ１７の処理
の後、処理は再びステップ１１に戻る。
クＢＬｉに対して書込／消去動作が実行される。この
後、ステップ１７において、ブロックＢＬｉについての
書込回数データＮＣｉが更新され（ＮＣｉ＝ＮＣｉ＋
１）、新しい書込回数データＮＣｉがＲＡＭ４内の書込
回数記憶回路４２にストアされる。ステップ１７の処理
の後、処理は再びステップ１１に戻る。
【００２９】以下の記載では、図１に示したフラッシュ
メモリ用データ書込管理装置におけるデータ書込動作に
ついて一例を挙げて説明する。
メモリ用データ書込管理装置におけるデータ書込動作に
ついて一例を挙げて説明する。
【００３０】図６は、図１に示したデータ書込管理装置
におけるブロック書込の一例を示す書込処理図である。
図６を参照して、各ブロックＢＬ１ないしＢＬｎについ
て、書込回数データＮＣ１ないしＮＣｎとして、データ
ａ，ｂ，ｃ，…ｅ，…ｇがＲＡＭ４の書込回数記憶回路
４２内に記憶されているものと仮定する。ここで、スト
アされたデータａないしｇは、次の関係を有しているも
のと仮定する。
におけるブロック書込の一例を示す書込処理図である。
図６を参照して、各ブロックＢＬ１ないしＢＬｎについ
て、書込回数データＮＣ１ないしＮＣｎとして、データ
ａ，ｂ，ｃ，…ｅ，…ｇがＲＡＭ４の書込回数記憶回路
４２内に記憶されているものと仮定する。ここで、スト
アされたデータａないしｇは、次の関係を有しているも
のと仮定する。
【００３１】ｂ≦ａ≦ｃ≦…≦ｅ＝…≦ｇ……（１） ＣＰＵ１から書込命令が発生した後（図５のステップ１
１）、書込回数データＮＣ１ないしＮＣｎについてのソ
ーティング処理が実行される（ステップ１２）。データ
ａないしｇについてのソーティング処理の一例が図７に
おいて示される。
１）、書込回数データＮＣ１ないしＮＣｎについてのソ
ーティング処理が実行される（ステップ１２）。データ
ａないしｇについてのソーティング処理の一例が図７に
おいて示される。
【００３２】図７を参照して、ステップ６１において、
データａおよびｂが比較され、ａ≧ｂであるのでステッ
プ６２に進む。ステップ６２において、データｂおよび
ｃが比較され、ｂ＜ｃであるのでステップ６３に進む。
ステップ６３において、データｂおよびｅが比較され、
ｂ＜ｅであるのでステップ６４に進む。ステップ６４に
おいて、データｂおよびｆが比較され、ｂ＜ｆであるこ
とが判定される。
データａおよびｂが比較され、ａ≧ｂであるのでステッ
プ６２に進む。ステップ６２において、データｂおよび
ｃが比較され、ｂ＜ｃであるのでステップ６３に進む。
ステップ６３において、データｂおよびｅが比較され、
ｂ＜ｅであるのでステップ６４に進む。ステップ６４に
おいて、データｂおよびｆが比較され、ｂ＜ｆであるこ
とが判定される。
【００３３】図７に示した処理により、ｂ＜ａ，ｃ，
ｅ，ｇが判定される。すなわち、データａないしｇにつ
いて最小のデータｂが見付け出され、最小の書込回数を
有するブロックＢＬ２が認識される。同様の処理をデー
タｂを除く他のデータについて行なうことにより、図５
に示したステップ１２におけるソーティング処理が完了
される。
ｅ，ｇが判定される。すなわち、データａないしｇにつ
いて最小のデータｂが見付け出され、最小の書込回数を
有するブロックＢＬ２が認識される。同様の処理をデー
タｂを除く他のデータについて行なうことにより、図５
に示したステップ１２におけるソーティング処理が完了
される。
【００３４】図６に示した例では、ＣＰＵ１から書込命
令が３回発生された場合を示している。すなわち、この
例では、最も少ない書込回数、すなわちデータａ，ｂお
よびｃを有するブロックＢＬ１ないしＢＬ３についてデ
ータ書込が行なわれる例を示している。データ書込の
後、各書込回数データＮＣ１ないしＮＣ３は、それぞれ
＋１ずつカウントアップされる。
令が３回発生された場合を示している。すなわち、この
例では、最も少ない書込回数、すなわちデータａ，ｂお
よびｃを有するブロックＢＬ１ないしＢＬ３についてデ
ータ書込が行なわれる例を示している。データ書込の
後、各書込回数データＮＣ１ないしＮＣ３は、それぞれ
＋１ずつカウントアップされる。
【００３５】なお、図６において、○印は対応するブロ
ックについてデータ書込が行なわれることを示し、一
方、×印はデータ書込が行なわれないことを示してい
る。
ックについてデータ書込が行なわれることを示し、一
方、×印はデータ書込が行なわれないことを示してい
る。
【００３６】このように、図１に示したフラッシュメモ
リ用データ書込管理装置を用いることにより、フラッシ
ュメモリ３内のブロックＢＬ１ないしＢＬｎについて、
データ書込回数ＮＣが少ない順にデータ書込動作（およ
び消去動作）が行なわれることとなり、一部のブロック
のみについてデータ書込（および消去）が集中されるこ
とが防がれる。したがって、メーカーによって定められ
ているデータ書込可能回数Ｕｍａｘの範囲内で、ブロッ
クＢＬ１ないしＢＬｎについてデータ書込が平均的に行
なわれることとなり、フラッシュメモリ３におけるデー
タの信頼性が確保されると同時に、フラッシュメモリ３
の寿命が実質的に延長され得る。
リ用データ書込管理装置を用いることにより、フラッシ
ュメモリ３内のブロックＢＬ１ないしＢＬｎについて、
データ書込回数ＮＣが少ない順にデータ書込動作（およ
び消去動作）が行なわれることとなり、一部のブロック
のみについてデータ書込（および消去）が集中されるこ
とが防がれる。したがって、メーカーによって定められ
ているデータ書込可能回数Ｕｍａｘの範囲内で、ブロッ
クＢＬ１ないしＢＬｎについてデータ書込が平均的に行
なわれることとなり、フラッシュメモリ３におけるデー
タの信頼性が確保されると同時に、フラッシュメモリ３
の寿命が実質的に延長され得る。
【００３７】
【発明の効果】以上のように、この発明によれば、不揮
発性半導体メモリのメモリセルアレイの複数のブロック
のうち、書込回数の最も少ないブロックを検出するブロ
ック検出手段を設け、検出されたブロックに対しデータ
書込を実行するデータ書込手段を設けたので、不揮発性
半導体メモリの寿命を改善できる不揮発性半導体メモリ
用データ書込管理装置が得られた。
発性半導体メモリのメモリセルアレイの複数のブロック
のうち、書込回数の最も少ないブロックを検出するブロ
ック検出手段を設け、検出されたブロックに対しデータ
書込を実行するデータ書込手段を設けたので、不揮発性
半導体メモリの寿命を改善できる不揮発性半導体メモリ
用データ書込管理装置が得られた。
【図１】この発明の一実施例を示すフラッシュメモリ用
データ書込管理装置のブロック図である。
データ書込管理装置のブロック図である。
【図２】図１に示したＲＡＭ内にストアされるデータの
ブロック図である。
ブロック図である。
【図３】図１に示したＣＰＵが管理するアドレスマップ
である。
である。
【図４】図１に示したブロック書込検出回路の回路図で
ある。
ある。
【図５】図１に示したフラッシュメモリ用データ書込管
理装置における動作を説明するためのフロー図である。
理装置における動作を説明するためのフロー図である。
【図６】図１に示したデータ書込管理装置におけるブロ
ック書込の一例を示す書込処理図である。
ック書込の一例を示す書込処理図である。
【図７】図１に示したデータ書込管理装置におけるソー
ティング処理の一例を示すフロー図である。
ティング処理の一例を示すフロー図である。
１ ＣＰＵ ２ ブロック書込検出回路 ３ フラッシュメモリ ４ ＲＡＭ ５ ＲＯＭ ２１ フラッシュメモリ選択回路 ２２ ブロック選択回路 ４１ フラグ記憶回路 ４２ 書込回数記憶回路
Claims (2)
- 【請求項１】 不揮発性半導体メモリにおけるデータ書
込ブロックを管理するデータ書込管理装置であって、 前記不揮発性半導体メモリは、不揮発性半導体メモリ素
子によって構成されたメモリセルアレイを含み、前記メ
モリセルアレイは、各々がアクセス可能な単位である複
数のブロックに分けられ、 各前記複数のブロックごとにデータの書込回数を記憶す
る書込回数記憶手段と、 前記書込回数記憶手段を参照することにより、書込回数
の最も少ないブロックを検出するブロック検出手段と、 前記ブロック検出手段によって検出されたブロックに対
し、データ書込を実行するデータ書込手段とを含む、不
揮発性半導体メモリ用データ書込管理装置。 - 【請求項２】 さらに、各前記複数のブロックごとに、
記憶されているデータの有効／無効を示すフラグを記憶
するフラグ記憶手段を含み、 前記ブロック検出手段は、前記書込回数記憶手段および
前記フラグ記憶手段を参照することにより、無効データ
を記憶しているブロックの中で書込回数の最も少ないブ
ロックを検出する、請求項１に記載の不揮発性半導体メ
モリ用データ書込管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020793A JPH06282484A (ja) | 1993-03-29 | 1993-03-29 | 不揮発性半導体メモリ用データ書込管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020793A JPH06282484A (ja) | 1993-03-29 | 1993-03-29 | 不揮発性半導体メモリ用データ書込管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282484A true JPH06282484A (ja) | 1994-10-07 |
Family
ID=13424855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020793A Pending JPH06282484A (ja) | 1993-03-29 | 1993-03-29 | 不揮発性半導体メモリ用データ書込管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06282484A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006305907A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Tec Corp | ポータブルプリンタ |
| JP2008123314A (ja) * | 2006-11-14 | 2008-05-29 | Nec Electronics Corp | 半導体記憶装置への情報記録方法及び情報記録システム |
| JP2008234746A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | 不揮発性メモリ情報蓄積装置とそのサイクリック収録方法 |
| JP2012221338A (ja) * | 2011-04-12 | 2012-11-12 | Hitachi Ltd | 半導体装置、不揮発性メモリ装置の制御方法 |
| JP2014241185A (ja) * | 2007-03-07 | 2014-12-25 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | フラッシュメモリ向け部分ブロック消去アーキテクチャ |
| JP2015148500A (ja) * | 2014-02-06 | 2015-08-20 | コニカミノルタ株式会社 | イムノアッセイ装置およびイムノアッセイ法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527924A (ja) * | 1991-07-12 | 1993-02-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリを用いた外部記憶システム及びその制御方法 |
| JPH0546488A (ja) * | 1991-08-09 | 1993-02-26 | Toshiba Corp | メモリカード装置 |
| JPH05108494A (ja) * | 1991-10-17 | 1993-04-30 | Tokyo Electric Co Ltd | 情報記憶装置 |
-
1993
- 1993-03-29 JP JP7020793A patent/JPH06282484A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527924A (ja) * | 1991-07-12 | 1993-02-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリを用いた外部記憶システム及びその制御方法 |
| JPH0546488A (ja) * | 1991-08-09 | 1993-02-26 | Toshiba Corp | メモリカード装置 |
| JPH05108494A (ja) * | 1991-10-17 | 1993-04-30 | Tokyo Electric Co Ltd | 情報記憶装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006305907A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Tec Corp | ポータブルプリンタ |
| JP4568162B2 (ja) * | 2005-04-28 | 2010-10-27 | 東芝テック株式会社 | ポータブルプリンタおよびインデックス登録方法 |
| JP2008123314A (ja) * | 2006-11-14 | 2008-05-29 | Nec Electronics Corp | 半導体記憶装置への情報記録方法及び情報記録システム |
| JP2014241185A (ja) * | 2007-03-07 | 2014-12-25 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | フラッシュメモリ向け部分ブロック消去アーキテクチャ |
| JP2008234746A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | 不揮発性メモリ情報蓄積装置とそのサイクリック収録方法 |
| JP2012221338A (ja) * | 2011-04-12 | 2012-11-12 | Hitachi Ltd | 半導体装置、不揮発性メモリ装置の制御方法 |
| US8984209B2 (en) | 2011-04-12 | 2015-03-17 | Hitachi, Ltd. | Semiconductor device and method of controlling non-volatile memory device |
| US9069662B2 (en) | 2011-04-12 | 2015-06-30 | Hitachi, Ltd. | Semiconductor device and method of controlling non-volatile memory device |
| US9286212B2 (en) | 2011-04-12 | 2016-03-15 | Hitachi, Ltd. | Semiconductor device and method of controlling non-volatile memory device |
| JP2015148500A (ja) * | 2014-02-06 | 2015-08-20 | コニカミノルタ株式会社 | イムノアッセイ装置およびイムノアッセイ法 |
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