JP2012221338A - 半導体装置、不揮発性メモリ装置の制御方法 - Google Patents
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Abstract
【解決手段】本半導体装置(メモリモジュールMM0)の制御回路(SC0)は、データ書込みの要求に対し、上書き可能な不揮発性メモリ装置(NVM)へのデータ書込みの際、上書き要求であっても上書き動作せずに、データの書込と消去のサイズを同じにして、メモリ(NVM)のアドレスを連続的に割当てて使用し、メモリ(NVM)の使用のバラツキを抑え平準化する仕組みにより、長寿命化などを実現する。制御回路(SC0)は、(a)第1のアドレスのデータの消去動作、またはフラグ値を無効に設定する動作と、(b)第1のアドレスとは別の第2のアドレスに対するデータの書込動作、またはフラグ値を有効に設定する動作との2種類の動作のセットによりデータ書込みを実現する。
【選択図】図1
Description
NAND型フラッシュメモリは、SSD(Solid State Drive)やメモリカードなどのストレージ装置へ利用されている。複数のNAND型フラッシュメモリとコントローラとから構成されるSSDは、サーバー機器、ラップトップPC、ネットブック(ノートPC)などへ利用されている。
抵抗変化型不揮発性メモリとして、相変化メモリ(Phase Change Memory)、抵抗変化メモリ(ReRAM:Resistive RAM)、等が開発されている。
例えば4GbitのNAND型フラッシュメモリ(非特許文献4等)は、2048+64=2112バイトから成るページと、64個のページから成るブロック(131072+4096=135168バイト)と、4096ブロックから成るチップとで構成されている。
抵抗変化型不揮発性メモリである相変化メモリ等のメモリは、前述のように、データ書き込み回数の上限値はあるが、データの上書きが可能であり、その最小単位は1バイトと小さく、つまり必要なデータサイズ分のみを書き換え可能であることが判明した。
本発明及び実施の形態は、以下のような特徴要素を有する構成である。
本半導体装置(メモリモジュール)において、制御回路からメモリ装置(不揮発性メモリ装置)へのデータ書込みを含む処理動作の制御に係わる以下のような方式(構成)を採用する。メモリ装置としては、例えば相変化メモリ等の抵抗変化型不揮発性記憶装置を採用する。この場合、前述の特性{(1)書込み回数の上限、(2)書込と消去のサイズが同じ、(3)上書き可能、(4)書込みメモリセル抵抗値バラツキ、等}を有する。制御回路は、情報処理装置(ホスト)からのデータの書き込みや読み出しの要求/指示を受け、メモリ装置に対するデータの書き込みや読み出しの処理動作を制御する。
制御回路等は、上記(a)[消去動作]におけるデータ消去単位のサイズと、上記(b)[書込動作]におけるデータ書き込み単位のサイズと、が等しくなるように、所定のサイズの単位でアドレス情報などを管理し、当該単位でメモリ装置に対するデータ消去及び書込み等を制御する。制御回路は、上記単位として、例えば、メモリ装置の物理アドレス領域(セクタ)の単位と、連続する複数の物理アドレス領域(セクタ)の集まりによる単位(物理セグメント)との各単位のアドレス情報を管理する(例えば物理アドレステーブル、物理セグメントテーブル)。
制御回路等は、上記(a)、(b)の動作のための情報管理を行う。制御回路は、メモリ装置における物理アドレス等の単位の領域ごとに、当該領域及びその格納データの有効/無効状態を表すフラグ情報を管理する。そして、制御回路は、上記(a)+(b)の動作において、例えば、(a)動作で第1の領域の該当データを消去/無効化した場合は対応するフラグ値を0にし、(b)動作で第2の領域に書込みデータを書き込んだ場合は対応するフラグ値を1にする。
制御回路等は、メモリ領域全体における物理アドレス等の単位の領域ごとに、データの消去回数(もしくは書込回数)の情報管理を行う。例えば上記(a)[消去動作]の実行ごとに、消去回数をカウントアップする。あるいは(b)[書込動作]の実行ごとに書込回数をカウントアップする。なお(a)と(b)がセットで対応するので、消去回数の概念と書込回数の概念とが対応する。
制御回路等は、上記回数やフラグの情報を用いて、メモリ領域全体における使用(消去や書込)のバラツキを抑え平準化するように、次にデータを書込む対象(先)となるアドレス/領域を選択(決定)する。制御回路は、上記次の書込み先を選択するためのアドレス情報(例えば物理アドレス情報)を管理する(例えば第1のテーブル:書込み物理アドレステーブル)。アドレス/領域ごとに、上記回数やフラグの情報などを対応付けて管理する。特に制御回路内に第1のテーブルを保持することにより処理高速化を図る。
制御回路は、メモリ領域における連続的(シーケンシャル)なアドレス(物理アドレス等)へデータを書き込むように情報管理及び制御を行う。制御回路は、前記次のデータ書込み先のアドレス/領域を選択(決定)し前記(a)第1の領域の[消去動作]+(b)第2の領域の[書込動作]を行うにあたり、例えば、メモリ領域全体の複数の物理アドレスの中から物理アドレス値の順に連続的に割当てて使用する。例えば物理アドレス値を最初から最後まで使い切った場合は最初の物理アドレス値に戻って同様に繰り返し使用する。特に前記セットの動作で、使用済みの第1の領域に対して未使用の第2の領域を選択する場合も、第1、第2の領域で連続したアドレスとなるようにする。例えば、本装置の使用開始時から、上記のようにメモリ領域を連続的なアドレスで使用し続ける。上記により、メモリ領域の使用(消去や書込)が平準化される。
制御回路等は、外部の情報処理装置(ホスト)からの要求における論理アドレスと、メモリ装置の物理アドレスと、の対応関係(割当)を情報管理する(例えばアドレス変換テーブル)。特に、論理アドレス空間の大きさよりも物理アドレス空間の大きさに余裕を確保した構成とする。例えば、前記(a)動作の際、無効化動作として第1の領域のフラグ値の更新(1から0へ変更)のみ行い、時間的に後で、消去動作として第1の領域のデータ削除処理を行う。
また、制御回路は、前記各種の情報管理のためのテーブル情報を、制御回路内部に備えるメモリ装置内、もしくは、制御回路外部でメモリモジュール内部に備えるメモリ装置内に保有し管理する。例えば、前記物理アドレス、前記物理セグメント、前記フラグ、及び前記回数の情報などを管理するテーブルや、前記論理アドレスと物理アドレスの対応関係(変換)を管理するテーブルや、前記次の書込み先のアドレスを選択するための第1のテーブルなどを保有する。
制御回路は、情報処理装置(ホスト)からのデータ書込み要求(例えば、論理アドレス、書込みデータ、サイズ、等を伴う)に対して、前記管理情報(テーブル)を参照し、論理アドレスに関係付け(割当)られる物理アドレス、及びフラグや回数などの情報を読み出し、書込みデータの書込み先とする物理アドレス(第2のアドレス/領域)を選択(決定)する。例えば、制御回路は、メモリ装置のデータ格納済みの状態(フラグ値が1(有効))の物理アドレス(第1の領域)に対するデータ書込み要求(上書き要求)である場合、当該アドレスとは別の新たにデータ書込みが可能な状態(フラグ値が0(無効))である連続的な物理アドレス(第2の領域)を、第1のテーブルの複数のアドレスの中から、次の書込み先として選択(決定)する。制御回路は、上記次のアドレス(第2の領域)を選択すると、上記第1の領域の該当データに対する(a)[消去動作/無効化動作]を行い、それと共に、上記次のアドレス(第2の領域)への書込みデータの(b)[書込動作/有効化動作]を行う。
制御回路は、情報処理装置(ホスト)からのデータ書込み要求及び書込みデータを、制御回路内部(または制御回路外部でメモリモジュール内部)に備える所定のバッファメモリ装置などに転送(格納)する第1の処理単位・動作と、上記書込みデータを前記メモリ装置の次の書込み先のアドレスへ書き込むための所定の事前準備の処理(少なくとも次の書込み先のアドレスの決定を含む)を行う第2の処理単位・動作と、上記バッファメモリ装置の書込みデータを、メモリ装置の次の書込み先のアドレスへ書き込む第3の処理単位・動作とを、パイプライン処理する。
本メモリモジュール(MM0)である半導体装置は、例えば、制御回路装置(SC0)と、複数の不揮発性メモリ装置(NVM)と、ランダムアクセスメモリ(RM)と、を備える。制御回路装置(SC0)内部に、前記次の書込み先のアドレス情報を格納する第1のテーブルを保持する。ランダムアクセスメモリ(RM)内部に、前記不揮発性メモリ装置(NVM)の物理アドレス等の管理情報、対応するフラグや回数の管理情報、データ書込み要求の論理アドレス情報と不揮発性メモリ装置(NVM)の物理アドレス情報との対応関係(変換)の管理情報などを格納する第2のテーブルを保持する。制御回路装置(SC0)は、情報処理装置(CC)とのインタフェース回路、情報処理回路、バッファメモリ装置、及びメモリ制御回路などを有する。
制御回路は、無効状態(0)の物理アドレスの最大消去回数と、有効状態(1)の物理アドレスの最小消去回数との差を求め、この差が所定の閾値よりも大きい場合は、このような差を小さくするために(消去回数を平準化するために)、有効状態(1)の物理アドレスに関する最大消去回数の物理アドレスのデータを、無効状態(0)の物理アドレスに関する最大消去回数の物理アドレスへ移動させる。
制御回路は、例えば、装置使用開始時あるいは電源オン直後(起動時)に、制御回路内部及びランダムアクセスメモリ等に格納されている各管理情報のテーブルの内容を初期化し、また不揮発性メモリ装置に格納されている管理情報の内容を初期化する。また、制御回路は、起動終了時(電源オフ直前)には、各テーブル情報を不揮発性メモリ装置内に保存する。また、制御回路は、起動時には、不揮発性メモリ装置内に保存されている各テーブル情報を読み出して再現し、前回の続きの状態から制御を開始する。
図1〜図11を用いて、実施の形態1の情報処理システムについて説明する。実施の形態1は、不揮発性メモリ装置NVM(相変化メモリPM)の物理アドレス(PA)毎のデータ消去動作(消去回数(EC))に関する第1の平準化方法(動的な平準化方法)を含む構成である。この平準化とは、NVM領域のデータ消去動作のバラツキを抑え平準化することを指す。
図1は、実施の形態1の情報処理システムのブロック構成例を示す。本情報処理システムは、情報処理装置CCと、メモリモジュールMM0とが接続される構成である。情報処理装置CCは、本実施の形態では、メモリモジュールMM0へ読み書き保存されるデータを最小512バイト単位の論理アドレスLAで管理するホストコントローラ(CPUチップ等)である。メモリモジュールMM0は、不揮発性ストレージ装置である半導体装置である。
図2は制御回路SC0の構成例を示す。制御回路SC0は、インターフェース回路HIFと、バッファBUF{BUF0〜BUF3}(バッファメモリ装置)と、ブート用不揮発性メモリ装置NVM0と、書込み物理アドレステーブルNXPATと、調停回路ARBと、情報処理回路MNGと、NVM{NVM10〜NVM17}をそれぞれ直接制御するメモリ制御装置NC{NC0〜NC7}と、ランダムアクセスメモリRMを直接制御するメモリ制御装置RMCと、を有する構成である。図2の構成例では、複数(4個)のバッファBUF{BUF0〜BUF3}を有する。
図3は、本実施の形態で図1の不揮発性メモリ装置NVM{NVM10〜NVM17}として使用する例である、相変化メモリPMのブロック構成例を示す。相変化メモリPMは、クロック生成回路SYMD、ステータスレジスタSTREG、アドレス・コマンドインターフェース回路ADCMDIF、入出力バッファIOBUF、制御回路CNTLOGIC、温度センサTHMO、データ制御回路DATACTL、及び複数のメモリバンクBK{BK0〜BK3}、等を有する構成である。各メモリバンクBKにおいては、複数のメモリアレイARY{ARY0〜m}、ロウアドレスラッチRADLT、カラムアドレスラッチCADLT、ロウデコーダROWDEC、カラムデコーダCOLDEC、データ選択回路DSW1、及びデータバッファDBUF0,DBUF1、等が含まれる構成である。各メモリアレイARYにおいては、複数のメモリセルc(相変化型メモリ素子)、ビット線選択回路BSW、センスアンプSA、及びライトドライバWDR、等が含まれる構成である。
図4は、本情報処理システム(図1)の電源投入(オン)時の初期シーケンス例を示す。t1期間(PwOn)で、情報処理装置CC、メモリモジュールMM0内の不揮発性メモリ装置NVM{NVM10〜NVM17}、ランダムアクセスメモリRM、及び制御回路SC0へ電源投入する。
図5は、RMに格納されている物理アドレステーブルPATの構成例を示している。PATは、物理アドレスPA(PA[31:0])と、当該物理アドレスPAに対応した、有効フラグVF、及び消去回数ECとを有して構成される。本実施の形態では、物理アドレスPA(PA[31:0])(32ビット)は、上位12ビットによる物理セグメントアドレスPSA(PA[31:20])と、下位20ビットによる物理アドレス(PA[19:0])(なお32ビットのPAとの区別のためPPAとする)と、を有して構成される。
図6は、RMに格納されている物理セグメントテーブルPST{PST1,PST2}の構成例を示す。PSTは、物理セグメントアドレスPSA(図5)に関する管理テーブルであり、図6(a)は、無効物理アドレスIPAに関する物理セグメントテーブルPST1を示し、図6(b)は、有効物理アドレスVPAに関する物理セグメントテーブルPST2を示す。
本実施の形態で用いる各種の単位やサイズの構成例についてまとめると以下である。図1のNVM(PM)の領域における、1物理アドレスPA領域=1セクタ=512バイトである。また、1物理セグメントアドレスPSA領域は、20ビット分(2048個)のPA(セクタ)の連続的な集まりによる単位であり、1メガバイト(2048×512バイト)である。図5,図6のように、12ビット分(4096個)の物理セグメントアドレスPSA(0〜FFF)を有し、20ビット分の物理アドレスPA(0〜F_FFFF)を有する。
図7は、制御回路SC0に格納されている書込み物理アドレステーブルNXPATを示す。図7(a)は、装置使用開始時のNXPATの初期設定例を示す。図7(a)は、NXPATの内容の更新状態例を示す。NXPATは、不揮発性メモリ装置NVM{NVM10〜NVM17}へデータを書き込む際に次に使用するNVMの物理アドレスPA(NXPA)を決定(選択)するために用いるテーブルである。NXPATは、複数(N)組の物理アドレスPA(NXPA)の情報の登録に対応している。
なお、本実施の形態で、(b)[書込動作]のデータサイズ(例えば1セクタ=512バイト)とは別に、制御回路CS0からNVMのメモリセル群に対して一度に書き込みできる最大のサイズ(「最大書込サイズ」)は、例えば図3のNVMの[チップあたりのバッファのサイズ]×[並列チップ数]=M×512バイト(セクタ)、である。例えばM=16×8=128である(128個の物理アドレスPA分)。このように一度に並列でMセクタ分のデータ書き込みができる構成に対応して、書込み物理アドレステーブルNXPATに、少なくともN=M個分の書込み物理アドレス情報を登録・保持させるとよい。
図8(a)は、RMに格納されているアドレス変換テーブルATTの構成例を示す。図8(b)は、図8(a)のATTの内容に対応して、不揮発性メモリ装置NVM側に格納される情報を示す。図8(a),(b)は、NVM使用開始時の初期設定状態例を示している。ATTは、情報処理装置CCから制御回路SC0へ入力(指定)された論理アドレスLAを、不揮発性メモリ装置NVMの物理アドレスPAへ変換するために使用するテーブルであり、LAとPAの対応関係が設定される。
情報処理装置CCからインターフェース信号HDH_IFを通じてメモリモジュールMM0へライトリクエストWQが入力された場合における不揮発性メモリ装置NVMへのデータ書き込み例は以下である。
図9は、情報処理装置CCからメモリモジュールMM0の制御回路SC0へライトリクエストWQが入力された際にMM0(SC0)が行うデータ書込み動作の処理フロー例を示す。本実施の形態では、SC0内の情報処理回路MNGは、複数(8個)のNVM{NVM10〜NVM17}の中(メモリ領域)へ、前述の512バイトのサイズの物理アドレスPA領域(セクタ)毎に書込みデータ(WDATA)を書き込む。例えばライトリクエストWQ01は、論理アドレス値LA=0、データ書込み命令WT、セクタカウントSEC=1、512バイト単位の書込みデータWDATA(WDATA01)、が含まれるとする。図9の各処理主体は主にSC0(MNG)である。また図9は、制御回路SC0が備える書込み物理アドレステーブルNXPATが1つの場合(図2)の処理例である。
図10では、図9のStep112に対応した、情報処理回路MNGがデータをNVMへ書き込むために必要な書込み物理アドレステーブルNXPATの更新の処理フロー例を示す。MM0は、NXPATを更新するために、まず物理セグメントアドレスPSAを決定し、次にこのPSA内の物理アドレスPAを決定する、という流れになる。ランダムアクセスメモリRMには、前述の図6のPST1,2のように、物理セグメントアドレスPSA毎に、無効物理アドレスIPAの総数TNIPA、有効物理アドレスVPAの総数TNVPA、IPA,VPAの中で消去回数ECの最小値ECminを持つ物理アドレスIPAmin,VPAmin、及び当該最小消去回数ECmin、といった情報が格納されている。
図11は、アドレス変換テーブルATT及び不揮発性メモリ装置NVM{NVM10〜NVM17}の情報の更新状態例を示す。図11(a)は、図8のATT及びNVMの初期状態に対して、制御回路SC0がNVMへライトリクエストWQ(WQ1〜WQ3)によるデータWDATAを書き込んだ後(NVM使用開始後)の状態を示している。更に図11(b)は、図11(a)の状態の後に、続いて、制御回路SC0がNVMへライトリクエストWQ(WQ4〜WQ9)によるデータWDATAを書き込んだ後の状態を示している。図8と同様に、ATT及びNVMに格納される各アドレス、データ、及びフラグ等の値を示している。
本方式で、(a)[消去動作/無効化動作]+(b)[書込動作/有効化動作]のセット動作の例は以下である。1回の1PA(セクタ)分のデータ書込動作の際、新規のデータ書き込みの場合など、有効フラグVF=0のアドレスへの書き込みの場合は、当然ながら消去動作を伴わず即時に書き込みされる。上書き要求の場合など、有効フラグVF=1のアドレスへの書き込みの場合は、当該第1のアドレス領域には上書きせず、無効化動作(VF(DVF)値の更新(1→0))、及びデータ消去(全ビットのリセット)が行われ、続いて、第1のアドレス領域とは別の連続的な第2のアドレス領域(VF=0である次の書込み物理アドレスNXPAの領域)に対する書込みデータの書き込み動作、及び有効化動作(VF(DVF)値の更新(0→1))が行われる。
以上のように、実施の形態1によれば、制御回路SC0により、書込み物理アドレステーブルNXPAT等の管理に基づき、情報処理装置CCからのデータ書込み要求(WQ)に対して不揮発性メモリ装置NVM(相変化メモリPM)の次の書込み先のアドレス(NXPA)を選択(決定)し、NVM領域の使用(書込・消去)のバラツキを抑え平準化する仕組みにより、前述のNAND型フラッシュメモリ及び抵抗変化型不揮発性メモリの問題点(回数上限による寿命、データ書き込み等の非効率性、データ読み出し信頼性など)に関して改善でき、長寿命化、高信頼性、高処理性能などを実現できる。
図12等を用いて、実施の形態2の情報処理システムについて説明する。実施の形態2では、不揮発性メモリ装置NVM(相変化メモリPM)の物理アドレスPA毎のデータ消去動作(消去回数EC)に関する第2の平準化方法(静的な平準化方法)について示す。なお実施の形態2は、システム構成などは実施の形態1(図1等)と同様であり、制御回路SC0などにおける処理内容が異なる。
図12は、制御回路SC0(情報処理回路MNG)が実行する、不揮発性メモリ装置NVM(相変化メモリPM)の物理アドレスPA毎の消去回数ECのバラツキを抑え平準化する処理フローを示す。
図13等を用いて、実施の形態3の情報処理システムについて説明する。実施の形態3では、実施の形態1または2の構成を前提として、メモリモジュールMM0(制御回路SC0)による不揮発性メモリ装置NVMへのデータ書込みに関するパイプライン処理を行う構成である。
図13は、情報処理装置CCからメモリモジュールMM0へ連続して複数のライトリクエストWQが発生した場合における、メモリモジュールMM0内でパイプライン処理が実行されるデータ書込み動作の一例を示す。横の時間軸でT0等はパイプライン処理単位(動作)に関するタイミングを示す。
図14は、情報処理装置CCからメモリモジュールMM0へリードリクエストRQ(図1)が入力された際における、メモリモジュールMM0が行うデータ読み出し動作の処理フロー例を示している。なお本読み出し処理は各実施の形態で概略同様である。
図15は、実施の形態4における制御回路SC1の構成を示す。制御回路SC1は、図2の制御回路SC0の変形例であり、異なる点として、複数(4個)の書込み物理アドレステーブルNXPAT0〜NXPAT3を備える構成である。NXPAT0〜NXPAT3は、図7と同様に、それぞれ複数(N)の物理アドレスNXPAの情報を登録する。即ち全体の登録数としてはN×4である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
Claims (20)
- 不揮発性メモリ装置と前記不揮発性メモリ装置へのアクセスを行う制御回路装置とを含んで成る半導体装置であって、
前記不揮発性メモリ装置は、上書き可能な特性であり、
前記制御回路装置は、前記不揮発性メモリ装置のアドレス領域へのデータの書込と消去のサイズを同じにするように、所定の管理情報を用いて制御を行い、
前記制御回路装置は、外部からの、第1種のアドレス及び書込みデータを伴うデータ書込みの要求に対し、当該第1種のアドレスに対して当該第1種のアドレスとは独立に前記不揮発性メモリ装置の連続的な第2種のアドレスを割当てる制御を行い、
前記制御回路装置は、前記要求が、前記第1種のアドレスに対して割当てられている第2種のアドレスに対応する第1の領域の書込みデータに対する上書き要求である場合、データ上書き動作を行わずに、
(a)前記第1の領域の書込みデータの消去動作、または当該第1の領域のフラグ値を無効状態に設定する無効化動作と、
(b)前記第1の領域とは別に割当てられる第2の領域に対応する第2種のアドレスに対する前記書込みデータの書込動作、または当該第2の領域のフラグ値を有効状態に設定する有効化動作と、
の2種類の動作のセットにより前記データ書込みを実現すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記管理情報として、前記不揮発性メモリ装置のアドレス領域ごとに、当該アドレス領域の格納データの有効状態/無効状態を表す有効フラグ情報を管理し、
前記制御回路装置は、前記(a)と(b)のセットの動作において、前記(a)の動作で前記第1の領域のデータを消去及び無効化する場合は対応する有効フラグ値を0にし、前記(b)の動作で前記第2の領域のデータを書込み及び有効化する場合は対応する有効フラグ値を1にし、
前記制御回路装置は、前記要求に対し次の書込み先となる前記第2の領域のアドレスを決定する際、前記有効フラグ値が無効状態のアドレスから選択すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記管理情報として、前記不揮発性メモリ装置の全体におけるアドレス領域ごとに、データの消去ないし書込の回数の情報を管理し、前記(a)ないし(b)の動作の実行ごとに、前記回数をカウントアップし、
前記制御回路装置は、前記要求に対し次の書込み先となる前記第2の領域のアドレスを決定する際、前記回数が少ないアドレスから選択すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記要求に対する前記(a)の第1の領域に対する消去動作と前記(b)の第2の領域に対する書込動作とのセットの動作にあたり、次の書込み先となる第2の領域のアドレスを決定する際、前記不揮発性メモリ装置の全体における連続的な物理アドレスへデータを書き込むように、前記不揮発性メモリ装置の複数の物理アドレスの中から物理アドレス値の順に割当て使用するように決定すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記(a)の消去動作の単位のデータのサイズと、前記(b)の書込動作の単位のデータのサイズとが同じになるように、所定のサイズの単位として、前記不揮発性メモリ装置の物理アドレス、及び複数の連続する物理アドレスの集まりによる物理セグメント、を含むアドレス情報を管理すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記不揮発性メモリ装置の全体における消去ないし書込のバラツキを抑え平準化するために、前記要求に対し次の書込み先となる第2の領域のアドレスを選択するための候補となる複数の前記不揮発性メモリ装置のアドレスの情報を前記要求よりも事前に登録しておき内容を随時更新する第1のテーブルを管理し、
前記制御回路装置は、前記データ書込みの要求に対し、前記第1のテーブルに登録されているアドレス情報の中から、前記次の書込み先となる第2の領域のアドレスを選択する処理を行うこと、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記外部からのデータ書込みの要求における論理アドレスと、前記不揮発性メモリ装置の物理アドレスと、の割当ての対応関係を含む管理情報を保有し、
前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとに、当該物理アドレスと対応関係を持つ論理アドレスの情報を格納すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
ランダムアクセスメモリを備え、
前記制御回路装置は、前記ランダムアクセスメモリの内部に、前記外部からのデータ書込みの要求における論理アドレスの情報、前記不揮発性メモリ装置の物理アドレスの情報、前記アドレス領域ごとのフラグの情報、及び前記アドレス領域ごとのデータの消去ないし書込の回数の情報、を含む管理情報を保有すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとに、データ、当該物理アドレスと対応関係を持つ論理アドレスの情報、及び当該物理アドレスに格納されるデータの有効状態/無効状態を表すデータ有効フラグの情報を格納すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、
前記外部からのデータ書込みの要求及び書込みデータを前記制御回路装置の内部に備えるバッファメモリ装置に転送する第1の処理単位と、
前記書込みデータを前記不揮発性メモリ装置の次の書込み先の第2のアドレスへ書込むための所定の事前準備の処理を行う第2の処理単位と、
前記バッファメモリ装置に格納されている前記書込みデータを前記不揮発性メモリ装置の前記次の書込み先の第2のアドレスへ書き込む第3の処理単位と、
をパイプライン処理すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記不揮発性メモリ装置の領域における、前記無効状態のアドレスの最大消去回数と、前記有効状態のアドレスの最小消去回数との差を求め、当該差が所定の閾値よりも大きい場合、前記有効状態のアドレスに関する最小消去回数のアドレスのデータを、前記無効状態のアドレスへ移動させる処理を行うこと、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、前記要求ごとに、前記(a)の動作、前記(b)の動作の順で行い、前記(a)の動作では、前記第1の領域に対応するフラグ値を無効状態に設定する無効化動作と、その後の、当該第1の領域のデータの消去動作とを行い、前記(b)の動作では、前記第2の領域への書込みデータの書込み動作と、その後の、当該第2の領域に対応するフラグ値を有効状態に設定する有効化動作とを行うこと、を特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記制御回路装置は、内部に、前記第1のテーブルを保持し、
前記第1のテーブルには、複数(N)の前記不揮発性メモリ装置の物理アドレスの情報を登録し、前記物理アドレスごとに、当該アドレス領域の格納データの有効状態/無効状態を表すフラグ情報、及び、当該アドレス領域のデータの消去回数の情報を管理し、
前記制御回路装置は、前記要求に対し前記第2の領域のアドレスの決定の際、前記第1のテーブルの複数(N)のアドレスの中から順に選択すること、を特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとのデータの消去ないし書込の回数を所定の閾値と比較し、当該閾値よりも小さい物理アドレスを、前記第1のテーブルに登録すること、を特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1のテーブルは、複数(N)の前記不揮発性メモリ装置の物理アドレスの情報を登録し、前記複数(N)は、前記制御回路装置から前記不揮発性メモリ装置へ一度にデータを書込み可能な最大のサイズに応じた数であること、を特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記データ書込みの要求における論理アドレスの空間に対し、前記不揮発性メモリ装置の物理アドレスの空間の方がサイズが大きい構成とし、
前記制御回路装置は、前記連続的な物理アドレスの割当てにおいて、前記不揮発性メモリ装置の物理アドレス値を最初から最後まで順に使用し、最後まで使用し切ると最初に戻って同様に繰り返し使用すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記制御回路装置は、使用開始時、起動時の電源オンの後、前記制御回路装置の内部に有する管理情報の内容を初期化し、前記不揮発性メモリ装置に格納されている管理情報の内容を初期化し、
前記制御回路装置は、起動終了時の電源オフの前、前記管理情報を、前記不揮発性メモリ装置の内部に保存し、
前記制御回路装置は、起動時の電源オンの後、前記不揮発性メモリ装置の内部に保存されている前記管理情報を読み出し、前回の続きの状態から制御を開始すること、を特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリ装置は、相変化メモリ装置であること、を特徴とする半導体装置。 - 不揮発性メモリ装置へのアクセスを行う制御回路装置における前記不揮発性メモリ装置へのデータ書込みを含む処理動作の制御を行う、不揮発性メモリ装置の制御方法であって、
前記不揮発性メモリ装置は、上書き可能な特性であり、
前記制御回路装置は、前記不揮発性メモリ装置のアドレス領域へのデータの書込と消去のサイズを同じにするように、所定の管理情報を用いて制御を行い、
前記制御回路装置により、外部からの、第1種のアドレス及び書込みデータを伴うデータ書込みの要求に対し、当該第1種のアドレスに対して当該第1種のアドレスとは独立に前記不揮発性メモリ装置の連続的な第2種のアドレスを割当てる処理手順と、
前記制御回路装置により、前記要求が、前記第1種のアドレスに対して割当てられている第2種のアドレスに対応する第1の領域の書込みデータに対する上書き要求である場合、データ上書き動作を行わずに、
(a)前記第1の領域の書込みデータの消去動作、または当該第1の領域のフラグ値を無効状態に設定する無効化動作と、
(b)前記第1の領域とは別に割当てられる第2の領域に対応する第2種のアドレスに対する前記書込みデータの書込動作、または当該第2の領域のフラグ値を有効状態に設定する有効化動作と、
の2種類の動作のセットにより前記データ書込みを実現する処理手順と、を有すること、を特徴とする、不揮発性メモリ装置の制御方法。 - 請求項19記載の不揮発性メモリ装置の制御方法において、
前記制御回路装置は、
前記要求に対し次の書込み先となる第2の領域のアドレスを選択するための候補となる複数の前記不揮発性メモリ装置のアドレスの情報を第1のテーブルに登録しておく処理手順と、
外部から入力される前記データ書込みの要求及び書込みデータを前記制御回路装置内部に転送する処理手順と、
前記要求を解読し、所定の管理情報を参照し、当該要求で指定された論理アドレスに対する、前記不揮発性メモリ装置の物理アドレス、及び当該物理アドレスに対応するフラグ値を確認する処理手順と、
前記上書き要求の場合に、前記第1のテーブルに登録されているアドレス情報の中から前記次の書込み先となる第2の領域のアドレスを選択する処理手順と、
前記(a)の第1の領域のフラグ値を無効状態に設定するように前記管理情報を更新し、前記不揮発性メモリ装置の第1の領域のアドレスに当該フラグ値に対応する管理情報を格納する処理手順と、
前記(b)の第2の領域のフラグ値を有効状態に設定するように前記管理情報を更新し、前記不揮発性メモリ装置の第2の領域のアドレスに当該フラグ値に対応する管理情報を格納する処理手順と、
前記(a),(b)の動作で前記フラグ値が更新された前記不揮発性メモリ装置のアドレスに対応する消去回数をカウントアップする処理手順と、
前記フラグ及び消去回数の情報に基づき、前記第1のテーブルに登録されるアドレスを更新する処理手順と、を有すること、を特徴とする、不揮発性メモリ装置の制御方法。
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