TWI576846B - 快閃記憶體的資料寫入方法與其控制裝置 - Google Patents

快閃記憶體的資料寫入方法與其控制裝置 Download PDF

Info

Publication number
TWI576846B
TWI576846B TW103144137A TW103144137A TWI576846B TW I576846 B TWI576846 B TW I576846B TW 103144137 A TW103144137 A TW 103144137A TW 103144137 A TW103144137 A TW 103144137A TW I576846 B TWI576846 B TW I576846B
Authority
TW
Taiwan
Prior art keywords
flash memory
polarity
threshold voltage
nth
data
Prior art date
Application number
TW103144137A
Other languages
English (en)
Other versions
TW201624487A (zh
Inventor
林璟輝
楊宗杰
Original Assignee
慧榮科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股份有限公司 filed Critical 慧榮科技股份有限公司
Priority to TW103144137A priority Critical patent/TWI576846B/zh
Priority to CN201910955359.7A priority patent/CN110808078B/zh
Priority to CN201510140113.6A priority patent/CN106158023B/zh
Priority to KR1020150176747A priority patent/KR101740417B1/ko
Priority to US14/972,103 priority patent/US9627047B2/en
Publication of TW201624487A publication Critical patent/TW201624487A/zh
Priority to US15/431,643 priority patent/US10163499B2/en
Application granted granted Critical
Publication of TWI576846B publication Critical patent/TWI576846B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits

Description

快閃記憶體的資料寫入方法與其控制裝置
本發明係有關於讀一快閃記憶體的資料寫入方法與其控制裝置，尤指提高一快閃記憶體的使用壽命與操作速度的方法與其控制裝置。
一般而言，當一快閃記憶體控制電路將一資料寫入一快閃記憶體內的一個記憶單元時，該快閃記憶體控制電路會先將之前儲存在該記憶單元內的資料抹除，接著才將該資料寫入該記憶單元內。然而此一做法將會拖慢該快閃記憶體的資料寫入速度，因為該快閃記憶體控制電路必須要花時間來將之前儲存在該記憶單元內的資料抹除。再者，一般而言，一快閃記憶體的使用壽命是受限於該快閃記憶體的寫入與抹除次數。若該快閃記憶體的寫入與抹除次數越高，則該快閃記憶體的使用壽命就越低。反之，若該快閃記憶體的寫入與抹除次數越少，則該快閃記憶體的使用壽命就越高。因此，如何同時提高該快閃記憶體的資料寫入速度以及使用壽命已成為此領域所亟需解決的問題。
因此，本發明所提供的方法與其控制裝置主要是提高一快閃記憶體的使用壽命與操作速度。
依據本發明之一第一實施例，揭示了一種將資料寫入一快閃記憶體單元的方法。該方法包含有：於第n次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n資料位元的一資料極性；依據該第n資料位元的該資料極性來選擇性地對該快閃記憶體單元之一浮閘注入一第n電荷 量；於第n+1次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n+1資料位元的該資料極性；以及依據該第n+1資料位元的該資料極性來選擇性地對該快閃記憶體單元之該浮閘注入一第n+1電荷量；其中該第n+1電荷量係不同於該第n電荷量，以及n係不小於1的正整數。
依據本發明之一第二實施例，揭示了一種控制裝置，該控制裝置用來將資料寫入一快閃記憶體單元。該控制裝置包含有一判斷電路以及一寫入電路。該判斷電路用來於第n次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n資料位元的一資料極性。該寫入電路係用來依據該第n資料位元的該資料極性來選擇性地對該快閃記憶體單元之一浮閘注入一第n電荷量；其中該判斷電路另用來於第n+1次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n+1資料位元的該資料極性，該寫入電路另用來依據該第n+1資料位元的該資料極性來選擇性地對該快閃記憶體單元之該浮閘注入一第n+1電荷量，該第n+1電荷量係不同於該第n電荷量，以及n係不小於1的正整數。
因此，本發明的一實體記憶體分頁在資料寫入的過程中就可以大幅減少電荷抹除的次數，進而提高了該實體記憶體分頁的資料寫入速度以及使用壽命。
100‧‧‧控制裝置
102‧‧‧快閃記憶體單元
104‧‧‧判斷電路
106‧‧‧寫入電路
108‧‧‧設定電路
1022‧‧‧控制閘
1024‧‧‧浮閘
1026‧‧‧氧化層
1028‧‧‧源極區域
1030‧‧‧汲極區域
1032‧‧‧P型基底
200‧‧‧方法
202~216‧‧‧步驟
302~304、402~408、502~516、602~604、702~708、802~816‧‧‧電荷量
第1圖係本發明一種控制裝置之一實施例示意圖。
第2圖係本發明一種將資料寫入一快閃記憶體單元的方法之一實施例流程圖。
第3圖係本發明一快閃記憶體單元被寫入一第1資料位元後的一浮閘內的電荷量之一實施例示意圖。
第4圖係本發明一快閃記憶體單元被寫入一第2資料位元後的一浮閘內的電 荷量之一實施例示意圖。
第5圖係本發明一快閃記憶體單元被寫入一第3資料位元後的一浮閘內的電荷量之一實施例示意圖。
第6圖係本發明一個實體記憶體分頁於第1次被分別寫入8192個資料位元後的電荷量分佈之一實施例示意圖，
第7圖係本發明一個實體記憶體分頁於第2次被分別寫入8192個資料位元後的電荷量分佈之一實施例示意圖。
第8圖係本發明一個實體記憶體分頁於第3次被分別寫入8192個資料位元後的的電荷量分佈之一實施例示意圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第1圖。第1圖所示係依據本發明一種控制裝置100之一實施例示意圖。控制裝置100係一快閃記憶體控制電路，因此第1圖另繪示出一快閃記憶體單元102。控制裝置100包含有一判斷電路104、一寫入電路106以及一設定電路108。判斷電路104係用來於第n次寫入快閃記憶體單元102時，判斷要被寫入快閃記憶體單元102的一第n資料位元的一資料極性。寫入電路106係用來依據該第n資料位元的該資料極性來選擇性地對快閃記 憶體單元102之一浮閘(floating gate)注入一第n電荷量。此外，判斷電路104另用來於第n+1次寫入快閃記憶體單元102時，判斷要被寫入快閃記憶體單元102的一第n+1資料位元的該資料極性，寫入電路106另用來依據該第n+1資料位元的該資料極性來選擇性地對快閃記憶體單元102之該浮閘注入一第n+1電荷量，該第n+1電荷量係不同於該第n電荷量，以及n係不小於1的正整數。設定電路108係用來決定出對應第n個資料位元的一第n個臨界電壓。
快閃記憶體單元102可視為一顆金屬氧化層半導體場效電晶體(MOSFET)，該金屬氧化層半導體場效電晶體的閘極會包含有一控制閘1022以及一浮閘1024，其中控制閘1022與浮閘1024之間是由一氧化層1026來區隔。為了方便敘述，本實施例的快閃記憶體單元102是以一N型效電晶體來加以實作，因此該金屬氧化層半導體場效電晶體的一源極區域1028以及一汲極區域1030都是N型區域，而源極區域1028以及汲極區域1030之間則係一P型基底(P-substrate)1032。
進一步而言，控制裝置100的操作可以簡化為第2圖所示的步驟。第2圖所示係依據本發明一種將資料寫入快閃記憶體單元102的方法200之一實施例流程圖。倘若大體上可達到相同的結果，並不需要一定照第2圖所示之流程中的步驟順序來進行，且第2圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。此外，以下針對本實施例技術特徵的描述是假設快閃記憶體單元102於一開始並沒有儲存任何的資料位元。因此，本實施例的方法200包含有：步驟202：開始快閃記憶體單元102的資料寫入操作；步驟204：設定n=1，n係代表將資料位元寫入快閃記憶體單元102的次數；步驟206：於第n次寫入快閃記憶體單元102時，判斷電路104判斷要被寫入快閃記憶體單元102的該第n資料位元的該資料極性，若該資 料極性為一第一極性(即位元1)，則跳至步驟208，若該資料極性為一第二極性(即位元0)，則跳至步驟214；步驟208：寫入電路106不對快閃記憶體單元102之浮閘1024注入一第n電荷量；步驟210：設定電路108決定出一第n個臨界電壓Vth_n；步驟212：設定n=n+1，並判斷n是否≦nmax，若是，則跳至步驟206，若否，則跳至步驟216；步驟214：寫入電路106對快閃記憶體單元102之浮閘1024注入該第n電荷量，跳至步驟210；步驟216：停止將資料寫入快閃記憶體單元102。
首先，在步驟202中，當快閃記憶體單元102還沒有被寫入資料位元之前，快閃記憶體單元102的浮閘1024並不具有電荷。接著，在步驟206中，當第1次(即n=1)寫入快閃記憶體單元102時，判斷電路104會用來判斷要被寫入快閃記憶體單元102的該第1資料位元的該資料極性，若該資料極性為該第一極性(即位元1)，則寫入電路106不對快閃記憶體單元102之浮閘1024注入一第1電荷量(步驟208)。若該資料極性為一第二極性(即位元0)，則寫入電路106對快閃記憶體單元102之浮閘1024注入該第1電荷量(步驟214)。在本實施例中，該第一極性是位元1，而該第二極性是位元0，然此並不作為本發明的限制所在。在本發明的另實施例中，該第一極性亦可以是位元0，而該第二極性則可以是位元1，此亦屬於本發明的範疇所在。因此，在本實施例中，若該資料極性是位元1，則快閃記憶體單元102的浮閘1024會維特在不具有電荷的狀態。反之，若該資料極性是位元0，則快閃記憶體單元102的浮閘1024會被注入該第1電荷量，如第3圖所示。第3圖所示係依據本發明快閃記憶體單元102被寫入第1資料位元後的浮閘1024內的電荷量之一實施例示意圖。從第3圖可以得知，若該資料極性是位元1，則快閃記憶體單元102的浮閘1024內的電荷量可以用302來表示。若該資料極性是 位元0，則快閃記憶體單元102的浮閘1024內的該第1電荷量可以用304來表示。請注意，在第3圖中繪示出標號302只是為了更方便描述本案快閃記憶體單元102的技術特徵，實際上浮閘1024在標號302內並不具有電荷。但是，若該資料極性是位元1，則對快閃記憶體單元102的浮閘1024注入少許電荷量至浮閘1024內(即302)也是屬於本發明的範疇所在。
接著，當快閃記憶體單元102被寫入第1資料位元之後，設定電路108就會決定出一第1個臨界電壓Vth_1(步驟210)，第1個臨界電壓Vth_1係位於標號302與標號304的電荷量之間，如第3圖所示。換句話說，當第1個臨界電壓Vth_1耦接至快閃記憶體單元102之控制閘1022(亦即該閘極)時，第1臨界電壓Vth_1會使得沒有電荷量的快閃記憶體單元102(亦即標號為302的快閃記憶體單元102)導通，以及第1臨界電壓Vth_1會使得具有第1電荷量的快閃記憶體單元102(亦即標號為304的快閃記憶體單元102)不導通。如此一來，當快閃記憶體單元102被寫入第1資料位元之後，在一讀取電路(未顯示)讀取該第1資料位元時，該讀取電路就會產生第1個臨界電壓Vth_1來耦接至快閃記憶體單元102之控制閘1022，若第1臨界電壓Vth_1會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元1。反之，若第1臨界電壓Vth_1不會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元0。
接著，若寫入電路106又要對快閃記憶體單元102進行第2次的資料寫入操作，則n=n+1(即n=2)，並判斷n是否≦nmax，其中nmax代表將資料寫入快閃記憶體單元102的最高次數。當快閃記憶體單元102的寫入次數為nmax時，若要再將資料寫入快閃記憶體單元102，則必需先抹除(erase)浮閘1024內的電荷，再回到驟202以重新開始將資料寫入快閃記憶體單元102。請注意，本發明並沒有限定利用那一個電路來執行步驟212的動作，即設定n=n+1以及判斷n是否≦nmax。在本實施例中，步驟212的動作可以由判斷電 路104、寫入電路106或設定電路108中的任一電路來執行。
請參考第4圖。第4圖所示係依據本發明快閃記憶體單元102被寫入第2資料位元後的浮閘1024內的電荷量之一實施例示意圖。在步驟206中，當第2次(即n=2)寫入快閃記憶體單元102時，判斷電路104會用來判斷要被寫入快閃記憶體單元102的該第2資料位元的該資料極性，若該資料極性為該第一極性(即位元1)，則寫入電路106不對快閃記憶體單元102之浮閘1024注入一第2電荷量(步驟208)。反之，若該資料極性為一第二極性(即位元0)，則寫入電路106對快閃記憶體單元102之浮閘1024注入該第2電荷量(步驟214)。進一步而言，若儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元1，且要被寫入快閃記憶體單元102的該第2資料位元的該資料極性也是位元1，則寫入電路106不對快閃記憶體單元102之浮閘1024注入該第2電荷量，進而使得快閃記憶體單元102之浮閘1024內的電荷量維持不變，亦即第4圖所示標號為402的電荷量。若儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元0，且要被寫入快閃記憶體單元102的該第2資料位元的該資料極性是位元1，則寫入電路106不對快閃記憶體單元102之浮閘1024注入該第2電荷量，進而使得快閃記憶體單元102之浮閘1024內的電荷量維持不變，亦即第4圖所示標號為404的電荷量。若儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元1，且要被寫入快閃記憶體單元102的該第2資料位元的該資料極性是位元0，則寫入電路106對快閃記憶體單元102之浮閘1024注入該第2電荷量，進而使得快閃記憶體單元102之浮閘1024內的電荷量增加至標號為406的電荷量。若儲存在快閃記憶體單元102內的第1資料位元的資料極性是位元0，且要被寫入快閃記憶體單元102的該第2資料位元的該資料極性是位元0，則寫入電路106對快閃記憶體單元102之浮閘1024注入該第2電荷量，進而使得快閃記憶體單元102之浮閘1024內的電荷量增加至標號為408的電荷量。請注意，該第2電荷量至少係該第1電荷量的兩倍，如此一來當快閃記憶體單元102之浮閘 1024被注入該第2電荷量時，標號為406的電荷量才不會與標號為404的電荷量重疊，以及標號為408的電荷量也不會與標號為406的電荷量重疊。
接著，當快閃記憶體單元102被寫入第2資料位元之後，設定電路108就會決定出一第2個臨界電壓Vth_2(步驟210)，第2個臨界電壓Vth_2係位於標號404與標號406的電荷量之間，如第4圖所示，其中當第2個臨界電壓Vth_2耦接至快閃記憶體單元102之控制閘1022(亦即該閘極)時，第2臨界電壓Vth_2會使得電荷量為標號402或404的快閃記憶體單元102導通，以及第2臨界電壓Vth_2會使得電荷量為標號406或408的快閃記憶體單元102不導通。如此一來，當快閃記憶體單元102被寫入第2資料位元之後，在該讀取電路(未顯示)讀取該第2資料位元時，該讀取電路就會產生第2個臨界電壓Vth_2來耦接至快閃記憶體單元102之控制閘1022，若第2臨界電壓Vth_2會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第2資料位元的資料極性是位元1。反之，若第2臨界電壓Vth_2不會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第2資料位元的資料極性是位元0。
同樣的，若寫入電路106又要對快閃記憶體單元102進行第3次的資料寫入操作，則n=n+1(即n=3)，並判斷n是否≦nmax。若n≦nmax，則本方法200會重復執行步驟206、208(或214)、210來選擇性地對快閃記憶體單元102之浮閘1024注入一第3電荷量，並設定對應的第3臨界電壓Vth_3，如第5圖所示。第5圖所示係依據本發明快閃記憶體單元102被寫入第3資料位元後的浮閘1024內的電荷量之一實施例示意圖。從第5圖可以得知，無論儲存在快閃記憶體單元102內的第2資料位元的資料極性是位元1或0，只要被寫入快閃記憶體單元102的該第3資料位元的該資料極性是位元0，則寫入電路106就對快閃記憶體單元102之浮閘1024注入該第3電荷量，以造成標號為510、512、514或516的電荷量。反之，無論儲存在快閃記憶體單元102內的第2資料位元的資料極性是位元1或0，只要被寫入快閃記憶 體單元102的該第3資料位元的該資料極性是位元1，則寫入電路106就不會對快閃記憶體單元102之浮閘1024注入該第3電荷量，以造成標號為502、504、506或508的電荷量。
同理，當快閃記憶體單元102被寫入第3資料位元之後，設定電路108就會決定出一第3個臨界電壓Vth_3(步驟210)，第3個臨界電壓Vth_3係位於標號508與標號510的電荷量之間，其中當第3個臨界電壓Vth_3耦接至快閃記憶體單元102之控制閘1022(亦即該閘極)時，第3臨界電壓Vth_3會使得電荷量為標號502、504、506或508的快閃記憶體單元102導通，以及第3臨界電壓Vth_3會使得電荷量為標號510、512、514或516的快閃記憶體單元102不導通。如此一來，當快閃記憶體單元102被寫入第3資料位元之後，在該讀取電路(未顯示)讀取該第3資料位元時，該讀取電路就會產生第3個臨界電壓Vth_3來耦接至快閃記憶體單元102之控制閘1022，若第3臨界電壓Vth_3會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第3資料位元的資料極性是位元1。反之，若第2臨界電壓Vth_3不會使得快閃記憶體單元102導通，則代表儲存在快閃記憶體單元102內的第3資料位元的資料極性是位元0。
請注意，在本實施例中，第n+1個臨界電壓Vth_n+1係至少高於第n個臨界電壓Vth_n的一倍。舉例而言，若第1個臨界電壓Vth_1為0.3V，則第2個臨界電壓Vth_2可以係0.6V，以及第3個臨界電壓Vth_3可以係1.2V，以此類推。此外，本發明的控制裝置100會另設置一儲存單元(未顯示)來儲存一對照表，其中該對照表係用來記錄快閃記憶體單元102被寫入的次數n以及對應該次數n的第n個臨界電壓Vth_n。如此一來，當該讀取電路(未顯示)需要讀取快閃記憶體單元102內的目前所儲存的第n資料位元時，該讀取電路就可以直接利用該對照表來找到對應的第n個臨界電壓Vth_n，並產生第n個臨界電壓Vth_n來耦接至快閃記憶體單元102之控制閘1022，以讀取快閃記憶體單元102內的目前所儲存的第n資料位元的資料極性。
因此，本發明的快閃記憶體單元102可以一直被寫入到其最高寫入次數nmax為止。舉例來說，一快閃記憶體單元的最高寫入次數nmax可以係5次。當該快閃記憶體單元的寫入次數為第5次時，若要再將資料寫入該快閃記憶體單元，則必需先抹除其浮閘內的電荷，再回到驟202以重新開始將資料寫入該快閃記憶體單元。
因此，上述的操作流程可以得知本發明的快閃記憶體單元102在寫入次數為最高寫入次數nmax之前，本發明的控制裝置100都不會對快閃記憶體單元102的浮閘1024執行電荷抹除的操作。換言之，在寫入次數為最高寫入次數nmax之前，本發明的控制裝置100不是維持浮閘1024內的電荷不變，就是將電荷注入浮閘1024內，一直到寫入次數為超過其最高寫入次數nmax時才執行電荷抹除的操作。如此一來，本發明的快閃記憶體單元102在資料寫入的過程中就可以大幅減少電荷抹除的次數，進而提高了快閃記憶體單元102的資料寫入速度以及使用壽命。
請注意，上述僅利用一顆快閃記憶體單元102來描述本發明控制裝置100操作的目的是為了更清楚敘述出本發明控制裝置100的技術特徵所在，然此領域具有通常知識者應可瞭解本發明的控制裝置100是適用於一個實體記憶體分頁(physical page)，其中該實體記憶體分頁會包含多個邏輯記憶體分頁(logical page)，且每一邏輯記憶體分頁係包含有多個快閃記憶體單元。舉例來說，若一個實體記憶體分頁總共包含有8192個快閃記憶體單元，則當控制裝置100於第1次將8192個資料位元分別寫入該8192個快閃記憶體單元時，有一半的快閃記憶體單元(即4096個快閃記憶體單元)會被寫入位元1(即浮閘不會被注入該第1電荷量)，而另一半的快閃記憶體單元會被寫入位元0(即浮閘則會被注入該第1電荷量)，如第6圖所示。第6圖所示係依據本發明一個實體記憶體分頁於第1次被分別寫入8192個資料位元後的電荷量分佈之一實施例示意圖，其中共有4096個快閃記憶體單元的浮閘是沒有被注入該第1電荷量(即標號為602的電荷分佈)，以及共有4096個快閃記憶體單元 的浮閘會被注入該第1電荷量(即標號為604的電荷分佈)。接著，設定電路108就會決定出第1個臨界電壓Vth_1以讀取該8192個快閃記憶體單元內的資料位元。由於讀一取快閃記憶體單元內的資料位元的細部操作已描述於上述段落中，故在此不另贅述。
同樣的，當控制裝置100於第2次將8192個資料位元分別寫入該8192個快閃記憶體單元時，有一半的快閃記憶體單元(即4096個快閃記憶體單元)會被寫入位元1，而另一半的快閃記憶體單元會被寫入位元0。此時，原本在第1次被寫入位元1的該4096個快閃記憶體單元中有一半(即2048個快閃記憶體單元)會被寫入位元0，而另一半(即2048個快閃記憶體單元)會被寫入位元1；以及原本在第1次被寫入位元0的該4096個快閃記憶體單元中有一半(即2048個快閃記憶體單元)會被寫入位元0，而另一半(即2048個快閃記憶體單元)會被寫入位元1，如第7圖所示。第7圖所示係依據本發明一個實體記憶體分頁於第2次被分別寫入8192個資料位元後的電荷量分佈之一實施例示意圖。因此，當該2048個原本儲存位元1的快閃記憶體單元被寫入位元0時，該2048個快閃記憶體單元就會被注入該第2電荷量，即形成標號為706的電荷分佈；而當該2048個原本儲存位元1的快閃記憶體單元再次被寫入位元1時，該2048個快閃記憶體單元就不會被注入該第2電荷量，即維持原本標號為702的電荷分佈。同理，當該2048個原本儲存位元0的快閃記憶體單元再次被寫入位元0時，該2048個快閃記憶體單元就會被注入該第2電荷量，即形成標號為708的電荷分佈；而當該2048個原本儲存位元0的快閃記憶體單元被寫入位元1時，該2048個快閃記憶體單元就不會被注入該第2電荷量，即維持原本標號為704的電荷分佈。接著，設定電路108就會決定出第2個臨界電壓Vth_2以讀取該8192個快閃記憶體單元內的資料位元。因此，當控制裝置100於第2次將8192個資料位元分別寫入該8192個快閃記憶體單元之後，有一半的快閃記憶體單元(即2*2048=4096個快閃記憶體單元)所儲存資料位元是位元1，而另一半的快閃記憶體單元(即2*2048=4096個 快閃記憶體單元)所儲存資料位元則是位元0。
同理，當控制裝置100於第3次將8192個資料位元分別寫入該8192個快閃記憶體單元時，有一半的快閃記憶體單元(即4096個快閃記憶體單元)會被寫入位元1，而另一半的快閃記憶體單元會被寫入位元0。此時，原本在第2次被寫入位元1的該2048個快閃記憶體單元(即電荷分佈為702的快閃記憶體單元)中有一半(即1024個快閃記憶體單元)會被寫入位元0，而另一半(即1024個快閃記憶體單元)會被寫入位元1；原本在第2次被寫入位元1的該2048個快閃記憶體單元(即電荷分佈為704的快閃記憶體單元)中有一半(即1024個快閃記憶體單元)會被寫入位元0，而另一半(即1024個快閃記憶體單元)會被寫入位元1；原本在第2次被寫入位元0的該2048個快閃記憶體單元(即電荷分佈為706的快閃記憶體單元)中有一半(即1024個快閃記憶體單元)會被寫入位元0，而另一半(即1024個快閃記憶體單元)會被寫入位元1；以及原本在第2次被寫入位元0的該2048個快閃記憶體單元(即電荷分佈為708的快閃記憶體單元)中有一半(即1024個快閃記憶體單元)會被寫入位元0，而另一半(即1024個快閃記憶體單元)會被寫入位元1，如第8圖所示。第8圖所示係依據本發明一個實體記憶體分頁於第3次被分別寫入8192個資料位元後的的電荷量分佈之一實施例示意圖。因此，當該1024個原本儲存位元1的快閃記憶體單元(即電荷分佈為702的快閃記憶體單元)被寫入位元0時，該1024個快閃記憶體單元就會被注入該第3電荷量，即形成標號為810的電荷分佈；而當該1024個原本儲存位元1的快閃記憶體單元再次被寫入位元1時，該1024個快閃記憶體單元就不會被注入該第3電荷量，即維持原本標號為802的電荷分佈。當該1024個原本儲存位元1的快閃記憶體單元(即電荷分佈為704的快閃記憶體單元)被寫入位元0時，該1024個快閃記憶體單元就會被注入該第3電荷量，即形成標號為812的電荷分佈；而當該1024個原本儲存位元1的快閃記憶體單元再次被寫入位元1時，該1024個快閃記憶體單元就不會被注入該第3電荷量，即維持原本標號為804的電荷分佈。同理， 當該1024個原本儲存位元0的快閃記憶體單元(即電荷分佈為706的快閃記憶體單元)被寫入位元0時，該1024個快閃記憶體單元就會被注入該第3電荷量，即形成標號為814的電荷分佈；而當該1024個原本儲存位元0的快閃記憶體單元被寫入位元1時，該1024個快閃記憶體單元就不會被注入該第3電荷量，即維持原本標號為806的電荷分佈。當該1024個原本儲存位元0的快閃記憶體單元(即電荷分佈為708的快閃記憶體單元)被寫入位元0時，該1024個快閃記憶體單元就會被注入該第3電荷量，即形成標號為816的電荷分佈；而當該1024個原本儲存位元0的快閃記憶體單元被寫入位元1時，該1024個快閃記憶體單元就不會被注入該第3電荷量，即維持原本標號為808的電荷分佈。
接著，設定電路108就會決定出第3個臨界電壓Vth_3以讀取該8192個快閃記憶體單元內的資料位元。因此，當控制裝置100於第3次將8192個資料位元分別寫入該8192個快閃記憶體單元之後，有一半的快閃記憶體單元(即4*1024=4096個快閃記憶體單元)所儲存資料位元是位元1，而另一半的快閃記憶體單元(即4*1024=4096個快閃記憶體單元)所儲存資料位元則是位元0。
以此類推，本發明的該實體記憶體分頁可以一直被寫入到其最高寫入次數nmax為止。在寫入次數為最高寫入次數nmax之前，本發明的控制裝置100不是維持快閃記憶體單元內的電荷不變，就是將電荷注入快閃記憶體單元內，一直到寫入次數為超過其最高寫入次數nmax時才執行電荷抹除的操作。如此一來，本發明的該實體記憶體分頁在資料寫入的過程中就可以大幅減少電荷抹除的次數，進而提高了該實體記憶體分頁的資料寫入速度以及使用壽命。
綜上所述，本發明所提供快閃記憶體控制電路的控制方法係一直將電荷注入一實體記憶體分頁的快閃記憶體單元內，並對應更新用來讀取該些快閃記憶體單元的一臨界電壓，一直到寫入次數為達到其最高寫入次數之 後才執行電荷抹除的操作。如此一來，本發明的該實體記憶體分頁在資料寫入的過程中就可以大幅減少電荷抹除的次數，進而提高了該實體記憶體分頁的資料寫入速度以及使用壽命。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200‧‧‧方法
202~216‧‧‧步驟

Claims (18)

  1. 一種將資料寫入一快閃記憶體單元的方法，包含有：於第n次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n資料位元的一資料極性；依據該第n資料位元的該資料極性來選擇性地對該快閃記憶體單元之一浮閘(floating gate)注入一第n電荷量；於第n+1次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n+1資料位元的該資料極性；以及依據該第n+1資料位元的該資料極性來選擇性地對該快閃記憶體單元之該浮閘注入一第n+1電荷量；其中該第n+1電荷量係不同於該第n電荷量，以及n係不小於1的正整數；以及於第n次寫入該快閃記憶體單元時，若該第n資料位元的該資料極性為一第一極性，則不對該浮閘注入該第n電荷量，若該第n資料位元的該資料極性為一第二極性，則對該浮閘注入該第n電荷量；以及於第n+1次寫入該快閃記憶體單元時，若該第n+1資料位元的該資料極性為該第一極性，則不對該浮閘注入該第n+1電荷量，若該第n+1資料位元的該資料極性為該第二極性，則對該浮閘注入該第n+1電荷量，其中該第一極性係不同於該第二極性。
  2. 如申請專利範圍第1項所述的方法，其中該第n+1電荷量係至少大於該第n電荷量的兩倍。
  3. 如申請專利範圍第1項所述的方法，其中該第一極性是位元1，而該第二極性是位元0；或該第一極性是位元0，而該第二極性是位元1。
  4. 如申請專利範圍第1項所述的方法，其中若該第n資料位元的該資料極性 為該第一極性，該方法另包含有：決定出一第n個臨界電壓；其中當該第n臨界電壓耦接至該快閃記憶體單元之一控制閘(control gate)時，該第n臨界電壓會使得沒有注入該第n電荷量的該快閃記憶體單元導通。
  5. 如申請專利範圍第4項所述的方法，其中若該第n+1資料位元的該資料極性為該第一極性，該方法另包含有：決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓會使得沒有注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  6. 如申請專利範圍第4項所述的方法，其中若該第n+1資料位元的該資料極性為該第二極性，該方法另包含有：決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓不會使得注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  7. 如申請專利範圍第1項所述的方法，其中若該第n資料位元的該資料極性為該第二極性，該方法另包含有：決定出一第n個臨界電壓；其中當該第n臨界電壓耦接至該快閃記憶體單元之一控制閘時，該第n臨界電壓不會使得注入該第n電荷量的該快閃記憶體單元導通。
  8. 如申請專利範圍第7項所述的方法，其中若該第n+1資料位元的該資料極性為該第一極性，該方法另包含有：決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓會使得沒有注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  9. 如申請專利範圍第7項所述的方法，其中若該第n+1資料位元的該資料極性為該第二極性，該方法另包含有：決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓不會使得注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  10. 一種控制裝置，用來將資料寫入一快閃記憶體單元，包含有：一判斷電路，用來於第n次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n資料位元的一資料極性；以及一寫入電路，用來依據該第n資料位元的該資料極性來選擇性地對該快閃記憶體單元之一浮閘(floating gate)注入一第n電荷量；其中該判斷電路另用來於第n+1次寫入該快閃記憶體單元時，判斷要被寫入該快閃記憶體單元的一第n+1資料位元的該資料極性，該寫入電路另用來依據該第n+1資料位元的該資料極性來選擇性地對該快閃記憶體單元之該浮閘注入一第n+1電荷量，該第n+1電荷量係不同於該第n電荷量，以及n係不小於1的正整數；以及於第n次寫入該快閃記憶體單元時，若該判斷電路判斷出該第n資料位元的該資料極性為一第一極性，則該寫入電路不對該浮閘注入該第n電荷量，若該判斷電路判斷出該第 n資料位元的該資料極性為一第二極性，則該寫入電路對該浮閘注入該第n電荷量；以及於第n+1次寫入該快閃記憶體單元時，若該判斷電路判斷出該第n+1資料位元的該資料極性為該第一極性，則該寫入電路不對該浮閘注入該第n+1電荷量，若該判斷電路判斷出該第n+1資料位元的該資料極性為該第二極性，則該寫入電路對該浮閘注入該第n+1電荷量，其中該第一極性係不同於該第二極性。
  11. 如申請專利範圍第10項所述的控制裝置，其中該第n+1電荷量係至少大於該第n電荷量的兩倍。
  12. 如申請專利範圍第10項所述的控制裝置，其中該第一極性是位元1，而該第二極性是位元0；或該第一極性是位元0，而該第二極性是位元1。
  13. 如申請專利範圍第10項所述的控制裝置，其中若該第n資料位元的該資料極性為該第一極性，該控制電路另包含有：一設定電路，用來決定出一第n個臨界電壓；其中當該第n臨界電壓耦接至該快閃記憶體單元之一控制閘(control gate)時，該第n臨界電壓會使得沒有注入該第n電荷量的該快閃記憶體單元導通。
  14. 如申請專利範圍第13項所述的控制裝置，其中若該第n+1資料位元的該資料極性為該第一極性，該控制電路另包含有：一設定電路，用來決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓會使得沒有注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  15. 如申請專利範圍第13項所述的控制裝置，其中若該第n+1資料位元的該資料極性為該第二極性，該控制電路另包含有：一設定電路，決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓不會使得注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  16. 如申請專利範圍第10項所述的控制裝置，其中若該第n資料位元的該資料極性為該第二極性，該控制電路另包含有：一設定電路，決定出一第n個臨界電壓；其中當該第n臨界電壓耦接至該快閃記憶體單元之一控制閘時，該第n臨界電壓不會使得注入該第n電荷量的該快閃記憶體單元導通。
  17. 如申請專利範圍第16項所述的控制裝置，其中若該第n+1資料位元的該資料極性為該第一極性，該控制電路另包含有：一設定電路，決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓會使得沒有注入該第n+1電荷量的該快閃記憶體單元導通，以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
  18. 如申請專利範圍第16項所述的控制裝置，其中若該第n+1資料位元的該資料極性為該第二極性，該控制電路另包含有：一設定電路，決定出一第n+1個臨界電壓；其中當該第n+1臨界電壓耦接至該快閃記憶體單元之該控制閘時，該第n+1臨界電壓不會使得注入該第n+1電荷量的該快閃記憶體單元導通， 以及該第n+1個臨界電壓係至少高於該第n個臨界電壓的一倍。
TW103144137A 2014-12-17 2014-12-17 快閃記憶體的資料寫入方法與其控制裝置 TWI576846B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
TW103144137A TWI576846B (zh) 2014-12-17 2014-12-17 快閃記憶體的資料寫入方法與其控制裝置
CN201910955359.7A CN110808078B (zh) 2014-12-17 2015-03-27 将数据写入一闪存单元的方法以及控制装置
CN201510140113.6A CN106158023B (zh) 2014-12-17 2015-03-27 将数据写入一闪存单元的方法以及控制装置
KR1020150176747A KR101740417B1 (ko) 2014-12-17 2015-12-11 플래시 메모리 유닛에 데이터를 기록하는 속도를 향상시키는 방법 및 그 장치
US14/972,103 US9627047B2 (en) 2014-12-17 2015-12-17 Method for increasing speed of writing data into flash memory unit and associated device
US15/431,643 US10163499B2 (en) 2014-12-17 2017-02-13 Method for increasing speed of writing data into flash memory unit and associated device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103144137A TWI576846B (zh) 2014-12-17 2014-12-17 快閃記憶體的資料寫入方法與其控制裝置

Publications (2)

Publication Number Publication Date
TW201624487A TW201624487A (zh) 2016-07-01
TWI576846B true TWI576846B (zh) 2017-04-01

Family

ID=56130208

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103144137A TWI576846B (zh) 2014-12-17 2014-12-17 快閃記憶體的資料寫入方法與其控制裝置

Country Status (4)

Country Link
US (2) US9627047B2 (zh)
KR (1) KR101740417B1 (zh)
CN (2) CN106158023B (zh)
TW (1) TWI576846B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI576846B (zh) * 2014-12-17 2017-04-01 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701770B2 (en) * 2006-09-29 2010-04-20 Hynix Semiconductor Inc. Flash memory device and program method thereof
US7911842B2 (en) * 2007-05-14 2011-03-22 Samsung Electronics Co., Ltd. Memory cell programming method and semiconductor device for simultaneously programming a plurality of memory block groups
US20110153919A1 (en) * 2009-12-22 2011-06-23 Erez Sabbag Device, system, and method for reducing program/read disturb in flash arrays
US8031525B2 (en) * 2007-04-23 2011-10-04 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US8296499B2 (en) * 2007-07-25 2012-10-23 Hynix Semiconductor Inc. Flash memory device and program method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252799B1 (en) * 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
US6521958B1 (en) * 1999-08-26 2003-02-18 Micron Technology, Inc. MOSFET technology for programmable address decode and correction
JP4067956B2 (ja) 2002-12-20 2008-03-26 スパンション エルエルシー 不揮発性メモリの制御方法及び不揮発性メモリ
JP4786171B2 (ja) 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
KR20090011249A (ko) 2007-07-25 2009-02-02 삼성전자주식회사 비휘발성 메모리 셀 프로그래밍 방법
KR20090041764A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR100965065B1 (ko) 2008-03-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
JP5851172B2 (ja) * 2011-09-27 2016-02-03 ラピスセミコンダクタ株式会社 半導体不揮発性メモリ及びデータ書き込み方法
TWI430092B (zh) * 2011-10-27 2014-03-11 Silicon Motion Inc 三階儲存單元的快閃記憶體裝置及其控制方法
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
TWI576846B (zh) * 2014-12-17 2017-04-01 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701770B2 (en) * 2006-09-29 2010-04-20 Hynix Semiconductor Inc. Flash memory device and program method thereof
US8031525B2 (en) * 2007-04-23 2011-10-04 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7911842B2 (en) * 2007-05-14 2011-03-22 Samsung Electronics Co., Ltd. Memory cell programming method and semiconductor device for simultaneously programming a plurality of memory block groups
US8296499B2 (en) * 2007-07-25 2012-10-23 Hynix Semiconductor Inc. Flash memory device and program method thereof
US20110153919A1 (en) * 2009-12-22 2011-06-23 Erez Sabbag Device, system, and method for reducing program/read disturb in flash arrays

Also Published As

Publication number Publication date
CN106158023B (zh) 2019-11-08
KR101740417B1 (ko) 2017-05-26
US20170169884A1 (en) 2017-06-15
US9627047B2 (en) 2017-04-18
CN110808078A (zh) 2020-02-18
TW201624487A (zh) 2016-07-01
KR20160075327A (ko) 2016-06-29
CN106158023A (zh) 2016-11-23
US20160180927A1 (en) 2016-06-23
US10163499B2 (en) 2018-12-25
CN110808078B (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
US8599614B2 (en) Programming method for NAND flash memory device to reduce electrons in channels
US7313029B2 (en) Method for erasing flash memories and related system thereof
JP2007272952A (ja) 半導体記憶装置
CN101800078B (zh) 一种非易失存储器的擦除方法及装置
CN103094285B (zh) 非挥发存储单元
US20140286093A1 (en) Semiconductor memory device
US8223541B2 (en) Non-volatile semiconductor memory, and the method thereof
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
US8000140B2 (en) Random access memory with CMOS-compatible nonvolatile storage element
TWI576846B (zh) 快閃記憶體的資料寫入方法與其控制裝置
JPWO2004077446A1 (ja) 不揮発性半導体記憶装置
US9042186B2 (en) Solid state drive and data erasing method thereof
CN110827892B (zh) 闪存的数据写入方法与其控制装置
US9659654B2 (en) Method to prevent loss of data of a transistor-based memory unit
TWI450385B (zh) 邏輯多次寫入記憶體單元
KR20070110634A (ko) 플래쉬 메모리 장치의 소거 방법
JP2014164786A (ja) 不揮発性半導体記憶装置
US8488389B2 (en) Flash memory device and method of operation
KR100739266B1 (ko) 난드형 플래시 메모리 소자의 소거 방법
US9190149B2 (en) Method and system for switchable erase or write operations in nonvolatile memory
JP2007058964A (ja) 不揮発性半導体記憶装置
KR20070105140A (ko) 낸드 플래시 메모리 장치의 소거방법
JP2010231867A (ja) 不揮発性記憶装置の書込み処理の改善