KR20160075327A - 플래시 메모리 유닛에 데이터를 기록하는 속도를 향상시키는 방법 및 그 장치 - Google Patents

플래시 메모리 유닛에 데이터를 기록하는 속도를 향상시키는 방법 및 그 장치 Download PDF

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Abstract

플래시 메모리 유닛에 데이터를 기록하는 방법은, 상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 n번째 데이터 비트의 데이터 극성을 판정하는 단계; 상기 n번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하는 단계; 상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 (n+1)번째 데이터 비트의 데이터 극성을 판정하는 단계; 및 상기 (n+1)번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하는 단계를 포함한다. 상기 (n+1)번째 전하량은 상기 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수이다.

Description

플래시 메모리 유닛에 데이터를 기록하는 속도를 향상시키는 방법 및 그 장치{METHOD FOR INCREASING SPEED OF WRITING DATA INTO FLASH MEMORY UNIT AND ASSOCIATED DEVICE}
본 발명은 플래시 메모리에 데이터를 기록하는 방법 및 그 제어 장치에 관한 것으로서, 구체적으로, 플래시 메모리의 동작 속도를 향상시키고 서비스 수명을 연장하는 방법 및 그 제어 장치에 관한 것이다.
플래시 메모리 제어 회로는, 새로운 데이터를 메모리 유닛에 기록하기 전에, 플래시 메모리의 메모리 유닛에 사전에 저장되어 있는 데이터를 소거해야 한다. 플래시 메모리 제어 회로가 데이터를 소거하기 위해서는 일정 시간이 소요되기 때문에, 이 동작은 플래시 메모리의 데이터 기록 속도를 느리게 할 수 있다. 나아가, 플래시 메모리의 서비스 수명이 기록 횟수 및 소거 횟수에 의해 제한된다. 기록 및 소거 횟수를 증가시키는 것은 플래시 메모리의 서비스 수명을 단축시킬 수 있으므로, 플래시 메모리의 기록 횟수 및 소거 횟수를 줄임으로써, 플래시 메모리의 서비스 수명을 연장시킬 수 있다. 그러므로, 플래시 메모리의 기록 횟수 및 소거 횟수를 어떻게 줄임으로써, 플래시 메모리의 서비스 수명을 연장시키며 동작 속도를 높일 것인지가 이 분야에서 해결해야 할 중요한 이슈가 되었다.
본 발명의 목적은 플래시 메모리의 동작 속도를 높이고 서비스 수명을 연장시키기 위한 방법 및 제어 장치를 제공하는 것이다.
본 발명의 제1 실시예에 따르면, 플래시 메모리 유닛에 데이터를 기록하는 방법이 개시된다. 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은, 상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 n번째 데이터 비트의 데이터 극성을 판정하는 단계; 상기 n번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하는 단계; 상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 (n+1)번째 데이터 비트의 데이터 극성을 판정하는 단계; 및 상기 (n+1)번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하는 단계를 포함한다. 상기 (n+1)번째 전하량은 상기 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수이다.
본 발명의 제2 측면에 따르면, 플래시 메모리 유닛에 데이터를 기록하기 위한 제어 장치가 개시된다. 상기 제어 장치는 판정 회로 및 기록 회로를 포함한다. 상기 판정 회로는, 상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 플래시 메모리 유닛의 n번째 데이터 비트의 데이터 극성을 판정하도록 배치되어 있다. 상기 기록 회로는, 상기 n번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하도록 배치되어 있다. 상기 판정 회로는, 상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 플래시 메모리 유닛의 (n+1)번째 데이터 비트의 데이터 극성을 판정하도록 추가로 배치되어 있고, 상기 기록 회로는, 상기 (n+1)번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하도록 추가로 배치되어 있고, 상기 (n+1)번째 전하량은 상기 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수이다.
본 발명의 상술한 개념을 통해, 물리 메모리 페이지에 데이터를 기록할 때, 물리 메모리 페이지의 소거 횟수를 크게 줄일 수 있으므로, 물리 메모리 페이지의 서비스 수명 및 데이터 기록 속도를 향상시킬 수 있고, 따라서 전체 플래시 메모리의 서비스 수명 및 데이터 기록 속도를 향상시킬 수 있다.
본 발명의 이 목적 및 다른 목적은, 다양한 도면 및 수치로 설명되는 바람직한 실시예의 이하의 상세한 설명을 읽은 후에는 통상의 기술자에게 자명할 것이다.
도 1은, 본 발명의 일 실시예에 따른 제어 장치를 도시하는 다이어그램이다.
도 2는, 본 발명의 일 실시예에 따른 플래시 메모리 유닛에 데이터를 기록하는 방법을 도시하는 흐름도이다.
도 3은, 본 발명의 일 실시예에 따라, 제1 데이터 비트가 플래시 메모리 유닛에 기록된 후의 플래시 메모리 유닛의 플로팅 게이트를 도시하는 다이어그램이다.
도 4는, 본 발명의 일 실시예에 따라, 제2 데이터 비트가 플래시 메모리 유닛에 기록된 후의 플래시 메모리 유닛의 플로팅 게이트의 전하량을 도시하는 다이어그램이다.
도 5는, 본 발명의 일 실시예에 따라, 제3 데이터 비트가 플래시 메모리 유닛에 기록된 후의 플래시 메모리 유닛의 플로팅 게이트의 전하량을 도시하는 다이어그램이다.
도 6은, 본 발명의 일 실시예에 따라, 8192개의 비트가 처음으로 물리 메모리 페이지에 기록된 후의 전하량 분배를 도시하는 다이어그램이다.
도 7은, 본 발명의 일 실시예에 따라, 8192개의 데이터 비트가 두번째로 물리 메모리 페이지에 기록된 후의 전하량 분배를 도시하는 다이어그램이다.
도 8은, 본 발명의 일 실시예에 따라, 8192개의 비트가 세번째로 물리 메모리 페이지에 기록된 후의 전하량 분배를 도시하는 다이어그램이다.
특정 컴포넌트를 나타내기 위해 본 명세서 및 이하의 청구항 전반에 걸쳐 특정 용어가 사용되었다. 본 기술 분야의 통상의 기술자는 제조업자들이 상이한 명칭으로 컴포넌트를 나타낼 수 있다는 것을 이해할 것이다. 본 명세서는 명칭은 상이하나 기능은 상이하지 않는 컴포넌트 간을 구별하도록 의도되지 않는다. 이하의 설명 및 청구항에서, 용어 “구성하다” 및 “포함한다”는 개방형 방식(open-ended fashion)으로 사용된 것이므로, “~로 이루어지다”와 같은 폐쇄형 용어(close-ended term)로 이해되어서는 안 된다. 또한, 용어 “연결(couple)”은 직접적 또는 간접적 전기적 연결을 의미하는 것으로 의도된다. 이에 따라, 하나의 장치가 다른 장치와 연결되어 있으면, 이 연결은 직접적인 전기적 연결일 수도 있으며, 다른 장치 또는 연결을 통해 간접적인 전기적 연결일 수도 있다.
도 1은, 본 발명의 일 실시예에 따른 제어 장치(100)를 도시하는 다이어그램이다. 제어 장치(100)는 플래시 메모리 제어 회로이고, 다른 플래시 메모리 유닛(102)도 도 1에 도시되어 있다. 제어 장치(100)는 판정 회로(104), 기록 회로(106), 및 설정 회로(108)를 포함한다. 판정 회로(104)는, 플래시 메모리 유닛(102)에 데이터를 n번째로 기록할 때, 플래시 메모리 유닛(102)에 기록될 n번째 데이터 비트의 데이터 극성을 판정하도록 배치되어 있다. 기록 회로(106)는 n번째 데이터 비트의 데이터 극성에 따라 플래시 메모리 유닛(102)의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하도록 배치되어 있다. 판정 회로(104)는 또한, 플래시 메모리 유닛(102)에 데이터를 (n+1)번째로 기록할 때, 플래시 메모리 유닛(102)의 (n+1)번째 데이터 비트의 데이터 극성을 판정하도록 배치되어 있다. 기록 회로(106)는, (n+1)번째 데이터 비트의 데이터 극성에 따라 플래시 메모리 유닛(102)의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하도록 추가로 배치되어 있고, (n+1)번째 전하량은 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수이다. 설정 회로(108)는 n번째 데이터 비트에 대응하는 n번째 임계 전압을 판정하도록 배치되어 있다.
플래시 메모리 유닛(102)은 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)로 간주될 수 있다. MOSFET의 게이트는 제어 게이트(1022) 및 플로팅 게이트(1024)를 포함하고, 제어 게이트(1022) 및 플로팅 게이트(1024)는 산화막(1026)에 의해 격리되어 있다. 보다 나은 이해를 위해, 이 실시예의 플래시 메모리 유닛(102)은 N-타입 FET로 구현된다. 그러므로, MOSFET의 소스 영역(1028) 및 드레인 영역(1030)은 모두 N-타입 영역이며, P 기판(1032)은 소스 영역(1028)과 드레인 영역(1030) 사이에 구성되어 있다.
제어 장치(100)의 동작은, 본 발명의 일 실시예에 따른 플래시 메모리 유닛(102)에 데이터를 기록하는 방법(200)을 도시하는 흐름도인, 도 2에 도시된 단계로 간소화시킬 수 있다. 그 결과가 실질적으로 동일하다면, 이 단계는 도 2에 도시된 바와 같은 정확한 순서로 실행되지 않아도 되고, 순차척으로 수행될 필요도 없다, 즉, 다른 단계가 여기에 삽입될 수 있다. 나아가, 이 실시예의 기술적 특징에 대한 설명은 플래시 메모리 유닛(102)이 초기에 어떠한 데이터 비트도 저장하고 있지 않다고 가정한다. 이 방법(200)은 다음과 같이 요약될 수 있다:
단계 202 : 플래시 메모리 유닛(102)의 데이터 기록 동작을 수행한다;
단계 204 : n=1로 설정하고, 여기서 n은 플래시 메모리 유닛(102)에 데이터 비트를 기록하는 횟수를 나타낸다;
단계 206 : 플래시 메모리 유닛(102)에 데이터를 n번째로 기록할 때, 판정 회로(104)는 플래시 메모리 유닛(102)의 n번째 데이터 비트의 데이터 극성을 판정한다. 데이터 극성이 제1 극성(예컨대 비트 1)이면, 단계 208로 가고, 데이터 극성이 제2 극성(예컨대 비트 0)이면, 단계 214로 간다;
단계 208 : 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 n번째 전하량을 주입하지 않는다;
단계 210 : 설정 회로(108)는 n번째 임계 전압 Vtn_n을 판정한다;
단계 212 : n=n+1로 설정하고, n≤nmax인지 판정한다. 만약 그렇다면, 단계 206으로 가고, 그렇지 않다면, 단계 216으로 간다.
단계 214 : 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 n번째 전하량을 주입한다. 단계 210으로 간다;
단계 216 : 플래시 메모리 유닛(102)에 데이터를 기록하는 것을 중단한다.
단계 202에서, 플래시 메모리 유닛에 아직 어떠한 데이터 비트도 기록되어 있지 않으면, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)는 어떠한 전하도 가지고 있지 않다. 단계 206에서, 플래시 메모리 유닛(102)에 데이터를 처음으로(예컨대, n=1) 기록할 때, 판정 회로(104)는 플래시 메모리 유닛(102)에 기록될 플래시 메모리 유닛(102)의 제1 데이터 비트의 데이터 극성을 판정한다. 데이터 극성이 제1 극성(예컨대, 비트 1)으로 판정되면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제1 전하량을 주입하지 않을 것이고(단계 208); 데이터 극성이 제2 극성(예컨대, 비트 0)으로 판정되면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제1 전하량을 주입한다(단계 214). 비록, 이 실시예에서, 제1 극성이 비트 1이고 제2 극성이 비트 0이지만, 이것은 단지 설명적인 목적을 위한 것이며, 본 발명을 제한하려는 의도는 아니다. 본 발명의 다른 실시예에서, 제1 극성이 비트 0이고 제2 극성이 비트 1일 수 있다. 이 실시예에서, 데이터 극성이 비트 1이면, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)는 전하를 가지지 않는 상태로 유지될 수 있고; 데이터 극성이 비트 0이면, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)는 도 3에 도시된 바와 같이 제1 전하량이 주입될 것이다.
도 3은, 본 발명의 일 실시예에 따라, 제1 데이터 비트가 기록된 후의 플래시 메모리 유닛(102)의 플로팅 게이트(1024)의 전하량을 도시하는 다이어그램이다. 데이터 극성이 비트 1이면, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)의 전하량은 태그 302로 지시될 수 있다는 것을 도 3으로부터 알 수 있다. 데이터 극성이 비트 0이면, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)의 전하량은 태그 304로 지시될 수 있다. 도 3에 도시된 태그 302는 본 발명의 플래시 메모리 유닛(102)의 기술적 특징의 설명을 용이하게 하기 위해 이용된다는 것을 유의한다. 실제로, 플로팅 게이트(1024)는 태그 302로 지시된 위치에 전하를 가지지 않을 수 있다. 그러나, 데이터 극성이 비트 1이라면, 플래시 메모리 유닛(102)(플로팅 게이트(1024)의 태그 302)에 작은 전하량이 주입된다. 이것은 또한 본 발명의 범위 내에 속한다.
그 다음, 플래시 메모리 유닛(102)에 제1 데이터 비트가 기록된 후, 설정 회로(108)는, 도 3에 도시된 바와 같이, 태그 302에 의해 표시된 전하량과 태그 304에 의해 표시된 전하량 사이에 위치된 제1 임계 전압 Vth_1(단계 210)을 판정할 것이다. 다시 말해, 제1 임계 전압 Vth_1이 플래시 메모리 유닛(102)의 제어 게이트(1022)(예컨대, 게이트)에 연결되면, 제1 임계 전압 Vth_1은 전하량을 가지지 않는 플래시 메모리 유닛(102)(예컨대, 태그 302에 의해 지시되는 플래시 메모리 유닛(102))을 턴온(turn on)시킬 수 있고, 제1 임계 전압 Vth_1은 전하량을 가지는 플래시 메모리 유닛(102)(예컨대, 태그 304에 의해 지시되는 플래시 메모리 유닛(102))을 턴오프(turn off)시킬 수 있다. 플래시 메모리 유닛(102)이 제1 데이터 비트를 기록할 때, 판독 회로(도시되지 않음)가 제1 데이터 비트를 판독하면, 판독 회로는 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결시키기 위해, 제1 임계 전압 Vth_1을 생성할 수 있다. 제1 임계 전압 Vth_1이 플래시 메모리 유닛(102)을 턴온시키면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제1 데이터 비트의 데이터 극성이 비트 1이라는 것을 의미하고; 제1 임계 전압 Vth_1이 플래시 메모리 유닛(102)을 턴온시키지 않으면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제1 데이터 비트의 데이터 극성이 비트 0이라는 것을 의미한다.
기록 회로(106)가 나아가 플래시 메모리 유닛(102)에 데이터 기록 동작을 2번째로 수행하면, n=n+1(예컨대, n=2)이고, 조건 n≤nmax인지가 판정될 것이고, 여기서 nmax은 플래시 메모리 유닛(102)의 기록 횟수 상한치를 나타낸다. 플래시 메모리 유닛(102)에 데이터를 기록한 횟수가 nmax에 도달하면, 플래시 메모리 유닛(102) 내의 전하는, 플래시 메모리 유닛(102)에 데이터를 기록(단계 202)하는 것을 계속하기 전에 소거되어야 한다. 본 발명은 단계 212(예컨대, n=n+1로 설정하고 n≤nmax인지 판정하는 동작)를 실행하기 위해서 특정 회로만을 이용하는 것으로 제한되지는 않는다. 이 실시예에서, 단계 212의 동작은 판정 회로(104), 기록 회로(106) 및 설정 회로(108) 중 임의의 하나에 의해 실행될 수 있다.
도 4는, 본 발명의 일 실시예에 따라, 제2 데이터 비트를 기록한 후의 플래시 메모리 유닛(102)의 플로팅 게이트(1024)의 전하량을 도시하는 다이어그램이다. 단계 206에서, 플래시 메모리 유닛(102)에 데이터를 2번째(예컨대, n=2)로 기록할 때, 판정 회로(104)는 플래시 메모리 유닛(102)에 기록될 제2 데이터 비트의 데이터 극성을 판정한다. 데이터 극성이 제1 극성(예컨대, 비트 1)으로 판정되면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입하지 않을 것이고(단계 208); 데이터 극성이 제2 극성(예컨대, 비트 0)으로 판정되면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입할 것이다(단계 214). 구체적으로, 플래시 메모리 유닛(102)에 저장되어 있는 제1 데이터 비트의 데이터 극성이 비트 1이고, 플래시 메모리 유닛(102)의 제2 데이터 비트의 데이터 극성도 비트 1이면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입하지 않을 것이므로, 도 4의 태그 402에 의해 지시된 바와 같이, 플래시 메모리 유닛(102)의 플로팅 게이트(1024) 내의 전하량을 보유할 수 있다. 플래시 메모리 유닛(102)의 제1 데이터 비트의 데이터 극성이 비트 0이고, 플래시 메모리 유닛(102)에 기록될 제2 데이터 비트의 데이터 극성이 비트 1이면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입하지 않을 것이므로, 도 4의 태그 404에 의해 지시된 바와 같이, 플래시 메모리 유닛(102)의 플로팅 게이트(1024) 내의 전하량을 보유할 수 있다. 플래시 메모리 유닛(102)에 저장되어 있는 제1 데이터 비트의 데이터 극성이 비트 1이고, 플래시 메모리 유닛(102)에 기록될 제2 데이터 비트의 데이터 극성이 비트 0이면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입하므로, 플래시 메모리 유닛(102)의 플로팅 게이트(1024) 내의 전하량이 태그 406에 의해 지시된 바와 같은 전하량으로 증가된다. 플래시 메모리 유닛(102)에 저장되어 있는 제1 데이터 비트의 데이터 극성이 비트 0이고, 플래시 메모리 유닛(102)에 기록될 제2 데이터 비트의 데이터 극성이 비트 0이면, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량을 주입하므로, 플래시 메모리 유닛(102)의 플로팅 게이트(1024) 내의 전하량이 태그 408에 의해 지시된 바와 같은 전하량으로 증가된다. 제2 전하량은 제1 전하량의 2배 이상이라는 것을 유의한다. 그러므로, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제2 전하량이 주입될 때, 태그 406에 의해 지시된 전하량은 태그 404에 의해 지시된 전하량과 중첩되지 않을 것이고, 태그 408에 의해 지시된 전하량은 태그 406에 의해 지시된 전하량과 중첩되지 않을 것이다.
플래시 메모리 유닛(102)에 제2 데이터 비트가 기록된 후에, 설정 회로(108)는, 도 4에 도시된 바와 같이, 태그 404에 의해 지시된 전하량과 태그 406에 의해 지시된 전하량 사이에 위치되어 있는 제2 임계 전압 Vth_2를 판정할 것이다(단계 210). 제2 임계 전압 Vth_2이 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결되면, 제2 임계 전압 Vth_2는 태그 402 또는 404에 의해 지시된 전하량을 가지는 플래시 메모리 유닛(102)을 턴온시키고, 제2 임계 전압 Vth_2는 태그 406 또는 408에 의해 지시된 전하량을 가지는 플래시 메모리 유닛(102)을 턴온시키지 않는다. 플래시 메모리 유닛(102)에 제2 데이터 비트가 기록된 후, 판독 회로(도시되지 않음)가 제2 데이터 비트를 판독하면, 판독 회로는 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결시키기 위해, 제2 임계 전압 Vth_2를 생성할 것이다. 제2 임계 전압 Vth_2가 플래시 메모리 유닛(102)을 턴온시키면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제2 데이터 비트의 데이터 극성이 비트 1이라는 것을 의미하고; 제2 임계 전압 Vth_2가 플래시 메모리 유닛(102)을 턴온시키지 않으면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제2 데이터 비트의 데이터 극성이 비트 0이라는 것을 의미한다.
유사하게, 기록 회로(106)가 플래시 메모리 유닛(102)에 데이터 기록 동작을 3번째로 수행하면, n=n+1(예컨대, n=3)이고, 조건 n≤nmax인지가 판정될 것이다. n≤nmax이면, 이 방법(200)은 단계 206, 208 (또는 214)을 반복적으로 실행하여, 도 5에 도시된 바와 같이 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제3 전하량을 선택적으로 주입하고, 대응하는 제3 임계 전압 Vth_3를 설정할 것이다. 도 5는, 본 발명의 일 실시예에 따라, 제3 데이터 비트로 기록된 후, 플래시 메모리 유닛(102)의 플로팅 게이트(1024)의 전하량을 도시하는 다이어그램이다. 도 5로부터 알 수 있는 바와 같이, 플래시 메모리 유닛(102)에 저장되어 있는 제2 데이터 비트의 데이터 극성이 비트 1이든 비트 0이든 관계없이, 플래시 메모리 유닛(102)에 제3 데이터 비트의 데이터 극성이 비트 0인 한, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제3 전하량을 주입할 것이므로, 태그 510, 512, 514 또는 516에 의해 지시된 전하량을 구성할 것이다. 플래시 메모리 유닛(102)에 저장되어 있는 제2 데이터 비트의 데이터 극성이 비트 1이든 비트 0이든 관계없이, 플래시 메모리 유닛(102)에 기록될 제3 데이터 비트의 데이터 극성이 비트 1인 한, 기록 회로(106)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024)에 제3 전하량을 주입하지 않을 것이므로, 태그 502, 504, 506 또는 508에 의해 지시된 전하량으로 될 것이다.
유사하게, 플래시 메모리 유닛(102)에 제3 데이터 비트가 기록된 후에, 설정 회로(108)는, 태그 508에 의해 지시된 전하량과 태그 510에 의해 지시된 전하량 사이에 위치되어 있는 제3 임계 전압 Vth_3를 판정할 것이다(단계 210). 제3 임계 전압 Vth_3가 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결되면, 제3 임계 전압 Vth_3는 태그 502, 504, 506 또는 508에 의해 지시된 전하량을 가지는 플래시 메모리 유닛(102)을 턴온시키고, 제3 임계 전압 Vth_3는 태그 510, 512, 514 또는 516에 의해 지시된 전하량을 가지는 플래시 메모리 유닛(102)을 턴온시키지 않는다. 플래시 메모리 유닛(102)에 제3 데이터 비트가 기록된 후, 판독 회로(도시되지 않음)가 제3 데이터 비트를 판독하면, 판독 회로는 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결시키기 위해, 제3 임계 전압 Vth_3를 생성할 것이다. 제3 임계 전압 Vth_3가 플래시 메모리 유닛(102)을 턴온시키면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제3 데이터 비트의 데이터 극성이 비트 1이라는 것을 의미하고; 제3 임계 전압 Vth_3가 플래시 메모리 유닛(102)을 턴온시키지 않으면, 이것은 플래시 메모리 유닛(102)에 저장되어 있는 제3 데이터 비트의 데이터 극성이 비트 0이라는 것을 의미한다.
이 실시예에서, (n+1)번째 임계 전압 Vth_n+1은 n번째 임계 전압 Vth_n의 2배 이상이다. 예를 들어, 제1 임계 전압 Vth_1이 0.3V이면, 제2 임계 전압 Vth_2는 0.6V일 수 있고, 제3 임계 전압 Vth_3은 1.2V일 수 있는 등과 같다. 나아가, 본 발명의 제어 장치(100)는 룩-업 테이블(LUT)을 포함하도록 구성되어 있을 수 있으며, 여기서 룩-업 테이블은 플래시 메모리 유닛(102)의 기록 횟수의 카운트 n 및 카운트 n에 대응하는 n번째 임계 전압 Vth_n을 기록하도록 배치되어 있다. 판독 회로(도시되지 않음)가 플래시 메모리 유닛(102)에 현재 저장되어 있는 n번째 데이터 비트를 판독해야 하면, 판독 회로는, 플래시 메모리 유닛(102)에 현재 저장되어 있는 n번째 데이터 비트를 판독하도록, 대응하는 n번째 임계 전압 Vth_n을 찾기 위해 룩-업 테이블을 직접 이용할 수 있고, 플래시 메모리 유닛(102)의 제어 게이트(1022)에 연결되기 위해 n번째 임계 전압 Vth_n을 생성할 수 있다.
그러므로, 본 발명의 플래시 메모리 유닛(102)은 기록 횟수 상한치 nmax에 도달할 때가지 계속 기록될 수 있다. 예를 들어, 플래시 메모리 유닛의 기록 횟수 상한치 nmax가 5이면, 플래시 메모리 유닛이 5번째로 기록될 때, 플로팅 게이트 내의 전하량은, 플래시 메모리 유닛에 다시 데이터를 기록하기 위해서 단계 202로 돌아가기 전에 소거되어야 한다.
전술한 동작 흐름에 따르면, 본 발명의 플래시 메모리 유닛(102)의 기록 횟수가 기록 횟수 상한치 nmax에 도달하기 전에, 본 발명의 제어 장치(100)는 플래시 메모리 유닛(102)의 플로팅 게이트(1024) 상에 소거 동작을 수행하지 않는다. 다시 말해, 기록 횟수가 기록 횟수 상한치 nmax에 도달하기 전에, 본 발명의 제어 장치(100)는 플로팅 게이트(1024) 내의 전하량을 보존하거나 플로팅 게이트(1024)에 전하량을 주입하고, 기록 횟수가 기록 횟수 상한치 nmax를 초과하는 때에만 전하량을 소거할 것이다.
이러한 방식으로, 본 발명의 플래시 메모리 유닛(102)의 전하의 소거 횟수가 데이터 기록 과정 동안 크게 줄어들 수 있으므로, 플래시 메모리 유닛(102)의 서비스 수명 및 데이터 기록 속도가 증가할 수 있다. 제어 장치(100)의 주요 기술적 특징의 보다 나은 이해를 위해, 본 발명은 단지 제어 장치의 동작을 설명하기 위한 하나의 플래시 메모리 유닛(102)를 이용한 것이나, 통상의 기술자는 본 발명의 제어 장치(100)가 복수의 논리 페이지를 포함하는 물리 메모리 페이지에 적용될 수 있다는 것을 용이하게 이해할 것이며, 각 논리 페이지는 복수의 플래시 메모리 유닛을 포함한다. 예를 들어, 하나의 물리 메모리 페이지가 총 8192개의 플래시 메모리 유닛을 포함하면, 제어 장치(100)는 처음으로 8192개의 플래시 메모리 유닛에 8192개의 데이터 비트를 각각 기록할 때, 도 6에 도시된 바와 같이, 플래시 메모리 유닛의 절반(예컨대, 4096개의 플래시 메모리 유닛)은 비트 1로 기록되고(이들의 플로팅 게이트에는 이 상황에서 제1 전하량이 주입되지 않을 것임), 플래시 메모리 유닛의 다른 절반은 비트 0으로 기록될 것이다(이들의 플로팅 게이트에는 이 상황에서 제1 전하량이 주입될 것임). 도 6은, 본 발명의 일 실시예에 따라, 8192개의 비트가 처음으로 물리 메모리 페이지에 기록된 후, 전하량 분배를 도시하는 다이어그램이며, 여기서 태그 602에 의해 지시된 4096개의 플래시 메모리 유닛의 플로팅 게이트에는 제1 전하량이 주입되지 않고, 태그 604에 의해 지시된 다른 4096개의 플래시 메모리 유닛의 플로팅 게이트에는 제1 전하량이 주입될 것이다. 그 후, 설정 회로(108)는 8192개의 플래시 메모리 유닛의 데이터 비트를 판독하기 위한 제1 임계 전압 Vth_1을 판정할 것이다. 플래시 메모리 유닛으로부터 데이터 비트를 판독하는 것과 연관된 상세한 동작은 이전의 단락에서 설명되어 있고, 여기서는 간략함을 위해 생략된다.
유사하게, 제어 장치(100)가 2번째로 8192개의 플래시 메모리 유닛에 8192개의 데이터 비트를 각각 기록할 때, 도 7에 도시된 바와 같이, 플래시 메모리 유닛의 절반(예컨대, 4096개의 플래시 메모리 유닛)은 비트 1로 기록될 것이고, 플래시 메모리 유닛의 다른 절반은 비트 0으로 기록될 것이며, 여기서 이전에 비트 1로 기록된 4096개의 플래시 메모리 유닛 중 절반(예컨대, 2048개의 플래시 메모리 유닛)은 이제 비트 0으로 기록되고, 이전에 비트 1로 기록된 4096개의 플래시 메모리 유닛 중 다른 절반(예컨대, 2048개의 플래시 메모리 유닛)은 이제 비트 1으로 기록되고, 이전에 비트 0으로 기록된 4096개의 플래시 메모리 유닛 중 절반(예컨대, 2048개의 플래시 메모리 유닛)은 이제 비트 0으로 기록되고, 이전에 비트 0으로 기록된 4096개의 플래시 메모리 유닛 중 다른 절반(예컨대, 2048개의 플래시 메모리 유닛)은 이제 비트 1으로 기록된다.
도 7은, 본 발명의 일 실시예에 따라, 8192개의 데이터 비트가 두번째로 물리 메모리 페이지에 기록된 후의 전하량 분배를 도시하는 다이어그램이다. 이전에 비트 1이 주입된 2048개의 플래시 메모리 유닛이 2번째 기록 동작에서 비트 0으로 기록되면, 2048개의 플래시 메모리 유닛에 제2 전하량이 주입될 것이므로, 태그 706에 의해 지시된 전하량을 구성할 것이고, 이전에 비트 1이 주입된 2048개의 플래시 메모리 유닛이 2번째 기록 동작에서 비트 1로 기록되면, 2048개의 플래시 메모리 유닛에 제2 전하량이 주입되지 않을 것이므로, 태그 702에 의해 지시된 전하량을 유지할 것이다.
유사하게, 이전에 비트 0이 주입된 2048개의 플래시 메모리 유닛이 2번째 기록 동작에서 비트 0으로 기록되면, 2048개의 플래시 메모리 유닛에 제2 전하량이 주입될 것이므로, 태그 708에 의해 지시된 전하량을 구성할 것이고, 이전에 비트 0이 주입된 2048개의 플래시 메모리 유닛이 2번째 기록 동작에서 비트 1로 기록되면, 2048개의 플래시 메모리 유닛에 제2 전하량이 주입되지 않을 것이므로, 태그 704에 의해 지시된 전하량을 유지할 것이다. 그 후, 설정 회로(108)는 8192개의 플래시 메모리 유닛의 데이터 비트를 판독하기 위한 제2 임계 전압 Vth_2를 판정할 수 있다. 제어 장치(100)가 2번째로 8192개의 플래시 메모리 유닛에 8192개의 데이터 비트를 각각 기록한 후, 플래시 메모리 유닛의 절반(예컨대, 4096개의 플래시 메모리 유닛)에 저장되어 있는 데이터 비트는 비트 1이고, 다른 절반(예컨대, 다른 4096개의 플래시 메모리 유닛)에 저장되어 있는 데이터 비트는 비트 0이다.
유사하게, 제어 장치(100)가 3번째로 플래시 메모리 유닛에 8192개의 데이터 비트를 각각 기록할 때, 플래시 메모리 유닛 중 절반(예컨대, 4096개의 플래시 메모리 유닛)은 비트 1로 기록될 것이고, 플래시 메모리 유닛 중 다른 절반은 비트 0으로 기록될 것이다. 구체적으로, 이전에 2번째 기록에서 비트 1로 기록된 절반 2048개의 플래시 메모리 유닛(태그 702에 의해 지시됨)은 3번째 기록에서 비트 0으로 기록될 것이고, 나머지 절반은 3번째 기록에서 비트 1로 기록될 것이고, 이전에 2번째 기록에서 비트 1로 기록된 절반인 2048개의 플래시 메모리 유닛(태그 704에 의해 지시됨)은 3번째 기록에서 비트 0으로 기록될 것이고, 나머지 절반은 3번째 기록에서 비트 1로 기록될 것이고; 이전에 2번째 기록에서 비트 0으로 기록된 절반 2048개의 플래시 메모리 유닛(태그 708에 의해 지시됨)은 3번째 기록에서 비트 0으로 기록될 것이고, 나머지 절반은 3번째 기록에서 비트 1로 기록될 것이다.
도 8은, 본 발명의 일 실시예에 따라, 8192개의 데이터 비트가 세번째로 물리 메모리 페이지에 기록된 후의 전하량 분배를 도시하는 다이어그램이다. 이에 따라, 이전에 비트 1를 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 702에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 0으로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입될 것이므로, 태그 810에 의해 지시된 전하량을 구성할 수 있고, 이전에 비트 1를 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 702에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 1로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입되지 않을 것이다. 예를 들어, 전하 분배는 태그 802에 의해 지시된 바와 같이 보유된다.
이전에 비트 1를 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 704에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 0으로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입될 것이므로, 태그 812에 의해 지시된 전하량을 구성할 수 있고, 이전에 비트 1를 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 704에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 1로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입되지 않을 것이며, 예컨대, 전하 분배가 804에 의해 지시된 바와 같이 보유된다. 유사하게, 이전에 비트 0을 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 706에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 0으로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입될 것이므로, 태그 814에 의해 지시된 전하량을 구성할 수 있고, 이전에 비트 0을 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 706에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 1로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입되지 않을 것이며, 예컨대, 전하 분배가 806에 의해 지시된 바와 같이 보유된다.
이전에 비트 0을 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 708에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 0으로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입될 것이므로, 태그 816에 의해 지시된 전하량을 구성할 수 있고, 이전에 비트 0을 저장한 1024개의 플래시 메모리 유닛(예컨대, 태그 708에 의해 지시된 전하량을 가지는 플래시 메모리 유닛)이 나아가 비트 1로 기록되면, 1024개의 플래시 메모리 유닛에 제3 전하량이 주입되지 않을 것이며, 예컨대, 전하 분배가 808에 의해 지시된 바와 같이 보유된다.
그 다음, 설정 회로(108)는 8192개의 플래시 메모리 유닛 내의 데이터 비트를 판독하기 위해 제3 임계 전압 Vth_3를 판정한다. 제어 장치(100)가 3번째로 8192개의 플래시 메모리 유닛에 8192개의 데이터 비트를 각각 기록한 후, 플래시 메모리 유닛 중 절반(예컨대, 4096개의 플래시 메모리 유닛)에 저장되어 있는 데이터 비트는 비트 1이고, 나머지 절반(예컨대, 다른 4096개의 플래시 메모리 유닛)에 저장되어 있는 데이터 비트는 비트 0이다.
본 발명의 물리 메모리 페이지는 기록 횟수 상한치 nmax에 도달할 때까지 계속 기록될 수 있다. 기록 횟수가 기록 횟수 상한치 nmax에 도달하기 전에, 본 발명의 제어 장치(100)는 플래시 메모리 유닛 내의 전하를 보유하거나 플래시 메모리 유닛에 전하를 주입할 수 있고, 그 후 기록 횟수가 기록 횟수 상한치 nmax를 초과하면 전하를 소거할 수 있다. 이러한 방식으로, 본 발명의 물리 메모리 페이지는 데이터 기록 과정 동안 전하를 소거하는 횟수를 크게 줄일 수 있다.
전술한 측면에서, 본 발명에 의해 제한된 플래시 메모리 제어 회로를 제어하는 방법은 물리 메모리 페이지의 플래시 메모리 유닛에 전하를 계속 주입하고, 대응하여 플래시 메모리 유닛을 판독하는 임계 전압을 업데이트한다. 나아가, 전하는 기록 횟수가 기록 횟수 상한치에 도달하면 소거될 것이다. 이러한 방식으로, 본 발명은 데이터 기록 과정 동안 전하를 소거하는 횟수를 크게 줄일 수 있으므로, 전체 플래시 메모리 및 물리 메모리 페이지의 서비스 수명을 연장시키며 물리 메모리 페이지의 데이터 기록 속도를 높일 수 있다.
통상의 기술자는 이 장치 및 방법의 수많은 대체 및 변형이 본 발명의 사상을 유지하면서 만들어 질 수 있다는 것을 용이하게 알 것이다. 이에 따라, 전술한 개시는 첨부된 청구항의 경계 및 한계에 의해서만 제한되는 것으로 이해되어야 한다.

Claims (20)

  1. 플래시 메모리 유닛에 데이터를 기록하는 방법으로서,
    상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 n번째 데이터 비트의 데이터 극성을 판정하는 단계;
    상기 n번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하는 단계;
    상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 플래시 메모리 유닛에 기록될 (n+1)번째 데이터 비트의 데이터 극성을 판정하는 단계; 및
    상기 (n+1)번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하는 단계
    를 포함하고,
    상기 (n+1)번째 전하량은 상기 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  2. 제1항에 있어서,
    상기 (n+1)번째 전하량은 상기 n번째 전하량의 2배 이상인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  3. 제1항에 있어서,
    상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 n번째 데이터 비트의 데이터 극성이 제1 극성이면, 상기 플로팅 게이트에 상기 n번째 전하량을 주입하지 않고, 상기 n번째 데이터 비트의 데이터 극성이 제2 극성이면, 상기 플로팅 게이트에 상기 n번째 전하량을 주입하고,
    상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 플로팅 게이트에 상기 (n+1)번째 전하량을 주입하지 않고, 상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 플로팅 게이트에 상기 (n+1)번째 전하량을 주입하고,
    상기 제1 극성은 상기 제2 극성과 상이한,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  4. 제3항에 있어서,
    상기 제1 극성이 비트 1이고 상기 제2 극성이 비트 0이거나, 또는 상기 제1 극성이 비트 0이고 상기 제2 극성이 비트 1인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  5. 제3항에 있어서,
    상기 n번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은
    n번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 n번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 n번째 임계 전압은 상기 n번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온(turn on)시키는,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  6. 제5항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은,
    (n+1)번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온시키고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  7. 제5항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은,
    (n+1)번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  8. 제3항에 있어서,
    상기 n번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은,
    n번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 n번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 n번째 임계 전압은 상기 n번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않는,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  9. 제8항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은,
    (n+1)번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압은 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온시키고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  10. 제8항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 플래시 메모리 유닛에 데이터를 기록하는 방법은,
    (n+1)번째 임계 전압을 판정하는 단계
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압은 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    플래시 메모리 유닛에 데이터를 기록하는 방법.
  11. 플래시 메모리 유닛에 데이터를 기록하기 위해 배치되어 있는 제어 장치로서,
    상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 플래시 메모리 유닛의 n번째 데이터 비트의 데이터 극성을 판정하도록 배치되어 있는 판정 회로; 및
    상기 n번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 n번째 전하량을 선택적으로 주입하도록 배치되어 있는 기록 회로
    를 포함하고,
    상기 판정 회로는, 상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 플래시 메모리 유닛의 (n+1)번째 데이터 비트의 데이터 극성을 판정하도록 추가로 배치되어 있고,
    상기 기록 회로는, 상기 (n+1)번째 데이터 비트의 데이터 극성에 따라 상기 플래시 메모리 유닛의 플로팅 게이트에 (n+1)번째 전하량을 선택적으로 주입하도록 추가로 배치되어 있고,
    상기 (n+1)번째 전하량은 상기 n번째 전하량과 동일하지 않으며, n은 1 이상의 양의 정수인,
    제어 장치.
  12. 제11항에 있어서,
    상기 (n+1)번째 전하량은 상기 n번째 전하량의 2배 이상인,
    제어 장치.
  13. 제11항에 있어서,
    상기 플래시 메모리 유닛에 데이터를 n번째로 기록할 때, 상기 판정 회로가 상기 n번째 데이터 비트의 데이터 극성이 제1 극성이라고 판정하면, 상기 기록 회로는 상기 플로팅 게이트에 상기 n번째 전하량을 주입하지 않고, 상기 판정 회로가 상기 n번째 데이터 비트의 데이터 극성이 제2 극성이라고 판정하면, 상기 기록 회로는 상기 플로팅 게이트에 상기 n번째 전하량을 주입하고,
    상기 플래시 메모리 유닛에 데이터를 (n+1)번째로 기록할 때, 상기 판정 회로가 상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이라고 판정하면, 상기 기록 회로는 상기 플로팅 게이트에 상기 (n+1)번째 전하량을 주입하지 않고, 상기 판정 회로가 상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이라고 판정하면, 상기 기록 회로는 상기 플로팅 게이트에 상기 (n+1)번째 전하량을 주입하고,
    상기 제1 극성은 상기 제2 극성과 동일하지 않은,
    제어 장치.
  14. 제13항에 있어서,
    상기 제1 극성이 비트 1이고 상기 제2 극성이 비트 0이거나, 또는 상기 제1 극성이 비트 0이고 상기 제2 극성이 비트 1인,
    제어 장치.
  15. 제13항에 있어서,
    상기 n번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 제어 장치는
    n번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 n번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 n번째 임계 전압은 상기 n번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온시키는,
    제어 장치.
  16. 제15항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 제어 장치는,
    (n+1)번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온시키고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    제어 장치.
  17. 제15항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 제어 장치는,
    (n+1)번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    제어 장치.
  18. 제13항에 있어서,
    상기 n번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 제어 장치는
    n번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 n번째 임계 전압이 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 n번째 임계 전압은 상기 n번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않는,
    제어 장치.
  19. 제18항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제1 극성이면, 상기 제어 장치는,
    (n+1)번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압은 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입하지 않은 플래시 메모리 유닛을 턴온시키고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    제어 장치.
  20. 제18항에 있어서,
    상기 (n+1)번째 데이터 비트의 데이터 극성이 상기 제2 극성이면, 상기 제어 장치는,
    (n+1)번째 임계 전압을 판정하도록 배치되어 있는 설정 회로
    를 추가로 포함하며,
    상기 (n+1)번째 임계 전압은 상기 플래시 메모리 유닛의 제어 게이트에 연결되면, 상기 (n+1)번째 임계 전압은 상기 (n+1)번째 전하량을 주입한 플래시 메모리 유닛을 턴온시키지 않고, 상기 (n+1)번째 임계 전압은 상기 n번째 임계 전압의 2배 이상인,
    제어 장치.
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