CN106158023B - 将数据写入一闪存单元的方法以及控制装置 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000005611 electricity Effects 0.000 claims description 9
- 240000002853 Nelumbo nucifera Species 0.000 claims description 6
- 235000006508 Nelumbo nucifera Nutrition 0.000 claims description 6
- 235000006510 Nelumbo pentapetala Nutrition 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 abstract description 3
- 239000007787 solid Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 210000003205 muscle Anatomy 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
Abstract
本发明公开了一种将数据写入一闪存单元的方法以及控制装置，所述方法包含有：于第n次写入所述闪存单元时，判断要被写入所述闪存单元的一第n数据位的一数据极性；依据所述第n数据位的所述数据极性来选择性地对所述闪存单元的一浮栅注入一第n电荷量；于第n+1次写入所述闪存单元时，判断要被写入所述闪存单元的一第n+1数据位的所述数据极性；以及依据所述第n+1数据位的所述数据极性来选择性地对所述闪存单元的所述浮栅注入一第n+1电荷量；其中所述第n+1电荷量不同于所述第n电荷量，以及n为不小于1的正整数。本发明可大幅减少实体存储器分页在数据写入的过程中电荷抹除的次数，进而提高了实体存储器分页的数据写入速度以及使用寿命。
Description
技术领域
本发明涉及读一闪存的数据写入方法与其控制装置，尤其涉及提高一闪存的使用寿命与操作速度的方法与其控制装置。
背景技术
一般而言，当一闪存控制装置将一数据写入一闪存内的一个记忆单元时，所述闪存控制装置会先将的前储存在所述记忆单元内的数据抹除，接着才将所述数据写入所述记忆单元内。然而此一作法将会拖慢所述闪存的数据写入速度，因为所述闪存控制装置必须要花时间来将的前储存在所述记忆单元内的数据抹除。再者，一般而言，一闪存的使用寿命是受限于所述闪存的写入与抹除次数。若所述闪存的写入与抹除次数越高，则所述闪存的使用寿命就越低。反之，若所述闪存的写入与抹除次数越少，则所述闪存的使用寿命就越高。因此，如何同时提高所述闪存的数据写入速度以及使用寿命已成为此领域所亟需解决的问题。
发明内容
因此，本发明所公开的方法与其控制装置主要是提高一闪存的使用寿命与操作速度。
依据本发明的一第一实施例，公开了一种将数据写入一闪存单元的方法。所述方法包含有：于第n次写入所述闪存单元时，判断要被写入所述闪存单元的一第n数据位的一数据极性；依据所述第n数据位的所述数据极性来选择性地对所述闪存单元的一浮栅注入一第n电荷量；于第n+1次写入所述闪存单元时，判断要被写入所述闪存单元的一第n+1数据位的所述数据极性；以及依据所述第n+1数据位的所述数据极性来选择性地对所述闪存单元的所述浮栅注入一第n+1电荷量；其中所述第n+1电荷量是不同于所述第n电荷量，以及n是不小于1的正整数。
依据本发明的一第二实施例，公开了一种控制装置，所述控制装置用来将数据写入一闪存单元。所述控制装置包含有一判断电路以及一写入电路。所述判断电路用来于第n次写入所述闪存单元时，判断要被写入所述闪存单元的一第n数据位的一数据极性。所述写入电路是用来依据所述第n数据位的所述数据极性来选择性地对所述闪存单元的一浮栅注入一第n电荷量；其中所述判断电路另用来于第n+1次写入所述闪存单元时，判断要被写入所述闪存单元的一第n+1数据位的所述数据极性，所述写入电路另用来依据所述第n+1数据位的所述数据极性来选择性地对所述闪存单元的所述浮栅注入一第n+1电荷量，所述第n+1电荷量是不同于所述第n电荷量，以及n是不小于1的正整数。
因此，本发明的一实体存储器分页在数据写入的过程中就可以大幅减少电荷抹除的次数，进而提高了所述实体存储器分页的数据写入速度以及使用寿命。
附图说明
图1是本发明一种控制装置的一实施例示意图。
图2是本发明一种将数据写入一闪存单元的方法的一实施例流程图。
图3是本发明一闪存单元被写入一第1数据位后的一浮栅内的电荷量的一实施例示意图。
图4是本发明一闪存单元被写入一第2数据位后的一浮栅内的电荷量的一实施例示意图。
图5是本发明一闪存单元被写入一第3数据位后的一浮栅内的电荷量的一实施例示意图。
图6是本发明一个实体存储器分页于第1次被分别写入8192个数据位后的电荷量分布的一实施例示意图，
图7是本发明一个实体存储器分页于第2次被分别写入8192个数据位后的电荷量分布的一实施例示意图。图8是本发明一个实体存储器分页于第3次被分别写入8192个数据位后的的
电荷量分布的一实施例示意图。
其中，附图标记说明如下：
100 控制装置
102 闪存单元
104 判断电路
106 写入电路
108 设定电路
1022 控制栅
1024 浮栅
1026 氧化物
1028 源极区域
1030 漏极区域
1032 P型基底
200 方法
202～216 步骤
302～304、402～408、502～516、 电荷量
602～604、702～708、802～816
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的「包含」是一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此是包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或者通过其他装置或连接手段间接地电气连接至所述第二装置。
请参考图1。图1所示是依据本发明一种控制装置100的一实施例示意图。控制装置100是一闪存控制装置，因此图1另绘示出一闪存单元102。控制装置100包含有一判断电路104、一写入电路106以及一设定电路108。判断电路104是用来于第n次写入闪存单元102时，判断要被写入闪存单元102的一第n数据位的一数据极性。写入电路106是用来依据所述第n数据位的所述数据极性来选择性地对闪存单元102的一浮栅(floating gate)注入一第n电荷量。此外，判断电路104另用来于第n+1次写入闪存单元102时，判断要被写入闪存单元102的一第n+1数据位的所述数据极性，写入电路106另用来依据所述第n+1数据位的所述数据极性来选择性地对闪存单元102的所述浮栅注入一第n+1电荷量，所述第n+1电荷量是不同于所述第n电荷量，以及n是不小于1的正整数。设定电路108是用来决定出对应第n个数据位的一第n个临界电压。
闪存单元102可视为一颗金属氧化物半导体场效晶体管(MOSFET)，所述金属氧化物半导体场效晶体管的栅极会包含有一控制栅1022以及一浮栅1024，其中控制栅1022与浮栅1024之间是由一氧化物1026来区隔。为了方便叙述，本实施例的闪存单元102是以一N型场效晶体管来加以实作，因此所述金属氧化物半导体场效晶体管的一源极区域1028以及一漏极区域1030都是N型区域，而源极区域1028以及漏极区域1030之间则是一P型基底(P-substrate)1032。
进一步而言，控制装置100的操作可以简化为图2所示的步骤。图2所示是依据本发明一种将数据写入闪存单元102的方法200的一实施例流程图。倘若大体上可达到相同的结果，并不需要一定照图2所示的流程中的步骤顺序来进行，且图2所示的步骤不一定要连续进行，也也就是说其他步骤也可插入其中。此外，以下针对本实施例技术特征的描述是假设闪存单元102于一开始并没有储存任何的数据位。因此，本实施例的方法200包含有：
步骤202：开始闪存单元102的数据写入操作；
步骤204：设定n＝1，n是代表将数据位写入闪存单元102的次数；
步骤206：于第n次写入闪存单元102时，判断电路104判断要被写入闪存单元102的所述第n数据位的所述数据极性，若所述数据极性为一第一极性(即位1)，则跳至步骤208，若所述数据极性为一第二极性(即位0)，则跳至步骤214；
步骤208：写入电路106不对闪存单元102的浮栅1024注入一第n电荷量；
步骤210：设定电路108决定出一第n个临界电压Vth_n；
步骤212：设定n＝n+1，并判断n是否≤nmax，若是，则跳至步骤206，若否，则跳至步骤216；
步骤214：写入电路106对闪存单元102的浮栅1024注入所述第n电荷量，跳至步骤210；
步骤216：停止将数据写入闪存单元102。
首先，在步骤202中，当闪存单元102还没有被写入数据位的前，闪存单元102的浮栅1024并不具有电荷。接着，在步骤206中，当第1次(即n＝1)写入闪存单元102时，判断电路104会用来判断要被写入闪存单元102的所述第1数据位的所述数据极性，若所述数据极性为所述第一极性(即位1)，则写入电路106不对闪存单元102的浮栅1024注入一第1电荷量(步骤208)。若所述数据极性为一第二极性(即位0)，则写入电路106对闪存单元102的浮栅1024注入所述第1电荷量(步骤214)。在本实施例中，所述第一极性是位1，而所述第二极性是位0，然此并不作为本发明的限制所在。在本发明的另实施例中，所述第一极性也可以是位0，而所述第二极性则可以是位1，此也属于本发明的范畴所在。因此，在本实施例中，若所述数据极性是位1，则闪存单元102的浮栅1024会维特在不具有电荷的状态。反之，若所述数据极性是位0，则闪存单元102的浮栅1024会被注入所述第1电荷量，如图3所示。图3所示是依据本发明闪存单元102被写入第1数据位后的浮栅1024内的电荷量的一实施例示意图。从图3可以得知，若所述数据极性是位1，则闪存单元102的浮栅1024内的电荷量可以用302来表示。若所述数据极性是位0，则闪存单元102的浮栅1024内的所述第1电荷量可以用304来表示。请注意，在图3中绘示出标号302只是为了更方便描述本案闪存单元102的技术特征，实际上浮栅1024在标号302内并不具有电荷。但是，若所述数据极性是位1，则对闪存单元102的浮栅1024注入少许电荷量至浮栅1024内(即302)也是属于本发明的范畴所在。
接着，当闪存单元102被写入第1数据位的后，设定电路108就会决定出一第1个临界电压Vth_1(步骤210)，第1个临界电压Vth_1是位于标号302与标号304的电荷量之间，如图3所示。换句话说，当第1个临界电压Vth_1耦接至闪存单元102的控制栅1022(也也就是说所述栅极)时，第1临界电压Vth_1会使得没有电荷量的闪存单元102(也也就是说标号为302的闪存单元102)导通，以及第1临界电压Vth_1会使得具有第1电荷量的闪存单元102(也也就是说标号为304的闪存单元102)不导通。如此一来，当闪存单元102被写入第1数据位的后，在一读取电路(未显示)读取所述第1数据位时，所述读取电路就会产生第1个临界电压Vth_1来耦接至闪存单元102的控制栅1022，若第1临界电压Vth_1会使得闪存单元102导通，则代表储存在闪存单元102内的第1数据位的数据极性是位1。反之，若第1临界电压Vth_1不会使得闪存单元102导通，则代表储存在闪存单元102内的第1数据位的数据极性是位0。
接着，若写入电路106又要对闪存单元102进行第2次的数据写入操作，则n＝n+1(即n＝2)，并判断n是否≦nmax，其中nmax代表将数据写入闪存单元102的最高次数。当闪存单元102的写入次数为nmax时，若要再将数据写入闪存单元102，则必需先抹除(erase)浮栅1024内的电荷，再回到骤202以重新开始将数据写入闪存单元102。请注意，本发明并没有限定利用那一个电路来执行步骤212的动作，即设定n＝n+1以及判断n是否≦nmax。在本实施例中，步骤212的动作可以由判断电路104、写入电路106或设定电路108中的任一电路来执行。
请参考图4。图4所示是依据本发明闪存单元102被写入第2数据位后的浮栅1024内的电荷量的一实施例示意图。在步骤206中，当第2次(即n＝2)写入闪存单元102时，判断电路104会用来判断要被写入闪存单元102的所述第2数据位的所述数据极性，若所述数据极性为所述第一极性(即位1)，则写入电路106不对闪存单元102的浮栅1024注入一第2电荷量(步骤208)。反之，若所述数据极性为一第二极性(即位0)，则写入电路106对闪存单元102的浮栅1024注入所述第2电荷量(步骤214)。进一步而言，若储存在闪存单元102内的第1数据位的数据极性是位1，且要被写入闪存单元102的所述第2数据位的所述数据极性也是位1，则写入电路106不对闪存单元102的浮栅1024注入所述第2电荷量，进而使得闪存单元102的浮栅1024内的电荷量维持不变，也也就是说图4所示标号为402的电荷量。若储存在闪存单元102内的第1数据位的数据极性是位0，且要被写入闪存单元102的所述第2数据位的所述数据极性是位1，则写入电路106不对闪存单元102的浮栅1024注入所述第2电荷量，进而使得闪存单元102的浮栅1024内的电荷量维持不变，也也就是说图4所示标号为404的电荷量。若储存在闪存单元102内的第1数据位的数据极性是位1，且要被写入闪存单元102的所述第2数据位的所述数据极性是位0，则写入电路106对闪存单元102的浮栅1024注入所述第2电荷量，进而使得闪存单元102的浮栅1024内的电荷量增加至标号为406的电荷量。若储存在闪存单元102内的第1数据位的数据极性是位0，且要被写入闪存单元102的所述第2数据位的所述数据极性是位0，则写入电路106对闪存单元102的浮栅1024注入所述第2电荷量，进而使得闪存单元102的浮栅1024内的电荷量增加至标号为408的电荷量。请注意，所述第2电荷量至少是所述第1电荷量的两倍，如此一来当闪存单元102的浮栅1024被注入所述第2电荷量时，标号为406的电荷量才不会与标号为404的电荷量重迭，以及标号为408的电荷量也不会与标号为406的电荷量重迭。
接着，当闪存单元102被写入第2数据位的后，设定电路108就会决定出一第2个临界电压Vth_2(步骤210)，第2个临界电压Vth_2是位于标号404与标号406的电荷量之间，如图4所示，其中当第2个临界电压Vth_2耦接至闪存单元102的控制栅1022(也也就是说所述栅极)时，第2临界电压Vth_2会使得电荷量为标号402或404的闪存单元102导通，以及第2临界电压Vth_2会使得电荷量为标号406或408的闪存单元102不导通。如此一来，当闪存单元102被写入第2数据位的后，在所述读取电路(未显示)读取所述第2数据位时，所述读取电路就会产生第2个临界电压Vth_2来耦接至闪存单元102的控制栅1022，若第2临界电压Vth_2会使得闪存单元102导通，则代表储存在闪存单元102内的第2数据位的数据极性是位1。反之，若第2临界电压Vth_2不会使得闪存单元102导通，则代表储存在闪存单元102内的第2数据位的数据极性是位0。
同样的，若写入电路106又要对闪存单元102进行第3次的数据写入操作，则n＝n+1(即n＝3)，并判断n是否≦nmax。若n≦nmax，则本方法200会重复执行步骤206、208(或214)、210来选择性地对闪存单元102的浮栅1024注入一第3电荷量，并设定对应的第3临界电压Vth_3，如图5所示。图5所示是依据本发明闪存单元102被写入第3数据位后的浮栅1024内的电荷量的一实施例示意图。从图5可以得知，无论储存在闪存单元102内的第2数据位的数据极性是位1或0，只要被写入闪存单元102的所述第3数据位的所述数据极性是位0，则写入电路106就对闪存单元102的浮栅1024注入所述第3电荷量，以造成标号为510、512、514或516的电荷量。反之，无论储存在闪存单元102内的第2数据位的数据极性是位1或0，只要被写入闪存单元102的所述第3数据位的所述数据极性是位1，则写入电路106就不会对闪存单元102的浮栅1024注入所述第3电荷量，以造成标号为502、504、506或508的电荷量。
同理，当闪存单元102被写入第3数据位的后，设定电路108就会决定出一第3个临界电压Vth_3(步骤210)，第3个临界电压Vth_3是位于标号508与标号510的电荷量之间，其中当第3个临界电压Vth_3耦接至闪存单元102的控制栅1022(也也就是说所述栅极)时，第3临界电压Vth_3会使得电荷量为标号502、504、506或508的闪存单元102导通，以及第3临界电压Vth_3会使得电荷量为标号510、512、514或516的闪存单元102不导通。如此一来，当闪存单元102被写入第3数据位的后，在所述读取电路(未显示)读取所述第3数据位时，所述读取电路就会产生第3个临界电压Vth_3来耦接至闪存单元102的控制栅1022，若第3临界电压Vth_3会使得闪存单元102导通，则代表储存在闪存单元102内的第3数据位的数据极性是位1。反之，若第2临界电压Vth_3不会使得闪存单元102导通，则代表储存在闪存单元102内的第3数据位的数据极性是位0。
请注意，在本实施例中，第n+1个临界电压Vth_n+1是至少高于第n个临界电压Vth_n的一倍。举例而言，若第1个临界电压Vth_1为0.3V，则第2个临界电压Vth_2可以是0.6V，以及第3个临界电压Vth_3可以是1.2V，以此类推。此外，本发明的控制装置100会另设置一储存单元(未显示)来储存一对照表，其中所述对照表是用来记录闪存单元102被写入的次数n以及对应所述次数n的第n个临界电压Vth_n。如此一来，当所述读取电路(未显示)需要读取闪存单元102内的目前所储存的第n数据位时，所述读取电路就可以直接利用所述对照表来找到对应的第n个临界电压Vth_n，并产生第n个临界电压Vth_n来耦接至闪存单元102的控制栅1022，以读取闪存单元102内的目前所储存的第n数据位的数据极性。
因此，本发明的闪存单元102可以一直被写入到其最高写入次数nmax为止。举例来说，一闪存单元的最高写入次数nmax可以是5次。当所述闪存单元的写入次数为第5次时，若要再将数据写入所述闪存单元，则必需先抹除其浮栅内的电荷，再回到骤202以重新开始将数据写入所述闪存单元。
因此，上述的操作流程可以得知本发明的闪存单元102在写入次数为最高写入次数nmax的前，本发明的控制装置100都不会对闪存单元102的浮栅1024执行电荷抹除的操作。换言之，在写入次数为最高写入次数nmax的前，本发明的控制装置100不是维持浮栅1024内的电荷不变，就是将电荷注入浮栅1024内，一直到写入次数为超过其最高写入次数nmax时才执行电荷抹除的操作。如此一来，本发明的闪存单元102在数据写入的过程中就可以大幅减少电荷抹除的次数，进而提高了闪存单元102的数据写入速度以及使用寿命。
请注意，上述仅利用一颗闪存单元102来描述本发明控制装置100操作的目的是为了更清楚叙述出本发明控制装置100的技术特征所在，然此领域具有通常知识者应可了解本发明的控制装置100是适用于一个实体存储器分页(physical page)，其中所述实体存储器分页会包含多个逻辑存储器分页(logical page)，且每一逻辑存储器分页是包含有多个闪存单元。举例来说，若一个实体存储器分页总共包含有8192个闪存单元，则当控制装置100于第1次将8192个数据位分别写入所述8192个闪存单元时，有一半的闪存单元(即4096个闪存单元)会被写入位1(即浮栅不会被注入所述第1电荷量)，而另一半的闪存单元会被写入位0(即浮栅则会被注入所述第1电荷量)，如图6所示。图6所示是依据本发明一个实体存储器分页于第1次被分别写入8192个数据位后的电荷量分布的一实施例示意图，其中共有4096个闪存单元的浮栅是没有被注入所述第1电荷量(即标号为602的电荷分布)，以及共有4096个闪存单元的浮栅会被注入所述第1电荷量(即标号为604的电荷分布)。接着，设定电路108就会决定出第1个临界电压Vth_1以读取所述8192个闪存单元内的数据位。由于读一取闪存单元内的数据位的细部操作已描述于上述段落中，故在此不另赘述。
同样的，当控制装置100于第2次将8192个数据位分别写入所述8192个闪存单元时，有一半的闪存单元(即4096个闪存单元)会被写入位1，而另一半的闪存单元会被写入位0。此时，原本在第1次被写入位1的所述4096个闪存单元中有一半(即2048个闪存单元)会被写入位0，而另一半(即2048个闪存单元)会被写入位1；以及原本在第1次被写入位0的所述4096个闪存单元中有一半(即2048个闪存单元)会被写入位0，而另一半(即2048个闪存单元)会被写入位1，如图7所示。图7所示是依据本发明一个实体存储器分页于第2次被分别写入8192个数据位后的电荷量分布的一实施例示意图。因此，当所述2048个原本储存位1的闪存单元被写入位0时，所述2048个闪存单元就会被注入所述第2电荷量，即形成标号为706的电荷分布；而当所述2048个原本储存位1的闪存单元再次被写入位1时，所述2048个闪存单元就不会被注入所述第2电荷量，即维持原本标号为702的电荷分布。同理，当所述2048个原本储存位0的闪存单元再次被写入位0时，所述2048个闪存单元就会被注入所述第2电荷量，即形成标号为708的电荷分布；而当所述2048个原本储存位0的闪存单元被写入位1时，所述2048个闪存单元就不会被注入所述第2电荷量，即维持原本标号为704的电荷分布。接着，设定电路108就会决定出第2个临界电压Vth_2以读取所述8192个闪存单元内的数据位。因此，当控制装置100于第2次将8192个数据位分别写入所述8192个闪存单元的后，有一半的闪存单元(即2*2048＝4096个闪存单元)所储存数据位是位1，而另一半的闪存单元(即2*2048＝4096个闪存单元)所储存数据位则是位0。
同理，当控制装置100于第3次将8192个数据位分别写入所述8192个闪存单元时，有一半的闪存单元(即4096个闪存单元)会被写入位1，而另一半的闪存单元会被写入位0。此时，原本在第2次被写入位1的所述2048个闪存单元(即电荷分布为702的闪存单元)中有一半(即1024个闪存单元)会被写入位0，而另一半(即1024个闪存单元)会被写入位1；原本在第2次被写入位1的所述2048个闪存单元(即电荷分布为704的闪存单元)中有一半(即1024个闪存单元)会被写入位0，而另一半(即1024个闪存单元)会被写入位1；原本在第2次被写入位0的所述2048个闪存单元(即电荷分布为706的闪存单元)中有一半(即1024个闪存单元)会被写入位0，而另一半(即1024个闪存单元)会被写入位1；以及原本在第2次被写入位0的所述2048个闪存单元(即电荷分布为708的闪存单元)中有一半(即1024个闪存单元)会被写入位0，而另一半(即1024个闪存单元)会被写入位1，如图8所示。图8所示是依据本发明一个实体存储器分页于第3次被分别写入8192个数据位后的的电荷量分布的一实施例示意图。因此，当所述1024个原本储存位1的闪存单元(即电荷分布为702的闪存单元)被写入位0时，所述1024个闪存单元就会被注入所述第3电荷量，即形成标号为810的电荷分布；而当所述1024个原本储存位1的闪存单元再次被写入位1时，所述1024个闪存单元就不会被注入所述第3电荷量，即维持原本标号为802的电荷分布。当所述1024个原本储存位1的闪存单元(即电荷分布为704的闪存单元)被写入位0时，所述1024个闪存单元就会被注入所述第3电荷量，即形成标号为812的电荷分布；而当所述1024个原本储存位1的闪存单元再次被写入位1时，所述1024个闪存单元就不会被注入所述第3电荷量，即维持原本标号为804的电荷分布。同理，当所述1024个原本储存位0的闪存单元(即电荷分布为706的闪存单元)被写入位0时，所述1024个闪存单元就会被注入所述第3电荷量，即形成标号为814的电荷分布；而当所述1024个原本储存位0的闪存单元被写入位1时，所述1024个闪存单元就不会被注入所述第3电荷量，即维持原本标号为806的电荷分布。当所述1024个原本储存位0的闪存单元(即电荷分布为708的闪存单元)被写入位0时，所述1024个闪存单元就会被注入所述第3电荷量，即形成标号为816的电荷分布；而当所述1024个原本储存位0的闪存单元被写入位1时，所述1024个闪存单元就不会被注入所述第3电荷量，即维持原本标号为808的电荷分布。
接着，设定电路108就会决定出第3个临界电压Vth_3以读取所述8192个闪存单元内的数据位。因此，当控制装置100于第3次将8192个数据位分别写入所述8192个闪存单元的后，有一半的闪存单元(即4*1024＝4096个闪存单元)所储存数据位是位1，而另一半的闪存单元(即4*1024＝4096个闪存单元)所储存数据位则是位0。
以此类推，本发明的所述实体存储器分页可以一直被写入到其最高写入次数nmax为止。在写入次数为最高写入次数nmax的前，本发明的控制装置100不是维持闪存单元内的电荷不变，就是将电荷注入闪存单元内，一直到写入次数为超过其最高写入次数nmax时才执行电荷抹除的操作。如此一来，本发明的所述实体存储器分页在数据写入的过程中就可以大幅减少电荷抹除的次数，进而提高了所述实体存储器分页的数据写入速度以及使用寿命。
综上所述，本发明所公开闪存控制装置的控制方法是一直将电荷注入一实体存储器分页的闪存单元内，并对应更新用来读取所述闪存单元的一临界电压，一直到写入次数为达到其最高写入次数的后才执行电荷抹除的操作。如此一来，本发明的所述实体存储器分页在数据写入的过程中就可以大幅减少电荷抹除的次数，进而提高了所述实体存储器分页的数据写入速度以及使用寿命。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种将数据写入一闪存单元的方法，其特征在于，所述方法包含有：
于第n次写入所述闪存单元时，判断要被写入所述闪存单元的一第n数据位的一数据极性；
依据所述第n数据位的所述数据极性来选择性地对所述闪存单元的一浮栅注入一第n电荷量；
于第n+1次写入所述闪存单元时，判断要被写入所述闪存单元的一第n+1数据位的所述数据极性；以及
依据所述第n+1数据位的所述数据极性来选择性地对所述闪存单元的所述浮栅注入一第n+1电荷量；
其中所述第n+1电荷量不同于所述第n电荷量，以及n为不小于1的正整数；以及于第n次写入所述闪存单元时，若所述第n数据位的所述数据极性为一第一极性，则不对所述浮栅注入所述第n电荷量，若所述第n数据位的所述数据极性为一第二极性，则对所述浮栅注入所述第n电荷量；以及于第n+1次写入所述闪存单元时，若所述第n+1数据位的所述数据极性为所述第一极性，则不对所述浮栅注入所述第n+1电荷量，若所述第n+1数据位的所述数据极性为所述第二极性，则对所述浮栅注入所述第n+1电荷量，其中所述第一极性不同于所述第二极性。
2.如权利要求1所述的方法，其特征在于，所述第n+1电荷量至少大于所述第n电荷量的两倍。
3.如权利要求1所述的方法，其特征在于，所述第一极性是位1，而所述第二极性是位0；或所述第一极性是位0，而所述第二极性是位1。
4.如权利要求1所述的方法，其特征在于，若所述第n数据位的所述数据极性为所述第一极性，所述方法另包含有：
决定出一第n个临界电压；
其中当所述第n临界电压耦接至所述闪存单元的一控制栅时，所述第n临界电压会使得没有注入所述第n电荷量的所述闪存单元导通。
5.如权利要求4所述的方法，其特征在于，若所述第n+1数据位的所述数据极性为所述第一极性，所述方法另包含有：
决定出一第n+1个临界电压；
其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压会使得没有注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
6.如权利要求4所述的方法，其特征在于，若所述第n+1数据位的所述数据极性为所述第二极性，所述方法另包含有：
决定出一第n+1个临界电压；
其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压不会使得注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
7.如权利要求1所述的方法，其特征在于，若所述第n数据位的所述数据极性为所述第二极性，所述方法另包含有：
决定出一第n个临界电压；
其中当所述第n临界电压耦接至所述闪存单元的一控制栅时，所述第n临界电压不会使得注入所述第n电荷量的所述闪存单元导通。
8.如权利要求7所述的方法，其特征在于，若所述第n+1数据位的所述数据极性为所述第一极性，所述方法另包含有：
决定出一第n+1个临界电压；
其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压会使得没有注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
9.如权利要求7所述的方法，其特征在于，若所述第n+1数据位的所述数据极性为所述第二极性，所述方法另包含有：
决定出一第n+1个临界电压；
其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压不会使得注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
10.一种控制装置，用来将数据写入一闪存单元，其特征在于，所述控制装置包含有：
一判断电路，用来于第n次写入所述闪存单元时，判断要被写入所述闪存单元的一第n数据位的一数据极性；以及
一写入电路，用来依据所述第n数据位的所述数据极性来选择性地对所述闪存单元的一浮栅注入一第n电荷量；
其中所述判断电路另用来于第n+1次写入所述闪存单元时，判断要被写入所述闪存单元的一第n+1数据位的所述数据极性，所述写入电路另用来依据所述第n+1数据位的所述数据极性来选择性地对所述闪存单元的所述浮栅注入一第n+1电荷量，所述第n+1电荷量不同于所述第n电荷量，以及n为不小于1的正整数；以及于第n次写入所述闪存单元时，若所述判断电路判断出所述第n数据位的所述数据极性为一第一极性，则所述写入电路不对所述浮栅注入所述第n电荷量，若所述判断电路判断出所述第n数据位的所述数据极性为一第二极性，则所述写入电路对所述浮栅注入所述第n电荷量；以及于第n+1次写入所述闪存单元时，若所述判断电路判断出所述第n+1数据位的所述数据极性为所述第一极性，则所述写入电路不对所述浮栅注入所述第n+1电荷量，若所述判断电路判断出所述第n+1数据位的所述数据极性为所述第二极性，则所述写入电路对所述浮栅注入所述第n+1电荷量，其中所述第一极性不同于所述第二极性。
11.如权利要求10所述的控制装置，其特征在于，所述第n+1电荷量至少大于所述第n电荷量的两倍。
12.如权利要求10所述的控制装置，其特征在于，所述第一极性是位1，而所述第二极性是位0；或所述第一极性是位0，而所述第二极性是位1。
13.如权利要求10所述的控制装置，其特征在于，若所述第n数据位的所述数据极性为所述第一极性，所述控制装置另包含有：
一设定电路，用来决定出一第n个临界电压；
其中当所述第n临界电压耦接至所述闪存单元的一控制栅时，所述第n临界电压会使得没有注入所述第n电荷量的所述闪存单元导通。
14.如权利要求13所述的控制装置，其特征在于，若所述第n+1数据位的所述数据极性为所述第一极性，所述设定电路决定出一第n+1个临界电压；其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压会使得没有注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
15.如权利要求13所述的控制装置，其特征在于，若所述第n+1数据位的所述数据极性为所述第二极性，所述设定电路决定出一第n+1个临界电压；其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压不会使得注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
16.如权利要求10所述的控制装置，其特征在于，若所述第n数据位的所述数据极性为所述第二极性，所述控制装置另包含有：
一设定电路，决定出一第n个临界电压；
其中当所述第n临界电压耦接至所述闪存单元的一控制栅时，所述第n临界电压不会使得注入所述第n电荷量的所述闪存单元导通。
17.如权利要求16所述的控制装置，其特征在于，若所述第n+1数据位的所述数据极性为所述第一极性，所述设定电路决定出一第n+1个临界电压；其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压会使得没有注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
18.如权利要求16所述的控制装置，其特征在于，若所述第n+1数据位的所述数据极性为所述第二极性，所述设定电路决定出一第n+1个临界电压；其中当所述第n+1临界电压耦接至所述闪存单元的所述控制栅时，所述第n+1临界电压不会使得注入所述第n+1电荷量的所述闪存单元导通，以及所述第n+1个临界电压至少高于所述第n个临界电压的一倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910955359.7A CN110808078B (zh) | 2014-12-17 | 2015-03-27 | 将数据写入一闪存单元的方法以及控制装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103144137 | 2014-12-17 | ||
| TW103144137A TWI576846B (zh) | 2014-12-17 | 2014-12-17 | 快閃記憶體的資料寫入方法與其控制裝置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910955359.7A Division CN110808078B (zh) | 2014-12-17 | 2015-03-27 | 将数据写入一闪存单元的方法以及控制装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158023A CN106158023A (zh) | 2016-11-23 |
| CN106158023B true CN106158023B (zh) | 2019-11-08 |
Family
ID=56130208
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510140113.6A Active CN106158023B (zh) | 2014-12-17 | 2015-03-27 | 将数据写入一闪存单元的方法以及控制装置 |
| CN201910955359.7A Active CN110808078B (zh) | 2014-12-17 | 2015-03-27 | 将数据写入一闪存单元的方法以及控制装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910955359.7A Active CN110808078B (zh) | 2014-12-17 | 2015-03-27 | 将数据写入一闪存单元的方法以及控制装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US9627047B2 (zh) |
| KR (1) | KR101740417B1 (zh) |
| CN (2) | CN106158023B (zh) |
| TW (1) | TWI576846B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI576846B (zh) * | 2014-12-17 | 2017-04-01 | 慧榮科技股份有限公司 | 快閃記憶體的資料寫入方法與其控制裝置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252799B1 (en) * | 1997-04-11 | 2001-06-26 | Programmable Silicon Solutions | Device with embedded flash and EEPROM memories |
| US6521958B1 (en) * | 1999-08-26 | 2003-02-18 | Micron Technology, Inc. | MOSFET technology for programmable address decode and correction |
| JP4067956B2 (ja) | 2002-12-20 | 2008-03-26 | スパンション エルエルシー | 不揮発性メモリの制御方法及び不揮発性メモリ |
| JP4786171B2 (ja) | 2004-12-10 | 2011-10-05 | 株式会社東芝 | 半導体記憶装置 |
| US6980471B1 (en) * | 2004-12-23 | 2005-12-27 | Sandisk Corporation | Substrate electron injection techniques for programming non-volatile charge storage memory cells |
| US7701770B2 (en) * | 2006-09-29 | 2010-04-20 | Hynix Semiconductor Inc. | Flash memory device and program method thereof |
| KR100890017B1 (ko) * | 2007-04-23 | 2009-03-25 | 삼성전자주식회사 | 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 |
| KR101468026B1 (ko) * | 2007-05-14 | 2014-12-02 | 삼성전자주식회사 | 메모리 셀 프로그래밍 방법 및 반도체 장치 |
| KR20090011249A (ko) | 2007-07-25 | 2009-02-02 | 삼성전자주식회사 | 비휘발성 메모리 셀 프로그래밍 방법 |
| KR100898653B1 (ko) * | 2007-07-25 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 프로그램 방법 |
| KR20090041764A (ko) * | 2007-10-24 | 2009-04-29 | 삼성전자주식회사 | 비휘발성 메모리 소자의 동작 방법 |
| KR100965065B1 (ko) | 2008-03-10 | 2010-06-21 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 동작 방법 |
| US9037777B2 (en) * | 2009-12-22 | 2015-05-19 | Densbits Technologies Ltd. | Device, system, and method for reducing program/read disturb in flash arrays |
| JP5851172B2 (ja) * | 2011-09-27 | 2016-02-03 | ラピスセミコンダクタ株式会社 | 半導体不揮発性メモリ及びデータ書き込み方法 |
| TWI430092B (zh) * | 2011-10-27 | 2014-03-11 | Silicon Motion Inc | 三階儲存單元的快閃記憶體裝置及其控制方法 |
| TWI566249B (zh) * | 2014-11-21 | 2017-01-11 | 慧榮科技股份有限公司 | 快閃記憶體的資料寫入方法與其控制裝置 |
| TWI576846B (zh) * | 2014-12-17 | 2017-04-01 | 慧榮科技股份有限公司 | 快閃記憶體的資料寫入方法與其控制裝置 |
-
2014
- 2014-12-17 TW TW103144137A patent/TWI576846B/zh active
-
2015
- 2015-03-27 CN CN201510140113.6A patent/CN106158023B/zh active Active
- 2015-03-27 CN CN201910955359.7A patent/CN110808078B/zh active Active
- 2015-12-11 KR KR1020150176747A patent/KR101740417B1/ko active IP Right Grant
- 2015-12-17 US US14/972,103 patent/US9627047B2/en active Active
-
2017
- 2017-02-13 US US15/431,643 patent/US10163499B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160075327A (ko) | 2016-06-29 |
| US20170169884A1 (en) | 2017-06-15 |
| TWI576846B (zh) | 2017-04-01 |
| US9627047B2 (en) | 2017-04-18 |
| CN110808078A (zh) | 2020-02-18 |
| TW201624487A (zh) | 2016-07-01 |
| KR101740417B1 (ko) | 2017-05-26 |
| CN106158023A (zh) | 2016-11-23 |
| US10163499B2 (en) | 2018-12-25 |
| US20160180927A1 (en) | 2016-06-23 |
| CN110808078B (zh) | 2021-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |