JPWO2004077446A1 - 不揮発性半導体記憶装置 - Google Patents

Abstract

不揮発性半導体記憶装置は、データを記憶するメモリセルと、第１のレファレンスセルと、第１のレファレンスセルの閾値をチェックするチェック回路と、 第１のレファレンスセルの閾値が所定の固定値より小さいか略等しいことをチェック回路が検出するとそれに応答してメモリセルのデータを消去する消去回路を含むことを特徴とする。

Description

本発明は、一般に半導体記憶装置に関し、詳しくは不揮発性のメモリセルを用いた不揮発性半導体記憶装置に関する。

著作権等の理由により、メモリに保存したデータを無期限でユーザに利用して欲しくない場合がある。例えば、音楽や画像情報を携帯端末を利用して一時的にダウンロードした場合や、使用期限付き試供データを利用する場合、使用期限付きソフトを利用する場合等である。
不揮発性半導体記憶装置であるフラッシュメモリにおいては、所定期間後に記憶データを一括消去するためには、時間計時のために装置内にタイマー回路を設ける構成が一般的である。しかしデータ保持期間が例えば一ヶ月などの長期である場合、そのような長期間を計時するタイマーを実現するには膨大な規模の回路が必要となり、半導体装置として実現することが難しい。
以上を鑑みて、本発明は、タイマー回路を使用することなく、メモリ保持データを指定期間後に消去可能な不揮発性半導体記憶装置を提供することを目的とする。
非特許文献１及び２は、本発明の背景技術を説明するものである。
ホリグチ（Ｈｏｒｉｇｕｃｈｉ）、他５名、「ダイレクト・トンネリング・メモリ・ユーティライジング・ノーベル・フローティング・ゲート・ストラクチャ（Ａ Ｄｉｒｅｃｔ Ｔｕｎｎｅｌｉｎｇ Ｍｅｍｏｒｙ（ＤＴＭ）Ｕｔｉｌｉｚｉｎｇ Ｎｏｖｅｌ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ）」、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイスズ・ミーティング１９９９（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ １９９９）、米国、アイトリプルイー（ＩＥＥＥ）、ｐ９２２ ウスキ（Ｕｓｕｋｉ）、他２名、「アドバンテージ・オブ・クオジ・ノンボラタイル・メモリ・ウィズ・ウルトラ・シン・オクサイド（Ａｄｖａｎｔａｇｅ ｏｆ ａ ｑｕａｓｉ−ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｗｉｔｈ ｕｌｔｒａ ｔｈｉｎ ｏｘｉｄｅ）」、アブストラクト・オブ・インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイスズ・アンド・マテリアルス２００１（Ａｂｓｔｒａｃｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００１）、応用物理学会（Ｔｈｅ Ｊａｐａｎ Ｓｏｃｉｅｔｙ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、ｐ５３２

本発明による不揮発性半導体記憶装置は、データを記憶するメモリセルと、第１のレファレンスセルと、該第１のレファレンスセルの閾値をチェックするチェック回路と、該第１のレファレンスセルの閾値が所定の固定値より小さいか略等しいことを該チェック回路が検出するとそれに応答して該メモリセルの該データを消去する消去回路を含むことを特徴とする。
本発明の更なる側面によれば、上記不揮発性半導体記憶装置は、第２のレファレンスセルを更に含み、該チェック回路は該第１のレファレンスセルのセル電流と該第２のレファレンスセルのセル電流とを比較することにより該第１のレファレンスセルの該閾値をチェックすることを特徴とする。
本発明の更なる側面によれば、上記不揮発性半導体記憶装置は、該メモリセルに該データを書き込む動作と一緒に該第１のメモリセルにプログラムする動作を実行することにより該第１のレファレンスセルの該閾値を該所定の固定値より大きい値に設定する制御回路を更に含むことを特徴とする。
本発明の更なる側面によれば、上記不揮発性半導体記憶装置において、該制御回路は、該不揮発性半導体記憶装置の外部からの入力に応じて該第１のメモリセルにプログラムする電荷量を調整することを特徴とする。
このように本発明による不揮発性半導体記憶装置においては、データ書込み動作時に、メモリセルアレイにデータを書き込むだけでなく、第１のレファレンスセルにも所望の期間に相当する電荷量を書き込む。第１のレファレンスセルと第２のレファレンスセルとの間で、例えば所定の時間間隔でセル電流を比較し、電流値の差が無くなれば所望の期間が経過したと判断する。即ち、電荷を書き込んだ第１のレファレンスセルにおいて、チャージロスにより浮遊ゲートに保持される電荷が減少していき、この電荷量が略ゼロになった時点で、上記所望の期間が経過したと判断する。言葉を変えて言えば、第１のレファレンスセルの閾値をチェックし、第１のレファレンスセルの閾値が所定の値より小さいか略等しくなれば、上記所望の期間が経過したと判断する。この判断により、消去回路を動作させて、メモリセルアレイのデータを消去する。
従って、本発明においては、大規模のタイマー回路を設けることなく、所望の時間が経過した後に保持データを自動的に消去する不揮発性半導体記憶装置を提供することが可能となる。
なお本発明においては、指定期間後に記憶内容が消える不揮発性半導体記憶装置を実現するために、フラッシュメモリの浮遊ゲートとチャネルとを隔てるトンネル酸化膜の厚さを従来のフラッシュメモリのトンネル酸化膜厚より薄くした構造のトランジスタをメモリセルとして活用する。

図１は、ＤＴＭセルの構造の一例を示す図である。
図２は、本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図である。
図３は、本発明による書き込み動作の手順を示すフローチャートである。
図４は、本発明による消去動作の手順を示すフローチャートである。
図５は、本発明によるレファレンス用書込み回路及びレファレンス用書込みセルの構成の概略を一例として示す図である。
図６は、２ビットで指定される４つの場合について電圧レギュレータの生成電圧を示す図である。
図７は、図５の構成における各印加電圧の一例を示す図である。
図８は、タイマーの概略構成の一例を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
本発明においては、指定期間後に記憶内容が消える不揮発性半導体記憶装置を実現するために、フラッシュメモリの浮遊ゲートとチャネルとを隔てるトンネル酸化膜の厚さを従来のフラッシュメモリのトンネル酸化膜厚より薄くした構造のトランジスタをメモリセルとして活用する。トンネル酸化膜厚が薄い構造のメモリセルでは、ダイレクト・トンネリングという物理現象を利用して、浮遊ゲートに対する電子の注入・抜き出しを行うことができる。ここでは、ダイレクト・トンネリングの物理現象を利用した記憶装置をダイレクト・トンネリング・メモリ（ＤＴＭ）と呼ぶ。従来のフラッシュメモリのトンネル酸化膜厚はおよそ９．０ｎｍ〜１０．０ｎｍであるのに対して、ＤＴＭは略５．０ｎｍ以下のトンネル酸化膜厚を有する。
ＤＴＭは、従来のフラッシュメモリと比較して低電圧で高速な書き込み・消去動作を実現できるのに加え、データ保持時間が短いという特徴がある。最長でも例えば６０日程度のデータ保持期間しか得られない。
本発明においては、比較的短いデータ保持期間を有するというＤＴＭの特徴を積極的に活用し、指定した期間を経過するとデータ保持内容が自動的に消去される不揮発性半導体記憶装置を実現する。上記のようにＤＴＭには低電圧で高速な書き込み・消去動作を実現できるので、本発明の不揮発性半導体記憶装置においては低消費電力及び高速動作という利点を享有することができる。なお後述するように、データを保持する期間の長さは、データ書き込み時の浮遊ゲートへの電荷注入量によって調整する。
図１は、ＤＴＭセルの構造の一例を示す図である。
図１のＤＴＭセル１０は、浮遊ゲート１１、トンネル酸化膜１２、ソース１３、コントロールゲート１４、ドレイン１５、酸化膜１６、及びポリシリコン電極１７を含む。このＤＴＭセル１０においては、第１導電型の半導体基板（図１の例ではＰ型半導体基板１８）に作成した第２導電型の半導体拡散層（図１ではＮ型拡散層１９）により、ソース及びドレインが形成される。
従来のフラッシュメモリのトンネル酸化膜厚は約９ｎｍ〜１０ｎｍであるが、本発明によるＤＴＭセル１０のトンネル酸化膜１２は、約５ｎｍ以下の膜厚を有し、ダイレクト・トンネリング現象を利用したデータ書き込み・消去を可能とする。トンネル酸化膜１２の厚さは、好適には、約１．５ｎｍ〜３．０ｎｍとしてよい。
図２は、本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図である。
図２の不揮発性半導体記憶装置２０は、制御回路２１、出力イネーブル・チップイネーブル回路２２、アドレス入力バッファ２３、入出力バッファ２４、データラッチ２５、書込回路２６、レファレンス用書込み回路２７、消去回路２８、タイマー２９、及びコア回路３０を含む。コア回路３０は、図１に示すＤＴＭセルが縦横に配列されたメモリセルアレイ、ＤＴＭセルで構成されるレファレンスセル、ワード方向に位置選択するＸデコーダ、コラム方向に位置選択するＹデコーダ等を含む。図２においては、レファレンス用書込みセル３１、レファレンス用未書込みセル３２、及び書き込み／読み出しデータを記憶する領域であるメモリセルアレイ３３が示される。メモリセルアレイ３３は複数のセクタ３４を含む。
制御回路２１は、不揮発性半導体記憶装置２０の全体を制御するためのステートマシンである。外部から入力された制御コマンドに応じて、制御回路２１が読み出し動作、書き込み動作、又は消去動作を選択し、不揮発性半導体記憶装置２０の各回路を制御して選択した動作を実行する。
読み出し動作を選択した場合、まず出力イネーブル・チップイネーブル回路２２が実行する出力イネーブル・チップイネーブル動作により、コア回路３０とデータラッチ２５がスタンバイ状態になる。アドレス入力バッファ２３に入力されたアドレスが指定するセルのデータが、例えばバイト毎又はセクタ毎等の最小メモリセルユニット毎に、データラッチ２５及び入出力バッファ２４を通じて装置外部に出力される。
データ書込み動作を選択した場合は、書込回路２６がメモリセルアレイ３３に書き込み電圧を供給し、外部から入出力バッファ２４を介してデータラッチ２５に供給されたデータをメモリセルアレイ３３に書き込む。それと同時に、データ蓄積期間を制御するレファレンス用書込み回路２７が、所望のデータ保持期間に相当する量の電荷をレファレンス用書込みセル３１に書き込む。
データ書込み動作においては、セクタ等の最小メモリセルユニット毎にデータの書込み及び保持期間の設定ができるように、制御回路２１が書き込み動作を制御する。なおセクタ毎に保持期間の設定をするためには、レファレンス用書込みセル３１及びレファレンス用未書込みセル３２を、各セクタ３４に対応して設けておく。
データ消去動作が選択される場合は、消去回路２８が消去電圧をメモリセルアレイ３３に供給することで、メモリセルに保持されるデータを例えばセクタ単位で一括消去する。タイマー２９は、例えば所定の時間間隔で動作する。タイマー２９は、レファレンス用書込みセル３１のセル電流とレファレンス用未書込みセル３２のセル電流とを比較する。この比較結果により所望の期間が経過したか否かを判断し、期間経過と判断すると消去回路２８を動作させてメモリセルアレイ３３のデータを消去する。
メモリセルのデータを消去する際には、消去動作と共に、レファレンス用書込みセル３１もリフレッシュさせ、レファレンス用書込みセル３１に一切電荷が残らないようにする。
このように本発明による不揮発性半導体記憶装置においては、データ書込み動作時に、メモリセルアレイ３３にデータを書き込むだけでなく、レファレンス用書込みセル３１にも所望の期間に相当する電荷量を書き込む。レファレンス用書込みセル３１とレファレンス用未書込みセル３２との間で、例えば所定の時間間隔でセル電流を比較し、電流値の差が無くなれば所望の期間が経過したと判断する。即ち、電荷を書き込んだレファレンス用書込みセル３１において、チャージロスにより浮遊ゲート１１に保持される電荷が減少していき、この電荷量が略ゼロになった時点で、上記所望の期間が経過したと判断する。言葉を変えて言えば、レファレンス用書込みセル３１の閾値をチェックし、レファレンス用書込みセル３１の閾値が所定の値より小さくなれば、上記所望の期間が経過したと判断する。この判断により、消去回路を動作させて、メモリセルアレイのデータを消去する。
従って、本発明においては、大規模のタイマー回路を設けることなく、所望の時間が経過した後に保持データを自動的に消去する不揮発性半導体記憶装置を提供することが可能となる。
図３は、本発明による書き込み動作の手順を示すフローチャートである。
ステップＳＴ１で、プログラム動作（書き込み動作）を開始する。
ステップＳＴ２で、データ保持期間をユーザーコマンドにより不揮発性半導体記憶装置２０に入力する。即ち、例えば１０日間のデータ保持期間を指定するのであれば１０日を指定するコード等を入力し、例えば一ヶ月のデータ保持期間を指定するのであれば一ヶ月を指定するコード等を入力する。
ステップＳＴ３で、入力された指定のデータ保持期間に応じた書き込み条件を決定する。上述のように、データ保持期間は、レファレンス用書込みセル３１への電荷書き込み量により制御される。例えば、書込み条件Ｐ１、Ｐ２、Ｐ３…として、ドレイン電圧＝ａ１、ａ２、ａ３…Ｖ、ソース電圧＝ｂ１、ｂ２、ｂ３…Ｖ、コントロールゲート電圧（ワード線電圧）＝Ｃ１、Ｃ２、Ｃ３…Ｖ、基板電圧＝Ｄ１、Ｄ２、Ｄ３…Ｖを使用して、書込み時間ｔ１、ｔ２、ｔ３…ｓｅｃかけて書き込みをする。このとき、書込み条件Ｐ１、Ｐ２、Ｐ３…について、ＤＴＭセルの記憶保持時間がそれぞれＸ１、Ｘ２、Ｘ３…時間であるとする。
指定のデータ保持期間がＸ１時間であるならば、Ｐ１の書込み条件でレファレンス用書込みセル３１に電荷注入するように書き込み条件を決定する。また指定のデータ保持期間がＸ３時間であるならば、Ｐ３の書込み条件でレファレンス用書込みセル３１に電荷注入するように書き込み条件を決定する。なお電荷注入量は、書込み時の電圧条件及びコントロールゲートに印加するパルス回数によって制御可能である。
ステップＳＴ４で、メモリセルアレイ３３（セクタ３４）へのデータ書き込みを実行する。ここで、データ格納領域であるメモリセルアレイ３３もまた、ＤＴＭセルの配列で構成される。従って、この書き込みの際の電荷注入量が少ないと、指定のデータ保持期間が経過する前にデータの実体が消滅してしまう場合がある。そこで、メモリセルアレイ３３（セクタ３４）へのデータ書込みにおいては、最長のデータ保持時間となるように最大の電荷量を注入する。
ステップＳＴ５で、指定のデータ保持期間に応じた条件で、レファレンス用書込みセル３１に電荷を注入する。このステップＳＴ５の動作は、ステップＳＴ４の動作を実行するのと同じ時に（即ち一連の動作として）実行する。
ステップＳＴ６で、現在の書き込みアドレスが指定された最終アドレスであるか否かを判断する。最終アドレスである場合には、ステップＳＴ７において次のアドレスにインクリメントし、ステップＳＴ１に戻ってプログラム動作を実行する。このようにして、最小ユニット毎（例えばセクタ毎）に分けて、それぞれのユニット毎に異なるデータ保持期間を設定してデータを書き込むことが可能である。
ステップＳＴ６で現在のアドレスが最終アドレスであると判断される場合には、ステップＳＴ８において、プログラム及び消去防止制御をオンにする。これにより、上記動作で書き込んだ領域に対する新たなプログラム動作や消去動作が防止される。
ステップＳＴ９で、プログラム動作を終了する。
図４は、本発明による消去動作の手順を示すフローチャートである。
ステップＳＴ１で、タイマーの動作をオフにする。即ち、図２のタイマー２９が指定のデータ保持期間が経過したことを検出すると、それ以上のタイマー動作は不要になるのでタイマー動作をオフにする。
ステップＳＴ２で、消去防止制御をオフにする。これは図３のステップＳＴ８で消去防止制御がオンにされ、消去動作が実行できない状態とされているので、この状態を解除するためのものである。
ステップＳＴ３で、メモリセルアレイ３３のデータを消去する。即ち、セクタ３４に保持されているデータを消去する。
ステップＳＴ４で、レファレンス用書込みセル３１をリフレッシュする。即ち、レファレンス用書込みセル３１を消去して、レファレンス用書込みセル３１に一切電荷が残らないようにする。
ステップＳＴ５で、書込み防止制御をオフにして、書き込み動作を許可する状態に設定する。これは図３のステップＳＴ８でプログラム防止制御がオンにされ、新たな書込み動作が実行できない状態とされているので、この状態を解除するためのものである。
以上で、消去動作を終了する。
図５は、本発明によるレファレンス用書込み回路２７及びレファレンス用書込みセル３１の構成の概略を一例として示す図である。
図５において、データ保持期間制御回路４１と電圧レギュレータ４２が、図１のレファレンス用書込み回路２７に相当する。データ保持期間制御回路４１は、図１の制御回路２１の制御下で動作し、指定されたデータ保持期間に対応する信号を電圧レギュレータ４２に供給する。この例では、信号は２ビットの電圧Ｖ１及びＶ２からなる。電圧レギュレータ４２は、ＮＭＯＳトランジスタ５１及び５２と、抵抗Ｒ１乃至Ｒ３を含む。ＮＭＯＳトランジスタ５１のゲート端子にはデータ保持期間制御回路４１からの電圧信号Ｖ１が印加され、ＮＭＯＳトランジスタ５２のゲート端子にはデータ保持期間制御回路４１からの電圧信号Ｖ２が印加される。電圧レギュレータ４２は、電圧信号Ｖ１及びＶ２のＨＩＧＨ又はＬＯＷに応じて、抵抗Ｒ１乃至Ｒ３からなる抵抗列で電圧Ｖｉｎを分割し、出力電圧として出力する。
図６は、２ビットで指定される４つの場合について電圧レギュレータ４２の生成電圧を示す図である。図６に示されるように、例えば電圧信号Ｖ１及びＶ２がＨＩＧＨ又はＬＯＷである場合には、電圧レギュレータ４２の出力電圧はＶｉｎｘＲ３／（Ｒ２＋Ｒ３）となる。このようにして生成された出力電圧が、レファレンス用書込みセル３１に供給される。
上記の例では２ビット構成としたが、例えば、不揮発性半導体記憶装置２０にＮビットの情報入力端子を設けることで２^Ｎ通りの書込み条件を設定することが出来る。
図５を再び参照して、電圧レギュレータ４２の出力電圧はレファレンス用書込みセル３１に供給され、レファレンスセル５３のワード線（コントロール端子）に印加される。これにより図６に示すような種々の印加電圧の条件の下で、レファレンスセル５３に対する電荷注入動作が実行される。なおレファレンスセル５３のワード線電位Ｖｗｌ＿ｒｅｆ（Ｖ）よりも、メモリセルアレイ３３のメモリセルに書き込むワード線電位Ｖｗｌ（Ｖ）は常に高い電圧に設定される。これは前述のように、指定したデータ保持期間よりも実際のデータが早期に消滅することを避けるためである。
図７は、図５の構成における各印加電圧の一例を示す図である。
図７に示されるように、メモリセルアレイ３３のメモリセルに書き込むワード線電位Ｖｗｌ（Ｖ）は５Ｖであり、１Ｖから５Ｖの範囲で調整されるレファレンスセル５３のワード線電位Ｖｗｌ＿ｒｅｆ（Ｖ）よりも高い電位とされている。またメモリセルのドレイン端子電圧Ｖｂｌ（Ｖ）は０．１Ｖから２Ｖ程度に設定され、レファレンスセル５３のドレイン端子電圧Ｖｂｌ＿ｒｅｆ（Ｖ）もまた０．１Ｖから２Ｖ程度に設定される。
図８は、タイマーの概略構成の一例を示す図である。
タイマー２９は、電流比較器６１を含む。この電流比較器６１は、レファレンス用未書込みセル３２のレファレンスセル５４からのセル電流Ｉａと、レファレンス用書込みセル３１のレファレンスセル５３からのセル電流Ｉｂとを比較する。セル電流Ｉａとセル電流Ｉｂとが略等しくなると、消去回路２８に対して消去動作を指示する信号を供給する。
当初の状態では、レファレンス用書込みセル３１のレファレンスセル５３は電荷が注入されてプログラム状態となっているので、セル電流Ｉｂはゼロに近い。従って、Ｉｂ＜Ｉａであり、電流比較器６１は出力信号をアサートしない。その後時間が経過すると、チャージロスによりレファレンスセル５３の蓄積電荷が減少していく。最初に注入した電荷が多いほど、電荷が消滅しきる迄に時間がかかることになる。所定の時間が経過すると、最初に注入した電荷が略完全に失われ、セル電流Ｉａとセル電流Ｉｂとが略等しくなる。この状態を電流比較器６１が検出し、消去動作が実行される。
ここで電流比較器６１が動作するタイミングは、例えば不揮発性半導体記憶装置２０の内部クロック６２によって指定される所定の間隔でよい。従って、装置の電源がＯＮしている状態（即ち内部クロック６２が動作している状態）では、例えば、１分に一度の頻度で電流の比較動作を実行する。また、電源ＯＮ検出回路６３により不揮発性半導体記憶装置２０の電源がＯＮされたことを検出し、電源ＯＮされる度に電流比較器６１が動作するように構成してもよい。なお、内部クロック６２が指定する所定のインターバル又は電源ＯＮ検出回路６３が検出する電源ＯＮタイミングの何れか一方のみで電流比較器６１が動作するように構成してもよいし、電源ＯＮ時及びその後所定のインターバルの両方のタイミングで電流比較器６１が動作するように構成してもよい。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (10)

1. データを記憶するメモリセルと、
   第１のレファレンスセルと、
   該第１のレファレンスセルの閾値をチェックするチェック回路と、
   該第１のレファレンスセルの閾値が所定の固定値より小さいか略等しいことを該チェック回路が検出するとそれに応答して該メモリセルの該データを消去する消去回路
   を含むことを特徴とする不揮発性半導体記憶装置。
2. 第２のレファレンスセルを更に含み、該チェック回路は該第１のレファレンスセルのセル電流と該第２のレファレンスセルのセル電流とを比較することにより該第１のレファレンスセルの該閾値をチェックすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 該メモリセルに該データを書き込む動作と一緒に該第１のレファレンスセルにプログラムする動作を実行することにより該第１のレファレンスセルの該閾値を該所定の固定値より大きい値に設定する制御回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 該制御回路は、該不揮発性半導体記憶装置の外部からの入力に応じて該第１のメモリセルにプログラムする電荷量を調整することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 該第１のレファレンスセルは、
   基板と、
   該基板の上に形成されるトンネル酸化膜と、
   該トンネル酸化膜の上に形成される浮遊ゲート
   を含み、該トンネル酸化膜の厚さが５．０ｎｍ以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 該メモリセルは、
   該基板の上に形成される該メモリセルのトンネル酸化膜と、
   該メモリセルのトンネル酸化膜の上に形成される浮遊ゲート
   を含み、該メモリセルのトンネル酸化膜の厚さが５．０ｎｍ以下であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 該チェック回路は所定の時間間隔で該第１のレファレンスセルの該閾値をチェックすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 該チェック回路は該不揮発性半導体記憶装置の電源がオンされるとそれに応答して該第１のレファレンスセルの該閾値をチェックすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
9. 該第１のレファレンスセルの該閾値が該所定の固定値より大きい場合は該メモリセルに対する消去動作及び書込み動作を禁止する制御回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
10. 該メモリセルの配列を所定の大きさに分割した複数のメモリ単位を含み、該第１のレファレンスセルは該複数のメモリ単位のそれぞれ対して１つずつ設けられることを特徴とする請求項１記載の不揮発性半導体記憶装置。

Images