TWI699773B - 可編程可抹除的非揮發性記憶體 - Google Patents

Abstract

一種可編程可抹除的非揮發性記憶體，包括一記憶胞陣列與一感測電路。記憶胞陣列中包括一通用記憶胞與一參考記憶胞皆連接至一字元線。該感測電路包括一電流比較器。該通用記憶胞的一編程效率與一抹除效率大於該參考記憶胞的該編程效率與該抹除效率。於一讀取動作且該字元線動作時，該通用記憶胞產生一讀取電流至該電流比較器，該參考記憶胞產生一參考電流至該電流比較器。該電流比較器根據該參考電流以及該讀取電流來輸出一資料信號用以指出該通用記憶胞的一儲存狀態。

Description

可編程可抹除的非揮發性記憶體

本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種可編程可抹除的非揮發性記憶體。

請參照第1A圖至第1D圖，其所繪示為習知可編程可抹除的非揮發性記憶體的一個記憶胞(memory cell)，其揭露於美國專利US 8,592,886。其中，第1A圖為記憶胞的上視圖；第1B圖為記憶胞的第一方向(a1 a2方向)剖面圖；第1C圖為記憶胞的第二方向(b1 b2方向)剖面圖；以及，第1D為記憶胞的等效電路圖。

由第1A圖與第1B圖可知，習知非揮發性記憶體的記憶胞中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。

第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(V _SG)，p型摻雜區域31連接至源極線電壓(V _SL)。再者，p型摻雜區域32可視為第一p型電晶體的p型摻雜區域與第二p型電晶體的p型摻雜區域相互連接。第二p型電晶體係作為浮動閘電晶體，其上方包括一浮動閘極36，其p型摻雜區域33連接至位元線電壓(V _BL)。而N型井區(NW)係連接至一N型井區電壓(V _NW)。

由第1A圖與第1C圖可知，習知非揮發性記憶體的記憶胞中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。

如第1A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，V _EL)。而P型井區(PW)係連接至一P型井區電壓(V _PW)。再者，由第1C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI) 結構。

由第1D圖的等效電路可知，非揮發性記憶體的記憶胞包括一選擇電晶體、一浮動閘電晶體與一n型電晶體。其中，選擇電晶體與浮動閘電晶體皆為p型電晶體並製作於N型井區(NW)，且N型井區(NW)接收N型井區電壓(V _NW)。另外，n型電晶體製作於一P型井區(PW)，且P型井區(PW)接收P型井區電壓(V _PW)。

選擇電晶體的選擇閘極端接收選擇閘極電壓(V _SG)，選擇電晶體的第一源/汲端接收源極線電壓(V _SL)。浮動閘電晶體的第一源/汲端連接至選擇電晶體的第二源/汲端，浮動閘電晶體的第二源/汲端接收位元線電壓(V _BL)。n型電晶體的閘極端與浮動閘電晶體的浮動閘極相互連接，n型電晶體的第一源/汲端與n型電晶體的第二源/汲端相互連接並接收抹除線電壓(erase line voltage，V _EL)。

基本上，提供不同的選擇閘極電壓(V _SG)、源極線電壓(V _SL)、抹除線電壓(V _EL)以及位元線電壓(V _BL)至可編程可抹除的非揮發性記憶體的記憶胞，可控制電子注入(inject)浮動閘電晶體的浮動閘極或者控制電子退出(eject)浮動閘電晶體的浮動閘極。

當電子注入浮動閘電晶體的浮動閘極後，記憶胞呈現編程狀態(programmed state)。當電子退出(inject)浮動閘電晶體的浮動閘極後，記憶胞呈現抹除狀態(erased state)。

再者，組合多個上述可編程可抹除的非揮發性記憶體的記憶胞即可成為記憶胞陣列(memory array)。請參照第2A圖，其所繪示為可編程可抹除的非揮發性記憶體示意圖。可編程可抹除的非揮發性記憶體包括一記憶胞陣列410與一感測電路(sensing circuit)420。其中，記憶胞陣列410中包括m×n個記憶胞C11~Cmn，每個記憶胞的結構皆相同於第1D圖。

記憶胞陣列410包括m條字元線WL1~WLm、n條位元線BL1~BLn、n條源極線SL1~SLn以及n條抹除線EL1~ELn。再者，字元線WL1~WLm可接收選擇閘極電壓(V _SG)，源極線SL1~SLn可接收源極線電壓(V _SL)，抹除線EL1~ELn可接收抹除線電壓(V _EL)，位元線B1~BLn可接收位元線電壓(V _BL)。

再者，每一條字元線WL1~WLm對應連接至一列的n個記憶胞。每一列的n個記憶胞對應連接至n條源極線SL1~SLn、n條抹除線EL1~ELn、n條位元線BL1~BLn。以字元線 WL2為例，字元線WL2對應連接至一列的n個記憶胞C21~C2n。再者，記憶胞C21~C2n對應連接至n條源極線SL1~SLn、n條抹除線EL1~ELn、n條位元線BL1~BLn。

基本上，記憶胞陣列410中的每一個記憶胞C11~Cmn皆可以任意地被編程或者被抹除，使其成為編程狀態或者抹除狀態。

另外，感測電路420包括一開關組(switch set)、電流比較器(current comparator)430以及參考電流產生器(reference current generator)440。其中，開關組包括n個開關S1~Sn，且控制信號Ctrl可以控制n個開關其中之一為閉合狀態(close state)，其他開關為打開狀態(open state)。再者，感測電路420可以判斷記憶胞陣列410中選定記憶胞(selected memory cell)為編程狀態或者抹除狀態。以下簡單說明之。

舉例來說，於讀取動作時，字元線WL2接收選擇閘極電壓(V _SG)而動作(activate)時，字元線WL2所對應的n個記憶胞C21~C2n即為選定列(selected row)。另外，在感測電路420中，當控制信號Ctrl控制開關S2為閉合狀態且其他開關為打開狀態時，則記憶胞C22為選定記憶胞，並且選定記憶胞C22經由位元線BL2連接至電流比較器430。

當源極線SL2、抹除線EL2與位元線BL2接收適當的源極線電壓(V _SL)、抹除線電壓(V _EL)與位元線電壓(V _BL)時，選定記憶胞C22 產生讀取電流(Ir)，經由位元線BL2傳遞至電流比較器430。再者，電流比較器430比較讀取電流Ir以及參考電流Iref後，即輸出資料信號Do用以指出選定記憶胞C22的儲存狀態。

舉例來說，當選定記憶胞C22的讀取電流Ir大於參考電流Iref時，資料信號Do為第一邏輯準位用以指出選定記憶胞C22為編程狀態。反之，當選定記憶胞C22的讀取電流Ir小於參考電流Iref時，資料信號Do為第二邏輯準位用以指出選定記憶胞C22為抹除狀態。

當然，經由控制信號Ctrl的控制，可以在選定列中決定其他的選定記憶胞，而電流比較器430也可以利用相同的方式來決定其儲存狀態。

請參照第2B圖，其所繪示為參考電流產生器示意圖。參考電流產生器440中包括一帶差參考電路(bandgap reference circuit)442以及一電阻R。帶差參考電路442產生準確的一帶差電壓(bandgap voltage)Vbg，將帶差電壓Vbg供應至電阻R即可產生參考電流Iref。意即，Iref=Vbg/R。

基本上，由於半導體製程的變異、抹除的次數(erase count)以及操作環境的溫度。記憶胞陣列410中的記憶胞(非揮發性記憶體)產生讀取電流Ir的大小也會隨之改變。再者，參考電流產生器440中的電阻R是多晶矽電阻(poly-silicon resistor)，其電阻值R的製程變異也會造成參考電流Iref的變化(variation)。

為了讓在編程狀態的記憶胞(非揮發性記憶體)能夠產生足夠大的讀取電流Ir，並且在抹除狀態的記憶胞產生足夠小的讀取電流Ir，最好的方法就是提高記憶胞的尺寸(size)。如此，就算參考電流Iref變化(variation)，電流比較器430仍能夠根據記憶胞的讀取電流Ir以及參考電流Iref來確認記憶胞為編程狀態或者抹除狀態。

然而，增加記憶胞的尺寸會導至記憶胞陣列410的布局面積變大，不利於實際的應用。

本發明係有關於一種可編程可抹除的非揮發性記憶體，包括一記憶胞陣列，包括一第一陣列區與一第二陣列區，其中一第一字元線連接至該第一陣列區中一第一列的n個通用記憶胞，且該第一字元線連接至該第二陣列區中的一第一參考記憶胞；其中，該記憶胞陣列更包括n條通用位元線、n條通用抹除線、n條通用源極線、一參考位元線、一參考抹除線與一參考源極線，該第一列的n個通用記憶胞對應地連接至該n條通用位元線、該n條通用抹除線與該n條通用源極線，該第一參考記憶胞連接至該參考位元線、該參考抹除線與該參考源極線；其中，每一該通用記憶胞的一編程效率與一抹除效率皆大於該第一參考記憶胞的該編程效率與該抹除效率；一感測電路，包括一開關組連接至該n條通用位元線與該參考位元線以及一電流比較器連接至該開關組；其中，於一讀取動作且該第一字元線動作時，該開關組根據一控制信號將該n條通用位元線其中之一與該參考位元線連接至該電流比較器，用以在該第一列的n個通用記憶胞中決定一第一選定通用記憶胞並決定該第一參考記憶胞為一第一選定參考記憶胞，並使得該第一選定通用記憶胞產生一第一讀取電流至該電流比較器，該第一選定參考記憶胞產生一第一參考電流至該電流比較器；以及，該電流比較器根據該第一參考電流以及該第一讀取電流來輸出一資料信號。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：。

請參照第3圖，其所繪示為可編程可抹除的非揮發性記憶體中不同形態(type)的二個記憶胞之上視圖。

非揮發性記憶體中第一型態記憶胞450包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域451、452、453，在三個p型摻雜區域451、452、453之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極454、455。

第一p型電晶體為選擇電晶體，包括選擇閘極454，p型摻雜區域451與p型摻雜區域452。其中，p型摻雜區域451連接至一源極線SL1。

第二p型電晶體係作為浮動閘電晶體，包括浮動閘極455，p型摻雜區域452與p型摻雜區域453。其中，p型摻雜區域453連接至一位元線BL1。

再者，浮動閘極455向外延伸經過N形井區(NW)、P型井區(PW)，並覆蓋於n形摻雜區456上方，並形成抹除閘區域(erase gate region)。其中，n型摻雜區域456連接至一抹除線EL1。另外，於P型井區PW與n形摻雜區456之間可選擇性地形成P型阻檔區(PWBLK)。

再者，非揮發性記憶體中第二形態記憶胞460包括二個串接的p型電晶體以及一抹除閘區域。

第一p型電晶體為選擇電晶體，包括選擇閘極464，p型摻雜區域461與p型摻雜區域462。第二p型電晶體係作為浮動閘電晶體，包括浮動閘極465，p型摻雜區域462與p型摻雜區域463。再者，浮動閘極465向外延伸經過N形井區(NW)、P型井區(PW)，並覆蓋於n形摻雜區466上方，並形成抹除閘區域。其中，p型摻雜區域461連接至一源極線SLref，p型摻雜區域463連接至一位元線BLref，n型摻雜區域466連接至一抹除線ELref。

再者，二種形態的記憶胞450與460之等效電路相同於第1D圖，此處不再贅述。根據本發明的實施例，二種形態的記憶胞450與460之差異在於有效浮動閘極面積(effective floating gate area)以及有效抹除閘極面積(effective erase gate area)不同。

基本上，有效浮動閘極面積為浮動閘極在浮動閘電晶體通道上方的覆蓋面積(overlapping area)。有效抹除閘極面積為浮動閘極在n型摻雜區上方的覆蓋面積。

因此，第一型態記憶胞450的有效浮動閘極面積為A1，有效抹除閘極面積為B1。其中，有效浮動閘極面積A1=W1×L1，W1為浮動閘電晶體的通道寬度(channel width)，L1為浮動閘電晶體的通道長度(channel length)。另外，第二形態記憶胞460的有效浮動閘極面積為A2，有效抹除閘極面積為B2。其中，有效浮動閘極面積A2=W2×L2。

再者，記憶胞的浮動閘極的耦合率(coupling ratio of floating gate)定義為有效浮動閘極面積除以有效浮動閘極面積與有效抹除閘極面積的加總。因此，第一型態記憶胞450的浮動閘極的耦合率為A1/(A1+B1)；第二形態記憶胞460的浮動閘極的耦合率為A2/(A2+B2)。

基本上，記憶胞的有效浮動閘極面積、有效抹除閘極面積以及浮動閘極的耦合率會影響記憶胞的編程效率(program efficiency)以及抹除效率(erase efficiency)以及對應的讀取電流。以下說明之。

請參照第4A圖，其所繪示不同記憶胞之有效浮動閘極寬度與編程狀態讀取電流之間的關係圖。

如第4A圖所示，在通道長度固定下，有效浮動閘極寬度越大時，代表有效浮動閘極面積越大。因此，在記憶胞為編程狀態下，有效浮動閘極寬度越大時，對應的記憶胞有越大的讀取電流。反之，在記憶胞為編程狀態下，有效浮動閘極寬度越小時，對應的記憶胞有越小的讀取電流。

換句話說，在相同的編程偏壓下進行編程動作之後，記憶胞的有效浮動閘極寬度越大，其具有越大的編程效率，可注入較多的熱載子至浮動閘極，而大的浮動閘極通道寬度使得讀取電流較大。反之，記憶胞的有效浮動閘極寬度越小，會有越小的的編程效率，會注入較少的熱載子至浮動閘極，而小的浮動閘極通道寬度使得讀取電流較小。

請參照第4B圖，其所繪示為浮動閘極的耦合率與抹除能力(erase ability)之間的關係圖。假設抹除閘極區域的閘極氧化層厚度為100Å(angstrom)。

如第4B圖所示，浮動閘極的耦合率80%之記憶胞需要接收15V的抹除電壓(erase voltage)，才能在抹除閘區域產生足夠的電場(electric field)將熱載子退出浮動閘極。再者，浮動閘極的耦合率92%之記憶胞需要接收9V的抹除電壓，即可在抹除閘區域產生足夠的電場將熱載子退出浮動閘極。

由以上的說明可知，在相同的抹除偏壓下進行抹除動作之後，記憶胞之浮動閘極的耦合率越高，其抹除效率越大，可由浮動閘極退出較多的熱載子，使得讀取電流較小。反之，記憶胞之浮動閘極的耦合率越低，其抹除效率越小，可由浮動閘極退出較少的熱載子，使得讀取電流較大。

請參照第5A圖至第5D圖，其所繪示為不同形態的四個記憶胞的特性分析示意圖。其中，四個記憶胞cell1~cell4的結構類似於第3A圖，其差異在於有效浮動閘極面積以及有效抹除閘極面積不同。

如第5A圖所示，記憶胞cell1內浮動閘電晶體的通道寬度為0.6μm，通道長度為0.45μm，有效浮動閘極面積為0.6μm×0.45μm。再者，記憶胞cell1內有效抹除閘極面積為0.18μm×0.18μm。因此，記憶胞cell1之浮動閘極的耦合率為89.3%。

同理，記憶胞cell2的有效浮動閘極面積為0.28μm×0.45μm，有效抹除閘極面積為0.2μm×0.18μm，浮動閘極的耦合率為77.8%。

記憶胞cell3的有效浮動閘極面積為0.28μm×0.45μm，有效抹除閘極面積為0.325μm×0.18μm，浮動閘極的耦合率為68.3%。

記憶胞cell4的有效浮動閘極面積為0.28μm×0.45μm，有效抹除閘極面積為0.45μm×0.18μm，浮動閘極的耦合率為60.9%。

第5B圖為記憶胞的編程時間(program time)與讀取電流之間的關係示意圖。基本上，記憶胞cell1具備最大的有效浮動閘極面積，且記憶胞cell2~cell4具備相同的有效浮動閘極面積。在相同的編程偏壓(bias)下，進行編程時間50μs的編程動作後，記憶胞cell2~cell4的讀取電流大約相同為21μA。記憶胞cell1的讀取電流最大約為34μA。

換言之，記憶胞cell1具有較大的浮動閘極通道寬度，會注入浮動閘極較多的熱載子，並因大的浮動閘極通道寬度產生較大的讀取電流。再者，記憶胞cell2~cell4具有小的浮動閘極通道寬度，小的浮動閘極通道寬度注入浮動閘極較少的熱載子，並會因小的浮動閘極通道寬度產生較小的讀取電流。

第5C圖為記憶胞的抹除時間(erase time)與讀取電流之間的關係示意圖。其中，記憶胞cell1具備最大之浮動閘極的耦合率，記憶胞cell2之浮動閘極的耦合率次之，記憶胞cell3之浮動閘極的耦合率再次之，記憶胞cell4具備最小之浮動閘極的耦合率。

在相同的抹除偏壓(bias)下，進行編程時間100ms的編程動作後，記憶胞cell4會產生最大的讀取電流大約為11μA，記憶胞cell3產生的讀取電流大約為8μA，記憶胞cell2產生的讀取電流大約為2μA，記憶胞cell1產生最小的讀取電流大約為8pA。

換言之，記憶胞cell1具有最佳的抹除效率，可由浮動閘極退出最多的熱載子，並產生最小的讀取電流。再者，記憶胞cell2~cell3具有較差的抹除效率。再者，記憶胞cell4具有最差的抹除效率，可由浮動閘極退出最少的熱載子，並產生最大的讀取電流。

第5D圖為記憶胞的耐久性測式(endurance test)。由第5D圖可知，隨著編程/抹除次數(Program erase count)的上升，記憶胞cell1與記憶胞cell3在抹除狀態下的讀取電流有上升的趨勢。

由於記憶胞cell1具備較佳的編程效率與抹除效率，記憶胞cell3具備較差的編程效率與抹除效率。在經過多次的編程/抹除動作後，在編程狀態下的記憶胞cell1所產生的讀取電流仍大於記憶胞cell3所產生的讀取電流。在抹除狀態下的記憶胞cell1所產生的讀取電流仍小於記憶胞cell3所產生的讀取電流。

根據第5D圖可知，編程狀態的記憶胞cell1所產生的讀取電流大於編程狀態的記憶胞cell3所產生的讀取電流。編程狀態的記憶胞cell3所產生的讀取電流大於抹除狀態的記憶胞cell3所產生的讀取電流。抹除狀態的記憶胞cell3所產生的讀取電流大於抹除狀態的記憶胞cell1所產生的讀取電流。

根據上述記憶胞的特性，本發明提出一種可編程可抹除的非揮發性記憶體及其相關感測方法。

請參照第6圖，其所繪示為本發明第一實施例可編程可抹除的非揮發性記憶體。可編程可抹除的非揮發性記憶體包括一記憶胞陣列610與一感測電路620。其中，記憶胞陣列610包括一第一陣列區612與一第二陣列區614。第一陣列區612中包括m×n個記憶胞C11~Cmn，第二陣列區614包括m×1個記憶胞Cref1~Crefm。

再者，第一陣列區612中的m×n個記憶胞C11~Cmn完全相同，第二陣列區614中的m×1個記憶胞Cref1~Crefm完全相同。另外，記憶胞陣列610的m×n個記憶胞C11~Cmn之結構皆類似於第3圖中的第一型態記憶胞450，記憶胞陣列610的m×1個記憶胞Cref1~Crefm之結構皆類似於第3圖第二型態記憶胞460。

根據本發明的實施例，記憶胞陣列610中，m×n個記憶胞C11~Cmn的編程效率與抹除效率皆大於m×1個記憶胞Cref1~Crefm的編程效率與抹除效率。

換言之，m×n個記憶胞C11~Cmn與m×1個記憶胞Cref1~Crefm屬於二種不同類型的記憶胞。以下將第一陣列區612中的m×n個記憶胞C11~Cmn稱為通用記憶胞(general memory cell)，第二陣列區614中的m×1個記憶胞Cref1~Crefm稱為參考記憶胞(reference memory cell)。

記憶胞陣列610包括m條字元線WL1~WLm、(n+1)條位元線BL1~BLn與BLref、(n+1)條源極線SL1~SLn與SLref以及(n+1)條抹除線EL1~ELn與ELref。

再者，字元線WL1~WLm可接收選擇閘極電壓(V _SG)，源極線SL1~SLn與SLref可接收源極線電壓(V _SL)，抹除線EL1~ELn與ELref可接收抹除線電壓(V _EL)，位元線B1~BLn與BLref可接收位元線電壓(V _BL)。

每一條字元線WL1~WLm對應連接至一列的(n+1)個記憶胞。亦即，每一條字元線WL1~WLm對應連接至第一陣列區614中的n個通用記憶胞以及第二陣列區614中的一個參考記憶胞。另外，每一列的(n+1)個記憶胞對應連接至(n+1)條源極線SL1~SLn與SLref，(n+1)條抹除線EL1~ELn與ELref，以及(n+1)條位元線BL1~BLn與BLref。

以字元線 WL2為例，字元線WL2對應連接至一列的(n+1)個記憶胞C21~C2n與Cref2。再者，第一陣列區612中的通用記憶胞C21~C2n對應連接至n條源極線SL1~SLn、n條抹除線EL1~ELn、n條位元線BL1~BLn。第二陣列區614中的參考記憶胞Cref2對應連接至源極線SLref、抹除線ELref、位元線BLref。

另外，感測電路620包括一開關組與電流比較器(current comparator)630。其中，開關組包括n+1個開關S1~Sn與Sref，且控制信號Ctrl可以控制n個開關其中之一與Sref為閉合狀態(close state)，其他開關為打開狀態(open state)。再者，感測電路620可以判斷第一陣列區612中選定通用記憶胞(selected general memory cell)為編程狀態或者抹除狀態。以下簡單說明之。

舉例來說，於讀取動作時，字元線WL2接收選擇閘極電壓(V _SG)而動作時，字元線WL2所對應的(n+1)個記憶胞C21~C2n與Cref2即為選定列。

另外，在感測電路620中，當控制信號Ctrl控制開關S2與Sref為閉合狀態且其他開關為打開狀態時，則通用記憶胞C22為選定通用記憶胞，參考記憶胞Cref2為選定參考記憶胞，並且選定通用記憶胞C22與選定參考記憶胞Cref2分別經由位元線BL2與BLref連接至電流比較器620。

當源極線SL2與SLref、抹除線EL2與ELref、以及位元線BL2與 BLref接收適當的源極線電壓(V _SL)、抹除線電壓(V _EL)與位元線電壓(V _BL)時，選定通用記憶胞C22 產生讀取電流(Ir)，經由位元線BL2傳遞至電流比較器630，且選定參考記憶胞Cref2產生參考電流(Iref)，經由位元線BLref傳遞至電流比較器630。

再者，電流比較器630比較讀取電流Ir以及參考電流Iref後，即輸出資料信號Do用以指出選定通用記憶胞C22的儲存狀態。

舉例來說，當選定通用記憶胞C22的讀取電流Ir大於參考電流Iref時，資料信號Do為第一邏輯準位用以指出選定通用記憶胞C22為編程狀態。反之，當選定通用記憶胞C22的讀取電流Ir小於參考電流Iref時，資料信號Do為第二邏輯準位用以指出選定通用記憶胞C22為抹除狀態。

由於選定通用記憶胞C22的編程效率以及抹除效率皆大於選定參考記憶胞Cref2。所以不論選定參考記憶胞Cref2的儲存狀態為編程狀態或者抹除狀態，選定參考記憶胞Cref所產生的讀取電流，亦即參考電流Iref，都會介於編程狀態選定通用記憶胞C22的讀取電流Ir以及抹除狀態選定通用記憶胞C22的讀取電流Ir之間。因此，不論選定參考記憶胞Cref2的儲存狀態為編程狀態或者抹除狀態，電流比較器630皆可根據讀取電流Ir以及參考電流Iref來產生輸出資料信號Do用以指出選定通用記憶胞C22的儲存狀態。

另外，除了設計不同的浮動閘極的耦合率來決定記憶胞的抹除效率之外。也可以設計不同的抹除閘區域(erase gate region)的結構來改變記憶胞的抹除效率。

請參照第7A圖至第7C圖，其所繪示為各種不同的抹除閘區域的構造。

如第7A圖所示，記憶胞710為通用記憶胞，其浮動閘極714延伸並覆蓋於n形摻雜區716上方。記憶胞720為參考記憶胞，其浮動閘極724延伸並覆蓋於n形摻雜區726上方。

假設記憶胞710與720的有效抹除閘極面積B1與B2相同。當n形摻雜區716與726的摻雜濃度不相同時，會造成記憶胞710與720的抹除效率不同。舉例來說，於n形摻雜區716的摻雜濃度高於n形摻雜區726的摻雜濃度時，記憶胞710的抹除效率會大於記憶胞720的抹除效率。

如第7B圖所示，記憶胞730為通用記憶胞，其浮動閘極734延伸並覆蓋於n形摻雜區736上方。記憶胞740為參考記憶胞，其浮動閘極744延伸並覆蓋於n形摻雜區746上方。再者，記憶胞740中更包括一金屬層(metal layer)748覆蓋於抹除閘區域的n形摻雜區746以及浮動閘極744上方，但未接觸於n形摻雜區746以及浮動閘極744。

假設記憶胞730與740的有效抹除閘極面積B1與B2相同。在記憶胞740的抹除閘區域上方覆蓋一金屬層748時，會影響抹除閘區域的電場分布，進而降低記憶胞740的抹除效率。因此，記憶胞730的抹除效率會大於記憶胞740的抹除效率。

如第7C圖所示，記憶胞750為通用記憶胞，其浮動閘極754延伸並覆蓋於n形摻雜區756上方。記憶胞760為參考記憶胞，其浮動閘極764延伸並覆蓋於n形摻雜區766上方，且跨越n形摻雜區766。

由於記憶胞760的浮動閘極764跨越n形摻雜區766，將影響浮動閘極764的尖端放電效率(point discharge efficiency)與浮動閘極的耦合率進而降低記憶胞760的抹除效率。因此，記憶胞750的抹除效率會大於記憶胞760的抹除效率。

另外，第6圖中第二陣列區614的m×1個參考記憶胞Cref1~Crefm也可以僅用單一個參考記憶胞來取代。請參照第7圖，其所繪示為本發明第二實施例可編程可抹除的非揮發性記憶體。相較於第一實施例，其差異在於缺少第二陣列區614，僅由單一個參考記憶胞Cref來取代。以下僅介紹參考記憶胞Cref的連接關係及其運作原理，其餘不再贅述。

如第8圖所示，記憶胞陣列810中，參考記憶胞Cref連接至參考字元線WLref、源極線SLref、抹除線ELref。於讀取動作時，m條字元線WL1~WLm其中之一以及參考字元線WLref接收選擇閘極電壓(V _SG)而動作時，即可由記憶胞陣列810中決定一選定通用記憶胞以及選定參考記憶胞Cref，並分別產生讀取電流Ir以及參考電流Iref至電流比較器630，以決定選定通用記憶胞的儲存狀態。

由以上的說明可知，本發明提出一種可編程可抹除的非揮發性記憶體。可編程可抹除的非揮發性記憶體包括一記憶胞陣列與一感測電路。記憶胞陣列包括一通用記憶胞與一參考記憶胞皆連接至一字元線。另外，設計該通用記憶胞的一編程效率與一抹除效率大於該參考記憶胞的該編程效率與該抹除效率。因此，於讀取動作且字元線動作時，感測電路接收通用記憶胞產生的讀取電流以及參考記憶胞產生的參考電流，並輸出資料信號用以指出通用記憶胞的儲存狀態。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

31、32、33:p型摻雜區域 34、36:閘極 35:抹除閘區域 38:n型摻雜區域 39:隔離結構 410、610、810:記憶胞陣列 612:第一陣列區 614:第二陣列區 420、620:感測電路 430、630:電流比較器 440:參考電流產生器 442:帶差參考電路 450、460、710、720、730、740、750、760:記憶胞 451、452、453、461、462、463:p型摻雜區域 454、455、464、465:閘極 456、466、716、726、736、746、756、766:n型摻雜區域 714、724、734、744、754、764:閘極 748:金屬層

第1A圖至第1D圖為習知可編程可抹除的非揮發性記憶體的一個記憶胞示意圖。 第2A圖為可編程可抹除的非揮發性記憶體示意圖。 第2B圖為參考電流產生器示意圖。 第3圖為可編程可抹除的非揮發性記憶體中不同形態的二個記憶胞之上視圖。 第4A圖為不同記憶胞之有效浮動閘極面積與編程狀態讀取電流之間的關係圖。 第4B圖為浮動閘極的耦合率與抹除能力之間的關係圖。 第5A圖至第5D圖為不同形態的四個記憶胞的特性分析示意圖。 第6圖為本發明第一實施例可編程可抹除的非揮發性記憶體。 第7A圖至第7C圖為各種不同的抹除閘區域的構造。 第8圖為本發明第二實施例可編程可抹除的非揮發性記憶體。

610:記憶胞陣列

612:第一陣列區

614:第二陣列區

620:感測電路

630:電流比較器

Claims (13)

1. 一種可編程可抹除的非揮發性記憶體，包括： 一記憶胞陣列，包括一第一陣列區與一第二陣列區，其中一第一字元線連接至該第一陣列區中一第一列的n個通用記憶胞，且該第一字元線連接至該第二陣列區中的一第一參考記憶胞； 其中，該記憶胞陣列更包括n條通用位元線、n條通用抹除線、n條通用源極線、一參考位元線、一參考抹除線與一參考源極線，該第一列的n個通用記憶胞對應地連接至該n條通用位元線、該n條通用抹除線與該n條通用源極線，該第一參考記憶胞連接至該參考位元線、該參考抹除線與該參考源極線； 其中，每一該通用記憶胞的一編程效率與一抹除效率皆大於該第一參考記憶胞的該編程效率與該抹除效率； 一感測電路，包括一開關組連接至該n條通用位元線與該參考位元線以及一電流比較器連接至該開關組； 其中，於一讀取動作且該第一字元線動作時，該開關組根據一控制信號將該n條通用位元線其中之一與該參考位元線連接至該電流比較器，用以在該第一列的n個通用記憶胞中決定一第一選定通用記憶胞並決定該第一參考記憶胞為一第一選定參考記憶胞，並使得該第一選定通用記憶胞產生一第一讀取電流至該電流比較器，該第一選定參考記憶胞產生一第一參考電流至該電流比較器；以及，該電流比較器根據該第一參考電流以及該第一讀取電流來輸出一資料信號。
2. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該記憶胞陣列更包括一第二字元線連接至該第一陣列區中一第二列的n個通用記憶胞，且該第二字元線連接至該第二陣列區中的一第二參考記憶胞； 其中，該第二列的n個通用記憶胞對應地連接至該n條通用位元線、該n條通用抹除線與該n條通用源極線，該第二參考記憶胞連接至該參考位元線、該參考抹除線與該參考源極線； 其中，於該讀取動作且該第二字元線動作時，該開關組根據該控制信號將該n條通用位元線其中之一與參考位元線連接至該電流比較器，用以在該第二列的n個通用記憶胞中決定一第二選定通用記憶胞並決定該第二參考記憶胞為一第二選定參考記憶胞，並使得該第二選定通用記憶胞產生一第二讀取電流至該電流比較器，該第二選定參考記憶胞產生一第二參考電流至該電流比較器；以及，該電流比較器根據該第二參考電流以及該第二讀取電流來輸出該資料信號。
3. 如申請專利範圍第2項所述之可編程可抹除的非揮發性記憶體，其中當該第二參考電流大於該第二讀取電流時，該第二選定通用記憶胞為一抹除狀態；以及，當該第二參考電流小於該第二讀取電流時，該第二選定通用記憶胞為一編程狀態。
4. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶體，其中第二選定參考記憶胞為該編程狀態或者該抹除狀態。
5. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中當該第一參考電流大於該第一讀取電流時，該第一選定通用記憶胞為一抹除狀態；以及，當該第一參考電流小於該第一讀取電流時，該第一選定通用記憶胞為一編程狀態。
6. 如申請專利範圍第5項所述之可編程可抹除的非揮發性記憶體，其中第一選定參考記憶胞為該編程狀態或者該抹除狀態。
7. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該n個通用記憶胞中的一第一通用記憶胞包括： 一第一p型摻雜區域，連接至一第一通用源極線； 一第二p型摻雜區域； 一第三p型摻雜區域，連接至一第一通用位元線； 一第一n型摻雜區域，連接至一第一通用抹除線； 一第一選擇閘極，連接至該第一字元線且位於該第一p型摻雜區域與該第二p型摻雜區域之間的上方，且該第一選擇閘極、該第一p型摻雜區域與該第二p型摻雜區域形成一第一選擇電晶體； 一第一浮動閘極，位於該第二p型摻雜區域與該第三p型摻雜區域之間的上方，該第一浮動閘極、該第二p型摻雜區域與該第三p型摻雜區域形成一第一浮動閘電晶體； 其中，該第一浮動閘極在該第一浮動閘電晶體的一通道上方的一第一覆蓋區域為一第一有效浮動閘極面積； 其中，該第一浮動閘極延伸至該第一n型摻雜區域，且該第一浮動閘極在該第一n型摻雜區域上方的一第二覆蓋區域為一第一有效抹除閘極面積； 其中，該第一通用記憶胞的一第一浮動閘極的耦合率為該第一有效浮動閘極面積除以該第一有效浮動閘極面積與該第一有效抹除閘極面積的和。
8. 如申請專利範圍第7項所述之可編程可抹除的非揮發性記憶體，其中該第一參考記憶胞包括： 一第四p型摻雜區域，連接至該第一參考源極線； 一第五p型摻雜區域； 一第六p型摻雜區域，連接至該第一參考位元線； 一第二n型摻雜區域，連接至該第一參考抹除線； 一第二選擇閘極，連接至該第一字元線且位於該第四p型摻雜區域與該第五p型摻雜區域之間的上方，且該第二選擇閘極、該第四p型摻雜區域與該第五p型摻雜區域形成一第二選擇電晶體； 一第二浮動閘極，位於該第五p型摻雜區域與該第六p型摻雜區域之間的上方，且該第二浮動閘極、該第五p型摻雜區域與該第六p型摻雜區域形成一第二浮動閘電晶體； 其中，該第二浮動閘極在該第二浮動閘電晶體的該通道上方的一第三覆蓋區域為一第二有效浮動閘極面積； 其中，該第二浮動閘極延伸至該第二n型摻雜區域，且該第二浮動閘極在該第二n型摻雜區域上方的一第四覆蓋區域為一第二有效抹除閘極面積； 其中，該第一參考記憶胞的一第二浮動閘極的耦合率為該第二有效浮動閘極面積除以該第二有效浮動閘極面積與該第二有效抹除閘極面積的和。
9. 如申請專利範圍第8項所述之可編程可抹除的非揮發性記憶體，其中該第一有效浮動閘極面積大於該第二有效浮動閘極面積。
10. 如申請專利範圍第9項所述之可編程可抹除的非揮發性記憶體，其中該第一浮動閘極的耦合率大於該第二浮動閘極的耦合率。
11. 如申請專利範圍第9項所述之可編程可抹除的非揮發性記憶體，其中該第一n型摻雜區域的一摻雜濃度高於該第二n型摻雜區域的該摻雜濃度。
12. 如申請專利範圍第9項所述之可編程可抹除的非揮發性記憶體，其中該第一參考記憶胞更包括一金屬層，覆蓋於該第四覆蓋區域的上方，且該金屬層未接觸於該第二n型摻雜區域以及該第二浮動閘極。
13. 如申請專利範圍第9項所述之可編程可抹除的非揮發性記憶體，其中該第二浮動閘極延伸並覆蓋於該第二n型摻雜區域，且跨越該第二n型摻雜區域。

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