CN112951833A

CN112951833A - 具隔离阱区的存储单元及其相关非挥发性存储器

Info

Publication number: CN112951833A
Application number: CN202011203285.0A
Authority: CN
Inventors: 陈学威; 陈纬仁; 孙文堂
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2019-12-11
Filing date: 2020-11-02
Publication date: 2021-06-11
Anticipated expiration: 2040-11-02
Also published as: CN112951833B

Abstract

本发明公开一种具隔离阱区的存储单元及其相关非挥发性存储器，其中非挥发性存储器的存储单元包括一基板区域、一障壁层、一N型阱区、一隔离结构、一第一栅极结构、一第一侧壁绝缘层、一第一P型掺杂区、一第二P型掺杂区与一N型掺杂区。隔离结构围绕于N型阱区且位于障壁层上方。隔离结构与障壁层包围N型阱区，使得该N型阱区为隔离阱区。第一栅极结构形成于N型阱区的一表面上方且第一侧壁绝缘层形成于第一栅极结构的周围。第一P型掺杂区、第二P型掺杂区与N型掺杂区位于N型阱区的表面下方。

Description

具隔离阱区的存储单元及其相关非挥发性存储器

技术领域

本发明涉及一种非挥发性存储器(non-volatile memory，简称NVM)，且特别是涉及一种具隔离阱区的存储单元及其相关非挥发性存储器。

背景技术

众所周知，非挥发性存储器在电源停止供应后仍可持续地记录数据，因此非挥发性存储器已经广泛地运用在各式电子装置中。一般来说，非挥发性存储器内由多个存储单元排列成一存储单元阵列，而每个存储单元内会包含一浮动栅晶体管(floating gatetransistor)。浮动栅晶体管中的浮动栅极(floating gate)可用来存储热载流子(hotcarrier)。而控制浮动栅极的热载流子注入数量即可决定存储单元的存储状态。其中，热载流子可为电子。

基本上，浮动栅极晶体管的浮动栅极为可导电的材料，例如多晶硅。而作为非挥发性存储器时，浮动栅晶体管的浮动栅极并不会连接至电路的任何一个部分，而是让浮动栅极保持在浮接(floating)状态。

发明内容

本发明有关于一种非挥发性存储器，包括一第一存储单元。该第一存储单元包括：一基板区域；一障壁层，位于该基板区域上方；一N型阱区，位于该障壁层上方；一隔离结构，围绕于该N型阱区且位于该障壁层上方，其中该隔离结构具有一第一深度，该N型阱区具有一第二深度，且该第二深度小于该第一深度，该隔离结构与该障壁层包围该N型阱区，使得该N型阱区为一隔离阱区；一第一栅极结构，形成于该N型阱区的一表面上方，该第一栅极结构包括一第一栅极氧化层与一第一栅极层；一第一侧壁绝缘层，形成于该第一栅极结构的周围；一第一P型掺杂区与一第二P型掺杂区位于该N型阱区的该表面下方该第一侧壁绝缘层的两侧；一N型掺杂区位于该N型阱区的该表面下方；其中，该N型阱区、该第一P型掺杂区、该第二P型掺杂区、该N型掺杂区与该第一栅极层形成一第一P型晶体管，该第一P型晶体管的一第一栅极端连接至该第一栅极层，该第一P型晶体管的一第一源极端连接至该第一P型掺杂区，该第一P型晶体管的一第一漏极端连接至该第二P型掺杂区，该第一P型晶体管的一第一体极端连接至该N型掺杂区，该第一P型晶体管的该第一源极端与该第一体极端互相连接。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：

附图说明

图1A至图1E为第一实施例非挥发性存储器的存储单元的制作流程示意图；

图1F为第一实施例非挥发性存储器的存储单元的等效电路的示意图；

图2A至图2E为第一实施例存储单元于各种动作时的偏压示意图；

图3A与图3B为第一实施例的各种构造的示意图；

图4A至图4E为第一实施例存储单元所组成的存储单元阵列以及各种动作的偏压示意图；

图5为第一实施例存储单元所组成的另一存储单元阵列的示意图；

图6A与图6B为第二实施例非挥发性存储器的存储单元与等效电路的示意图；

图7A至图7E为第二实施例存储单元于各种动作时的偏压示意图；

图8为第二实施例存储单元所组成的存储单元阵列的示意图；

图9A与图9B为第三实施例非挥发性存储器的存储单元与等效电路的示意图；

图10A至图10F为第三实施例存储单元于各种动作时的偏压示意图；以及

图11为第三实施例存储单元所组成的存储单元阵列的示意图。

符号说明

100,310,350,600,900:非挥发性存储器

101,324,352,601,901:p型基板

102,602,902:隔离结构

104,604,904:N型阱区

106,606,906:P型阱区

110:栅极结构

112,612,632,912,932:栅极氧化层

114,614,634,914,934:栅极层

116,616,636,916,936:侧壁绝缘层

121,122,621,622,623,921,922,923,924:P型掺杂区

125,625,925:N型掺杂区

322:N型埋入层

354:障壁氧化层

400,500,800,999:存储单元阵列

具体实施方式

本发明提出一种电荷陷阱式的非挥发性存储器(charge-trapping NVM)，且非挥发性存储器中的每一个存储单元都设计在隔离阱区中。另外，本发明的存储单元中都未具备浮动栅晶体管。

请参照图1A至图1E，其所绘示为本发明第一实施例非挥发性存储器的存储单元的制作流程示意图。图1F为本发明第一实施例非挥发性存储器的存储单元的等效电路。

如图1A所示，在p型基板(p_sub)101上形成深度d1的隔离结构(isolationstructure)102用以定义不同存储单元的区域。其中，隔离结构102可为浅沟槽隔离结构(shallow trench isolation，简称STI)。

如图1B所示，在p型基板101上形成N型阱区(NW)104与P型阱区(PW)106。其中，N阱区104的深度为d2，且d2小于d1。再者，P型阱区(PW)106位于N型阱区(NW)104下方，且P型阱区(PW)106可视为一障壁层(Barrier layer)。因此，被隔离结构102与P型阱区(PW)106所包围的N型阱区(NW)104即成为一隔离阱区(isolated well region)。如图1C所示，在N型阱区(NW)104表面上方形成栅极结构110。栅极结构110包括一栅极氧化层112与一栅极层114。

如图1D所示，在栅极结构110的周围形成侧壁绝缘层(sidewall insulator)116。举例来说，侧壁绝缘层116为间隙壁(spacer)，其为氮化硅间隙壁(silicon nitridespacer)，或者为氧化物-氮化物-氧化物(oxide-nitride-oxide)的三层结构(tri-layer)的间隙壁。

接着，在N型阱区(NW)104的表面下方，侧壁绝缘层116两侧分别形成P型掺杂区(p+)121与122。另外，在N型阱区(NW)104的表面再形成一N型掺杂区(n+)125。举例来说，N型掺杂区(n+)125形成于P型掺杂区121旁。

如图1E与图1F所示，非挥发性存储器100包括两个存储单元Cell1与Cell2。每个存储单元由单一个P型晶体管组成，可称为一个晶体管存储单元(1T cell)。P型晶体管由N型阱区(NW)104、P型掺杂区121与122、N型掺杂区125、栅极层114与侧壁绝缘层116所组成。其中，栅极层114为P型晶体管的栅极端G、P型掺杂区122为P型晶体管的漏极端D、P型掺杂区121为P型晶体管的源极端S、N型掺杂区125为P型晶体管的体极端(body terminal)B，且体极端B与源极端S相互连接。

根据本发明的第一实施例，由于N型阱区104的深度小于隔离结构102的深度，且P型阱区106位于N型阱区104的下方。因此，N型阱区104即成为隔离阱区(isolated wellregion)。换句话说，每个存储单元都设计于隔离阱区中，且每个存储单元的隔离阱区之间不会互相接触，使得每个存储单元中的隔离阱区可以接收不同的电压。再者，经由适当的偏压，可以将热载流子注入或者退出P型晶体管的侧壁绝缘层116，使得存储单元呈现不同的存储状态。其中，热载流子可为电子。

换句话说，本发明第一实施例的存储单元利用侧壁绝缘层116来作为陷阱层(trapping layer)用以存储电子。亦即，本发明为一种电荷陷阱式的非挥发性存储器(charge-trapping NVM)。

请参照图2A至图2E，其所绘示为本发明第一实施例存储单元于各种动作时的偏压示意图。

如图2A所示，在编程动作时，P型晶体管源极端S接收编程电压Vpp，漏极端D接收接地电压(0V)，栅极端G接收第一控制电压(Vpp-Vt)，P型阱区(PW)106与P型基板(p_sub)接收接地电压(0V)。其中，编程电压Vpp约为9V，第一控制电压约为(Vpp-Vt)且Vt为P型晶体管的临限电压(threshold voltage)，Vt大约为1.5V。

在编程动作时，P型晶体管开启(turn on)，源极端S与漏极端D之间产生编程电流(program current)Ip流经P型晶体管的通道区域(channel region)。再者，由于通道热电子效应(channel hot electron effect，简称CHE效应)，电子注入侧壁绝缘层116的一侧。例如，电子注入漏极端那一侧(drain side)的侧壁绝缘层116，使得存储单元被编程为第一存储状态。

当然，在编程动作时，也可以提供其他偏压至P型晶体管，用以控制编程电流无法产生，使得电子无法注入侧壁绝缘层116，并将存储单元编程为第二存储状态。举例来说，将漏极端D浮接(floating)、提供接地电压(0V)至源极端(S)或者提供编程电压(Vpp)至栅极端，都可以控制电子无法注入侧壁绝缘层116。

再者，进行抹除动作时，可控制电子退出(eject)侧壁绝缘层116或者可注入空穴(hole)来与电子中和。以下介绍可运用于第一实施例存储单元的两种抹除动作。

如图2B所示，在抹除动作时，P型晶体管源极端S与漏极端D接收抹除电压Vee，栅极端G接收第二控制电压Vbb，P型阱区(PW)106与P型基板(p_sub)接收接地电压(0V)。其中，抹除电压Vee约为12V，第二控制电压Vbb为负电压，约为-5V。

在抹除动作时，栅极端G与N型阱区(NW)104之间产生Fowler-Nordheim隧穿效应(Fowler-Nordheim tunneling effect，简称FN效应)，电子由侧壁绝缘层116退出至N型阱区(NW)104并经由体极端B离开P型晶体管。

如图2C所示，在抹除动作时，P型晶体管源极端S接收抹除电压Vee，漏极端D接收接地电压(0V)，栅极端G接收第三控制电压(0V～Vbb)，P型阱区(PW)106与P型基板(p_sub)接收接地电压(0V)。其中，第三控制电压介于0V至第二控制电压Vbb之间，第二控制电压Vbb为负电压(约为-5V)。

在抹除动作时，P型晶体管开启(turn on)，源极端S与漏极端D之间产生抹除电流(erase current)Iers流经P型晶体管的通道区域。再者，由于通道热空穴效应(channelhot hole effect，简称CHH效应)使得空穴注入侧壁绝缘层116并与电子中和。因此，存储单元被抹除为第二存储状态。

在读取动作时，P型晶体管源极端S接收读取电压Vr，漏极端D接收接地电压(0V)，栅极端G接受第四控制电压，P型阱区(PW)106与P型基板(p_sub)接收接地电压(0V)。其中，读取电压Vr约为3V，第四控制电压为接地电压(0V)。

如图2D所示，在读取动作时，P型晶体管开启(turn on)。由于侧壁绝缘层116中存储电子，所以源极端S与漏极端D之间产生较大的读取电流(read current)Ir流经P型晶体管的通道区域。

如图2E所示，在读取动作时，P型晶体管开启(turn on)。由于侧壁绝缘层116中并未存储电子，所以源极端S与漏极端D之间产生较小的读取电流(read current)Ir流经P型晶体管的通道区域。

换言之，在读取动作时，根据存储单元所产生的读取电流Ir大小即可判定存储单元为第一存储状态或者第二存储状态。

另外，本发明并未限定上述编程电压Vpp、抹除电压Vee、读取电压Vr以及第二控制电压Vbb的实际电压值。在此领域的技术人员也可以根据实际需求来调整上述的电压值。

再者，本发明第一实施例存储单元除了图1E的结构外。也可以修改基板区域(substrate region)的构造或者P型阱区(PW)106的构造。

请参照图3A为本发明第一实施例的其他构造。在图3A的非挥发性存储器310中，基板区域320以上的结构都相同于图1E，此处不再赘述。另外，基板区域320中包括一P型基板324与一N型埋入层(N-type buried layer，简称NBL)322。N型埋入层(NBL)322位于P型阱区(PW)106与P型基板(p_sub)324之间。

请参照图3B为本发明第一实施例的另一构造。在图3B的非挥发性存储器350中，利用绝缘层上覆硅的基板(silicon on insulator substrate，简称SOI基板)来制作非挥发性存储器350。

由于，SOI基板上有包括一P型基板(p_sub)352与一层障壁氧化层(barrieroxide)354，因此可利用障壁氧化层354来取代图1E的P型阱区(PW)106。换言之，障壁氧化层354与隔离结构102包围住N型阱区(NW)104，使得N型阱区(NW)104成为一隔离阱区(isolated well region)。另外，在图3B中，障壁氧化层354以上的结构都相同于图1E，此处不再赘述。

再者，多个第一实施例存储单元可以组成存储单元阵列。请参照图4A，其所绘示为存储单元阵列示意图。存储单元阵列400包括3×4个存储单元c11～34，每个存储单元c11～c34中包括一个P型晶体管。当然，存储单元阵列400并不限定于上述3×4个存储单元c11～34，在此领域的技术人员可以组成m×n个存储单元的存储单元阵列，m与n为正整数。

在存储单元阵列400中，第一列4个存储单元c11～c14的栅极端都连接至字符线WL1，第一列4个存储单元c11～c14的源极端连接至对应的源极线SL1～SL4，第一列4个存储单元c11～c14的漏极端连接至对应的位线BL1～BL4。第二列4个存储单元c21～c24的栅极端都连接至字符线WL2，第二列4个存储单元c21～c24的源极端连接至对应的源极线SL1～SL4，第二列4个存储单元c21～c24的漏极端连接至对应的位线BL1～BL4。同理，其他列的存储单元也有类似的连接关系，此处不再赘述。

存储单元阵列400每次运作时，仅会有一条字符线会动作，亦即选定列(selectedrow)，其他字符线则为非选定列(unselected row)。

另外，根据图2A至图2E的偏压方式，可以进一步推导出存储单元阵列400的各种动作时的偏压。以下介绍详细介绍之。另外，以下仅以存储单元c11、c12、c21、c22为例来说明，其他存储单元的运作类似，不再赘述。

请参照图4B，其所绘示为存储单元阵列进行编程动作示意图。在编程动作时，字符线WL1接收第一控制电压(Vpp-Vt)，字符线WL2接收编程电压(Vpp)，源极线SL1接收接地电压(0V)，源极线SL2接收编程电压(Vpp)，位线BL1为浮接(floating)，位线BL2接收接地电压(0V)。因此，存储单元阵列400中，连接至字符线WL1的第一列为选定列，连接至字符线WL2的第二列为非选定列。

在选定列中，由于源极线SL1接收接地电压(0V)且位线BL1为浮接(floating)，所以存储单元c11为非选定存储单元(unselected cell)，电子不会注入存储单元c11的侧壁绝缘层，使得存储单元c11呈现第二存储状态。另外，由于源极线SL2接收编程电压(Vpp)且位线BL2接收接地电压(0V)，所以存储单元c12为选定存储单元(selected cell)，电子注入存储单元c12的侧壁绝缘层，使得存储单元c12呈现第一存储状态。

再者，在非选定列中，由于字符线WL2接收编程电压(Vpp)，所以存储单元c21、c22中的P型晶体管都无法开启(turn on)，所以存储单元c21、22为非选定存储单元(unselected cell)，电子不会注入存储单元c21、c22的侧壁绝缘层，使得存储单元c21、c22呈现第二存储状态。

请参照图4C，其所绘示为存储单元阵列利用FN效应所进行的抹除动作示意图。在抹除动作时，字符线WL1接收第二控制电压(Vbb)，字符线WL2接收接地电压(0V)，源极线SL1接收接地电压(0V)，源极线SL2接收抹除电压(Vee)，位线BL1接收接地电压(0V)，位线BL2接收抹除电压(Vee)。因此，存储单元阵列400中，连接至字符线WL1的第一列为选定列，连接至字符线WL2的第二列为非选定列。

在选定列中，由于源极线SL1接收接地电压(0V)且位线BL1接收接地电压(0V)，所以存储单元c11为非选定存储单元(unselected cell)，电子不会退出存储单元c11的侧壁绝缘层。另外，由于源极线SL2接收抹除电压(Vee)且位线BL2接收抹除电压(Vee)，所以存储单元c12为选定存储单元(selected cell)，电子退出存储单元c12的侧壁绝缘层。

再者，在非选定列中，由于字符线WL2接收接地电压(0V)，所以存储单元c21、c22为非选定存储单元(unselected cell)，电子不会退出存储单元c21、c22的侧壁绝缘层。

请参照图4D，其所绘示为存储单元阵列利用CHH效应所进行的抹除动作示意图。在抹除动作时，字符线WL1接收第三控制电压(0V～Vbb)，字符线WL2接收抹除电压(Vee)，源极线SL1接收接地电压(0V)，源极线SL2接收抹除电压(Vee)，位线BL1为浮接(floating)，位线BL2接收接地电压(0V)。因此，存储单元阵列400中，连接至字符线WL1的第一列为选定列，连接至字符线WL2的第二列为非选定列。

在选定列中，由于源极线SL1接收接地电压(0V)且位线BL1为浮接(floating)，所以存储单元c11为非选定存储单元(unselected cell)，空穴不会注入存储单元c11的侧壁绝缘层。另外，由于源极线SL2接收抹除电压(Vee)且位线BL2接收接地电压(0V)，所以存储单元c12为选定存储单元(selected cell)，空穴注入出存储单元c12的侧壁绝缘层。

再者，在非选定列中，由于字符线WL2接收抹除电压(Vee)，所以存储单元c21、c22为非选定存储单元(unselected cell)，空穴不会注入存储单元c21、c22的侧壁绝缘层。

由图4C与图4D的抹除动作可知。由于每个存储单元都具有隔离阱区，因此于抹除动作时，在存储单元阵列400的选定列上决定特定的存储单元为选定存储单元，并对选定存储单元进行抹除动作。换句话说，本发明可控制选定列上的所有存储单元或者单一个存储单元来进行抹除动作。

请参照图4E，其所绘示为存储单元阵列进行读取动作示意图。在读取动作时，字符线WL1接收第四控制电压(0V)，字符线WL2接收读取(Vr)，源极线SL1接收接地电压(0V)，源极线SL2接收读取电压(Vr)，位线BL1为浮接(floating)，位线BL2接收接地电压(0V)。因此，存储单元阵列400中，连接至字符线WL1的第一列为选定列，连接至字符线WL2的第二列为非选定列。

在选定列中，由于源极线SL1接收接地电压(0V)且位线BL1为浮接(floating)，所以存储单元c11为非选定存储单元(unselected cell)，存储单元c11不会产读取电流。另外，由于源极线SL2接收读取电压Vr且位线BL2接收接地电压(0V)，所以存储单元c12为选定存储单元(selected cell)，并产生读取电流。

再者，在非选定列中，由于字符线WL2接收读取电压Vr，所以存储单元c21、c22为非选定存储单元(unselected cell)，且不会产生读取电流。

请参照图5，其所绘示为多个第一实施例存储单元所组成的另一存储单元阵列。存储单元阵列500包括3×4个存储单元c11～34，每个存储单元c11～c34中包括一个P型晶体管。当然，存储单元阵列500并不限定于上述3×4个存储单元c11～34，在此领域的技术人员可以组成m×n个存储单元的存储单元阵列，m与n为正整数。

在存储单元阵列500中，第一列4个存储单元c11～c14的栅极端都连接至字符线WL1，第一列4个存储单元c11～c14的源极端连接至对应的源极线SL1～SL4，第一列的第一对(first pair)存储单元c11、c12的漏极端连接至位线BL1，第一列的第二对存储单元c13、c14的漏极端连接至位线BL2。第二列4个存储单元c21～c24的栅极端都连接至字符线WL2，第二列4个存储单元c21～c24的源极端连接至对应的源极线SL1～SL4，第二列的第一对存储单元c21、c22的漏极端连接至位线BL1，第二列的第二对存储单元c23、c24的漏极端连接至位线BL2。同理，其他列的存储单元也有类似的连接关系，此处不再赘述。

相同地，存储单元阵列500每次运作时，仅会有一条字符线会动作，亦即选定列(selected row)，其他字符线则为非选定列(unselected row)。另外，适当地控制字符线WL1～WL3、源极线SL1～SL4、位线BL1～BL2可以对存储单元阵列500中的特定存储单元进行编程动作、抹除动作与读取动作。另外，根据图2A至图2E的偏压方式，也可以进一步推导出存储单元阵列500的各种动作时的偏压，此处不再赘述。

请参照图6A与图6B，其所绘示为本发明第二实施例非挥发性存储器的存储单元及其等效电路。基本上，第二实施例存储单元的制造流程类似于第一实施例，此处不再赘述。

如图6A所示，非挥发性存储器600包括两个存储单元cell1、cell2，且两个存储单元Cell1与Cell2有相同结构。存储单元cell1包括：一基板区域(p_sub)601、一P型阱区(PW)606位于基板区域(p_sub)601上方、一N型阱区(NW)604位于P型阱区(PW)606上方、一隔离结构602围绕于N型阱区(NW)604且位于P型阱区(PW)606上方。其中，隔离结构602的深度为d1且N型阱区(NW)604的深度为d2，且d2小于d1。再者，P型阱区(PW)606可视为一障壁层(Barrier layer)，使得隔离结构602与障壁层包围N型阱区(NW)604，使得N型阱区(NW)604成为一隔离阱区(isolated well region)。

再者，存储单元cell1还包括：两个栅极结构形成于N型阱区(NW)604表面上方。第一栅极结构包括一栅极氧化层612与一栅极层614，第二栅极结构包括一栅极氧化层632与一栅极层634。另外，侧壁绝缘层616形成于第一栅极结构的周围，侧壁绝缘层636形成于第二栅极结构的周围形成。举例来说，侧壁绝缘层616、636为间隙壁(spacer)，其为氮化硅间隙壁(silicon nitride spacer)，或者为氧化物-氮化物-氧化物(oxide-nitride-oxide)的三层结构(tri-layer)的间隙壁。

存储单元cell1还包括：三个P型掺杂区(p+)621、622、623与一个N型掺杂区(n+)625，都位于N型阱区(NW)604表面下方。其中，P型掺杂区(p+)623、622位于侧壁绝缘层636的两侧。P型掺杂区(p+)622、621位于侧壁绝缘层616的两侧。另外，在N型阱区(NW)604的表面下方再形成一N型掺杂区(n+)625。举例来说，N型掺杂区(n+)625形成于P型掺杂区621。

如图6A与图6B所示，非挥发性存储器600中，每个存储单元由两个P型晶体管M1与M2组成，可称为两个晶体管存储单元(2T cell)。第一P型晶体管M1由N型阱区(NW)604、P型掺杂区(p+)622与621、N型掺杂区(n+)625与栅极层614所组成。第二P型晶体管M2由N型阱区(NW)604、P型掺杂区(p+)623与622、N型掺杂区(n+)625与栅极层634所组成。

其中，栅极层614为第一P型晶体管M1的栅极端G1、P型掺杂区(p+)622为第一P型晶体管M1的漏极端、P型掺杂区(p+)621为第一P型晶体管M1的源极端S1、N型掺杂区(n+)625为第一P型晶体管M1的体极端(body terminal)B。再者，栅极层634为第二P型晶体管M2的栅极端G2、P型掺杂区(n+)623为第二P型晶体管M2的漏极端D2、P型掺杂区(p+)622为第二P型晶体管M2的源极端、N型掺杂区(n+)625为第二P型晶体管M2的体极端B。第一晶体管M1与第二晶体管M2的体极端B都连接至第一晶体管M1的源极端S1。

根据本发明的第二实施例，由于每个存储单元都设计于隔离阱区中，使得每个存储单元中的隔离阱区可以接收不同的电压。再者，经由适当的偏压，可以将热载流子注入或者退出第二P型晶体管M2中的侧壁绝缘层636，使得存储单元呈现不同的存储状态。其中，热载流子可为电子。

换句话说，本发明第二实施例的存储单元利用侧壁绝缘层636来作为陷阱层(trapping layer)用以存储电子。亦即，本发明为一种电荷陷阱式的非挥发性存储器(charge-trapping NVM)。

请参照图7A至图7E，其所绘示为本发明第二实施例存储单元于各种动作时的偏压示意图。

如图7A所示，在编程动作时，第一P型晶体管M1源极端S1接收编程电压(Vpp)，第二P型晶体管M2漏极端D2接收接地电压(0V)，第一栅极端G1接收开启电压(Von)，第二栅极端G2接收第一控制电压(Vpp-Vt)，P型阱区(PW)606与P型基板(p_sub)601接收接地电压(0V)。其中，编程电压Vpp约为9V，开启电压(Von)为接地电压(0V)，第一控制电压约为(Vpp-Vt)且Vt为P型晶体管的临限电压(threshold voltage)，Vt大约为1.5V。

在编程动作时，第一P型晶体管M1与第二P型晶体管M2开启(turn on)，第一P型晶体管M1的源极端S1与第二晶体管M2的漏极端D2之间产生编程电流(program current)Ip。再者，由于通道热电子效应(channel hot electron effect，简称CHE效应)，电子注入第二P型晶体管M2的侧壁绝缘层636的一侧。例如，电子注入第二P型晶体管M2漏极端D2那一侧(drain side)的侧壁绝缘层636，使得存储单元被编程为第一存储状态。

当然，在编程动作时，也可以提供另外的偏压至第一P型晶体管M1与第二P型晶体管M2，用以控制编程电流无法产生，使得电子无法注入侧壁绝缘层636，并将存储单元编程为第二存储状态。举例来说，将漏极端D浮接(floating)、提供接地电压(0V)至源极端(S)或者提供编程电压(Vpp)至栅极端，都可以控制电子无法注入侧壁绝缘层636。

再者，进行抹除动作时，可控制电子退出(eject)侧壁绝缘层636或者可注入空穴(hole)来与电子中和。以下介绍可运用于第二实施例存储单元的二种抹除动作。

如图7B所示，在抹除动作时，第一P型晶体管M1源极端S1与第二P型晶体管M2漏极端D2接收抹除电压Vee，第一栅极端G1与第二栅极端G2接收第二控制电压Vbb，P型阱区(PW)606与P型基板(p_sub)601接收接地电压(0V)。其中，抹除电压Vee约为12V，第二控制电压Vbb为负电压，约为-5V。

在抹除动作时，第二栅极端G2与N型阱区(NW)604之间产生Fowler-Nordheim隧穿效应(Fowler-Nordheim tunneling effect，简称FN效应)，电子由侧壁绝缘层636退出至N型阱区(NW)604并经由体极端B离开第二P型晶体管M2。

如图7C所示，在抹除动作时，第一P型晶体管M1源极端S1接收抹除电压Vee，第二P型晶体管M2漏极端D2接收接地电压(0V)，第一栅极端G1接收开启电压(Von)，第二栅极端G2接收第三控制电压(0V～Vbb)，P型阱区(PW)606与P型基板(p_sub)601接收接地电压(0V)。其中，开启电压(Von)为接地电压(0V)，第三控制电压介于0V至第二控制电压Vbb之间，第二控制电压Vbb为负电压，约为-5V。

在抹除动作时，第一P型晶体管M1与第二P型晶体管M2开启(turn on)，第一P型晶体管M1源极端S1与第二P型晶体管M2漏极端D2之间产生抹除电流(erase current)Iers。再者，由于带间热空穴(band to band hot hole effect，简称BBHH效应)，使得热载流子退出侧壁绝缘层636。

在读取动作时，第一P型晶体管M1源极端S1接收读取电压Vr，第二P型晶体管M2漏极端D2接收接地电压(0V)，第一栅极端G1接收开启电压(Von)，第二栅极端G2接受第四控制电压，P型阱区(PW)606与P型基板(p_sub)601接收接地电压(0V)。其中，开启电压(Von)与第四控制电压为接地电压(0V)，读取电压Vr约为3V。

如图7D所示，在读取动作时，第一P型晶体管M1与第二P型晶体管M2开启(turnon)。由于侧壁绝缘层636中存储电子，所以第一P型晶体管M1源极端S1与第二P型晶体管M2漏极端D2之间产生较大的读取电流(read current)Ir。

如图7E所示，第一P型晶体管M1与第二P型晶体管M2开启(turn on)。由于侧壁绝缘层636中未存储电子，所以第一P型晶体管M1源极端S1与第二P型晶体管M2漏极端D2之间产生较小的读取电流(read current)Ir。

另外，本发明并未限定上述编程电压(Vpp)、抹除电压(Vee)、读取电压(Vr)以及第二控制电压(Vbb)。在此领域的技术人员也可以根据实际需求来调整上述的电压值。

相同于第一实施例，本发明第二实施例存储单元除了图6A的结构外。也可以参考图3A与图3B来修改基板区域(substrate region)的构造或者P型阱区(PW)606的构造，此处不再赘述。

多个第二实施例存储单元可以组成存储单元阵列。请参照图8，其所绘示为存储单元阵列示意图。存储单元阵列800包括3×4个存储单元c11～34，每个存储单元c11～c34中包括第一P型晶体管与第二P型晶体管。当然，存储单元阵列800并不限定于上述3×4个存储单元c11～34，在此领域的技术人员可以组成m×n个存储单元的存储单元阵列，m与n为正整数。

在存储单元阵列800中，第一列4个存储单元c11～c14的中的第二栅极端都连接至字符线WL1，第一列4个存储单元c11～c14中第二P型晶体管的漏极端都连接至位线BL1，第一列4个存储单元c11～c14的第一栅极端连接至对应的控制线CL1～CL4，第一列中第一对存储单元c11与c12中第一P型晶体管的源极端连接至源极线SL1，第一列中第二对存储单元c13与c14中第一P型晶体管的源极端连接至源极线SL2。第二列4个存储单元c21～c24的中的第二栅极端都连接至字符线WL2，第二列4个存储单元c21～c24中第二P型存储器的漏极端都连接至位线BL2，第二列4个存储单元c21～c24的第一栅极端连接至对应的控制线CL1～CL4，第二列中第一对存储单元c21与c22中第一P型晶体管的源极端连接至源极线SL1，第二列中第二对存储单元c23与c24中第一P型晶体管的源极端连接至源极线SL2。同理，其他列的存储单元也有类似的连接关系，此处不再赘述。

存储单元阵列800每次运作时，仅会有一条字符线会动作，亦即选定列(selectedrow)，其他字符线则为非选定列(unselected row)。另外，根据图7A至图7E的偏压方式，可以进一步推导出存储单元阵列800进行编程动作、抹除动作或者读取动作时的偏压控制，此处不再赘述。

请参照图9A与图9B，其所绘示为本发明第三实施例非挥发性存储器的存储单元及其等效电路。本发明第三实施例的存储单元为差动存储单元(differential cell)。基本上，第三实施例存储单元的制造流程类似于第一实施例与第二实施例，此处不再赘述。

如图9A所示，非挥发性存储器900包括两个存储单元cell1、cell2，且两个存储单元Cell1与Cell2有相同结构。存储单元cell1包括：一基板区域(p_sub)901、一P型阱区(PW)906位于基板区域(p_sub)901上方、一N型阱区(NW)904位于P型阱区(PW)906上方、一隔离结构902围绕于N型阱区(NW)904且位于P型阱区(PW)906上方。其中，隔离结构902的深度为d1且N型阱区(NW)904的深度为d2，且d2小于d1。再者，P型阱区(PW)906可视为一障壁层(Barrier layer)，使得隔离结构902与障壁层包围N型阱区(NW)904，使得N型阱区(NW)904成为一隔离阱区(isolated well region)。

再者，存储单元cell1还包括：两个栅极结构形成于N型阱区(NW)904表面上方。第一栅极结构包括一栅极氧化层912与一栅极层914，第二栅极结构包括一栅极氧化层932与一栅极层934。另外，侧壁绝缘层916形成于第一栅极结构的周围，侧壁绝缘层936形成于第二栅极结构的周围形成。举例来说，侧壁绝缘层916、936为间隙壁(spacer)，其为氮化硅间隙壁(silicon nitride spacer)，或者为氧化物-氮化物-氧化物(oxide-nitride-oxide)的三层结构(tri-layer)的间隙壁。

存储单元cell1还包括：四个P型掺杂区(p+)921、922、923、924与一个N型掺杂区(n+)925，都位于N型阱区(NW)904表面下方。其中，P型掺杂区(p+)921、922位于侧壁绝缘层936的两侧。P型掺杂区(p+)923、924位于侧壁绝缘层916的两侧。另外，在N型阱区(NW)904的表面再形成一N型掺杂区(n+)925。举例来说，N型掺杂区(n+)925形成于P型掺杂区921与923之间。

如图9A与图9B所示，非挥发性存储器900中，每个存储单元由两个P型晶体管M1与M2组成，可称为两个晶体管存储单元(2T cell)。第一P型晶体管M1由N型阱区(NW)904、P型掺杂区(p+)923与924、N型掺杂区(n+)925与栅极层914所组成。第二P型晶体管M2由N型阱区(NW)904、P型掺杂区(p+)921与922、N型掺杂区(n+)925与栅极层934所组成。

其中，栅极层914为第一P型晶体管M1的栅极端G1、P型掺杂区(p+)924为第一P型晶体管M1的漏极端D1、P型掺杂区(p+)923为第一P型晶体管M1的源极端S、N型掺杂区(n+)925为第一P型晶体管M1的体极端(body terminal)B。再者，栅极层934为第二P型晶体管M2的栅极端G2、P型掺杂区(n+)922为第二P型晶体管M2的漏极端D2、P型掺杂区(p+)921为第二P型晶体管M2的源极端S、N型掺杂区(n+)925为第二P型晶体管M2的体极端B。其中，第一晶体管M1与第二晶体管M2的源极端S、第一晶体管M1与第二晶体管M2的体极端B都相互连接。

根据本发明的第三实施例，由于每个存储单元都设计于隔离阱区中，使得每个存储单元中的隔离阱区可以接收不同的电压。再者，经由适当的偏压，可以将热载流子注入第一P型晶体管的侧壁绝缘层916以及第二P型晶体管M2的侧壁绝缘层936其中之一，使得差动存储单元(differential cell)呈现不同的存储状态。其中，热载流子可为电子。

换句话说，本发明第三实施例的存储单元利用侧壁绝缘层916与936来作为陷阱层(trapping layer)用以存储电子。亦即，本发明为一种电荷陷阱式的非挥发性存储器(charge-trapping NVM)。

请参照图10A至图10F，其所绘示为本发明第三实施例存储单元于各种动作时的偏压示意图。

如图10A所示，将存储单元编成为第一存储状态时，第一P型晶体管M1与第二P型晶体管M2的源极端S接收编程电压Vpp，第一P型晶体管M1的漏极端D1接收接地电压(0V)，第二P型晶体管M2漏极端D2为浮接(floating)，第一栅极端G1接收第一控制电压(Vpp-Vt)，第二栅极端G2接收接地电压(0V)，P型阱区(PW)906与P型基板(p_sub)901接收接地电压(0V)。其中，编程电压Vpp约为9V，第一控制电压约为(Vpp-Vt)且Vt为P型晶体管的临限电压(threshold voltage)，Vt大约为1.5V。

如图10A所示，第一P型晶体管M1开启(turn on)，第二P型晶体管M2关闭(turnoff)，第一P型晶体管M1的源极端S与漏极端D1之间产生编程电流(program current)Ip，第二晶体管M2的源极端S与漏极端D2之间未产生编程电流。再者，由于通道热电子效应(channel hot electron effect，简称CHE效应)，电子注入第一P型晶体管M1的侧壁绝缘层916一侧。例如，电子注入第一P型晶体管M1漏极端D1那一侧(drain side)的侧壁绝缘层916，使得存储单元被编程为第一存储状态。

如图10B所示，将存储单元编成为第二存储状态时，第一P型晶体管M1与第二P型晶体管M2的源极端S接收编程电压Vpp，第一P型晶体管M1的漏极端D1为浮接(floating)，第二P型晶体管M2漏极端D2接收接地电压(0V)，第一栅极端G1接收接地电压(0V)，第二栅极端G2接收第一控制电压(Vpp-Vt)，P型阱区(PW)906与P型基板(p_sub)901接收接地电压(0V)。

如图10B所示，第二P型晶体管M2开启(turn on)，第一P型晶体管M1关闭(turnoff)，第二P型晶体管M1的源极端S与漏极端D2之间产生编程电流Ip，第一晶体管M1的源极端S与漏极端D1之间未产生编程电流。再者，由于通道热电子效应(channel hot electroneffect，简称CHE效应)，电子注入第二P型晶体管M2漏极端D2那一侧(drain side)的侧壁绝缘层936，使得存储单元被编程为第二存储状态。

再者，进行抹除动作时，可控制热载流子退出(eject)侧壁绝缘层916与936或者可注入空穴(hole)来与电子中和。以下介绍可运用于第三实施例存储单元的二种抹除动作。

如图10C所示，在抹除动作时，第一P型晶体管M1与第二P型晶体管M2源极端S接收抹除电压Vee，第一P型晶体管M1与第二P型晶体管M2的漏极端D1、D2接收抹除电压Vee，第一栅极端G1与第二栅极端G2接收第二控制电压Vbb，P型阱区(PW)906与P型基板(p_sub)901接收接地电压(0V)。其中，抹除电压Vee约为12V，第二控制电压Vbb为负电压，约为-5V。

如图10C所示，当存储单元为第一存储状态时，第一栅极端G1与N型阱区(NW)904之间产生Fowler-Nordheim隧穿效应(Fowler-Nordheim tunneling effect，简称FN效应)，电子由侧壁绝缘层916退出至N型阱区(NW)904并经由体极端离开第一P型晶体管M1。同理，当存储单元为第二存储状态时，第二栅极端G2与N型阱区(NW)904之间产生Fowler-Nordheim隧穿效应(Fowler-Nordheim tunneling effect，简称FN效应)，电子由侧壁绝缘层936退出至N型阱区(NW)904并经由体极端离开第二P型晶体管M2。

如图10D所示，在抹除动作时，第一P型晶体管M1与第二P型晶体管M2源极端S接收抹除电压Vee，第一P型晶体管M1与第二P型晶体管M2漏极端D1、D2接收接地电压(0V)，第一栅极端G1与第二栅极端G2接收第三控制电压(0V～Vbb)，P型阱区(PW)906与P型基板(p_sub)901接收接地电压(0V)。其中，第三控制电压介于0V至第二控制电压Vbb之间，第二控制电压Vbb为负电压，约为-5V。

如图10D所示，当存储单元为第二存储状态时，第一P型晶体管M1与第二P型晶体管M2开启(turn on)，第二P型晶体管M2源极端S与第二P型晶体管M2漏极端D2之间产生抹除电流(erase current)Iers。再者，由于通道热空穴效应(channel hot hole effect，简称CHH效应)使得空穴注入侧壁绝缘层936并与电子中和。同理，当存储单元为第一存储状态时，第一P型晶体管M1源极端S与第一P型晶体管M1漏极端D1之间产生抹除电流(erase current)Iers。再者，由于通道热空穴效应(channel hot hole effect，简称CHH效应)使得空穴注入侧壁绝缘层916并与电子中和。

在读取动作时，第一P型晶体管M1与第二P型晶体管M2源极端S接收读取电压Vr，第一P型晶体管M1与第二P型晶体管M2漏极端D1、D2接收接地电压(0V)，第一栅极端G1与第二栅极端G2接受第四控制电压，P型阱区(PW)906与P型基板(p_sub)901接收接地电压(0V)。其中，第四控制电压为接地电压(0V)，读取电压Vr约为3V。

如图10E所示，在读取动作时，第一P型晶体管M1与第二P型晶体管M2开启(turnon)。

由于侧壁绝缘层916中存储电子且侧壁绝缘层936中未存储电子，所以第一P型晶体管M1源极端S与第一P型晶体管M1漏极端D1之间产生较大的第一读取电流Ir1，第二P型晶体管M2源极端S与第二P型晶体管M2漏极端D2之间产生较小的第二读取电流Ir2。因此，根据第一读取电流Ir1大于第二读取电流Ir2，可以判断存储单元为第一存储状态。

如图10F所示，由于侧壁绝缘层916中未存储电子且侧壁绝缘层936中存储电子，所以第二P型晶体管M2源极端S与第二P型晶体管M2漏极端D2之间产生较大的第二读取电流Ir2，第一P型晶体管M1源极端S与第一P型晶体管M1漏极端D1之间产生较小的第一读取电流Ir1。因此，根据第二读取电流Ir2大于第一读取电流Ir1，可以判断存储单元为第二存储状态。

另外，本发明并未限定上述编程电压Vpp、抹除电压Vee、读取电压Vr、第二控制电压Vbb以及第四控制电压的实际电压值。在此领域的技术人员也可以根据实际需求来调整上述的电压值。

相同于第一实施例与第二实施例，本发明第三实施例存储单元除了图9A的结构外。也可以参考图3A与图3B来修改基板区域(substrate region)的构造或者P型阱区(PW)906的构造，此处不再赘述。

多个第三实施例存储单元可以组成存储单元阵列。请参照图11，其所绘示为存储单元阵列示意图。存储单元阵列999包括3×3个存储单元c11～33，每个存储单元c11～c33中包括第一P型晶体管与第二P型晶体管。当然，存储单元阵列999并不限定于上述3×3个存储单元c11～33，在此领域的技术人员可以组成m×n个存储单元的存储单元阵列，m与n为正整数。

在存储单元阵列999中，第一列3个存储单元c11～c13的中的第一栅极端与第二栅极端都连接至字符线WL1，第一列3个存储单元c11～c13中第一P型晶体管与第二P型存储器的源极端都连接至源极线SL1，第一列3个存储单元c11～c13中第一P型存储器与第二P型存储器的漏极端对应地连接至位线BL1、BL2、BL3与反相位线BLb1、BLb2、BLb3。第二列3个存储单元c21～c23的中的第一栅极端与第二栅极端都连接至字符线WL2，第二列3个存储单元c21～c23中第一P型存储器与第二P型存储器的源极端都连接至源极线SL2，第二列3个存储单元c21～c23中第一P型存储器与第二P型存储器的漏极端对应地连接至位线BL1、BL2、BL3与反相位线BLb1、BLb2、BLb3。同理，其他列的存储单元也有类似的连接关系，此处不再赘述。

存储单元阵列999每次运作时，仅会有一条字符线会动作，亦即选定列(selectedrow)，其他字符线则为非选定列(unselected row)。另外，根据图10A至图10F的偏压方式，可以进一步推导出存储单元阵列999进行编程动作、抹除动作或者读取动作时的偏压控制，此处不再赘述。

综上所述，本发明提出一种电荷陷阱式的非挥发性存储器(charge-trappingNVM)，且非挥发性存储器中的每一个存储单元都设计在隔离阱区中。可对非挥发性存储器中的任一存储单元进行编程动作、抹除动作与读取动作。另外，本发明是利用存储单元中的侧壁绝缘层来困住(trapped)热载流子。也就是说，在编程动作时，电子将会被困在(trapped)侧壁绝缘层的一侧。

综上所述，虽然结合以上优选实施例已公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims

1.一种非挥发性存储器，其特征在于，包括第一存储单元，该第一存储单元包括：

基板区域；

障壁层，位于该基板区域上方；

N型阱区，位于该障壁层上方；

隔离结构，围绕于该N型阱区且位于该障壁层上方，其中该隔离结构具有第一深度，该N型阱区具有第二深度，且该第二深度小于该第一深度，该隔离结构与该障壁层包围该N型阱区，使得该N型阱区为一隔离阱区；

第一栅极结构，形成于该N型阱区的表面上方，该第一栅极结构包括第一栅极氧化层与第一栅极层；

第一侧壁绝缘层，形成于该第一栅极结构的周围；

第一P型掺杂区与第二P型掺杂区，位于该N型阱区的该表面下方该第一侧壁绝缘层的两侧；

N型掺杂区位于该N型阱区的该表面下方；

其中，该N型阱区、该第一P型掺杂区、该第二P型掺杂区、该N型掺杂区与该第一栅极层形成第一P型晶体管，该第一P型晶体管的第一栅极端连接至该第一栅极层，该第一P型晶体管的第一源极端连接至该第一P型掺杂区，该第一P型晶体管的第一漏极端连接至该第二P型掺杂区，该第一P型晶体管的第一体极端连接至该N型掺杂区，该第一P型晶体管的该第一源极端与该第一体极端互相连接。

2.如权利要求1所述的非挥发性存储器，还包括第二存储单元，且该第二存储单元包括第二P型晶体管，其中该第一P型晶体管的该第一栅极端连接至第一字符线，该第二P型晶体管的第二栅极端连接至第二字符线，该第一P型晶体管的该第一源极端与该第二P型晶体管的第二源极端连接至第一源极线，该第一P型晶体管的该第一漏极端与该第二P型晶体管的第二漏极端连接至第一位线。

3.如权利要求2所述的非挥发性存储器，还包括第三存储单元，且该第三存储单元包括第三P型晶体管，其中该第三P型晶体管的第三栅极端连接至该第一字符线，该第三P型晶体管的第三源极端连接至第二源极线，该第三P型晶体管的第三漏极端连接至第二位线。

4.如权利要求1所述的非挥发性存储器，还包括第二存储单元，且该第二存储单元包括第二P型晶体管，其中该第一P型晶体管的该第一栅极端连接至第一字符线，该第二P型晶体管的第二栅极端连接至第二字符线，该第一P型晶体管的该第一源极端与该第二P型晶体管的第二源极端连接至第一源极线，该第一P型晶体管的该第一漏极端连接至第一位线，该第二P型晶体管的第二漏极端连接至第二位线。

5.如权利要求4所述的非挥发性存储器，还包括第三存储单元，且该第三存储单元包括第三P型晶体管，其中该第三P型晶体管的第三栅极端连接至该第一字符线，该第三P型晶体管的第三源极端连接至第二源极线，该第三P型晶体管的第三漏极端连接至该第一位线。

6.如权利要求1所述的非挥发性存储器，其中该障壁层为P型阱区或者层障壁氧化层。

7.如权利要求1所述的非挥发性存储器，其中该基板区域包括P型基板与N型埋入层，其中该N型埋入层位于该P型基板与该障壁层之间。

8.如权利要求1所述的非挥发性存储器，其中该第一侧壁绝缘层为一间隙壁，且该间隙壁为氮化硅间隙壁或者氧化物-氮化物-氧化物的三层结构间隙壁。

9.如权利要求1所述的非挥发性存储器，其中在抹除动作时，提供抹除电压至该第一P型晶体管的该第一源极端，提供接地电压至该第一P型晶体管的该第一漏极端，提供第三控制电压至该第一P型晶体管的该第一栅极端，其中该第三控制电压小于等于该接地电压。

10.如权利要求1所述的非挥发性存储器，其中该第一存储单元还包括：

第二栅极结构，形成于该N型阱区的该表面上方，该第二栅极结构包括第二栅极氧化层与第二栅极层；

第二侧壁绝缘层，形成于该第二栅极结构的周围；

第三P型掺杂区与第四P型掺杂区，位于该N型阱区的该表面下方该第二侧壁绝缘层的两侧；

其中，该N型阱区、该第三P型掺杂区、该第四P型掺杂区、该N型掺杂区与该第二栅极层形成第二P型晶体管，该第二P型晶体管的第二栅极端连接至该第二栅极层，该第二P型晶体管的第二源极端连接至该第三P型掺杂区，该第二P型晶体管的第二漏极端连接至该第四P型掺杂区，该第二P型晶体管的第二体极端连接至该N型掺杂区，该第二P型晶体管的该第二源极端与该第二体极端互相连接。

11.如权利要求10所述的非挥发性存储器，还包括第二存储单元，且该第二存储单元包括第三P型晶体管与第四P型晶体管，其中该第一P型晶体管的该第一栅极端与该第二P型晶体管的该第二栅极端连接至第一字符线，该第一P型晶体管的该第一源极端与该第二P型晶体管的该第二源极端连接至第一源极线，该第三P型晶体管的第三栅极端与该第四P型晶体管的第四栅极端连接至第二字符线，该第三P型晶体管的第三源极端与该第四P型晶体管的第四源极端连接至第二源极线，该第一P型晶体管的该第一漏极端与该第三P型晶体管的第三漏极端连接至第一位线，该第二P型晶体管的该第二漏极端与该第四P型晶体管的第四漏极端连接至第一反相位线。

12.如权利要求11所述的非挥发性存储器，还包括第三存储单元，且该第三存储单元包括第五P型晶体管与第六P型晶体管，其中该第五P型晶体管的第五栅极端与该第六P型晶体管的第六栅极端连接至该第一字符线，该第五P型晶体管的第五源极端与该第六P型晶体管的第六源极端连接至该第一源极线，该第五P型晶体管的第五漏极端连接至第二位线，该第六P型晶体管的第六漏极端连接至第二反相位线。

13.如权利要求1所述的非挥发性存储器，其中该第一存储单元还包括：

第二侧壁绝缘层，形成于该第二栅极结构的周围；

第三P型掺杂区与该第二P型掺杂区位于该N型阱区的该表面下方该第二侧壁绝缘层的两侧；

其中，该N型阱区、该第二P型掺杂区、该第三P型掺杂区、该N型掺杂区与该第二栅极层形成第二P型晶体管，该第二P型晶体管的第二栅极端连接至该第二栅极层，该第二P型晶体管的第二源极端连接至该第二P型掺杂区，该第二P型晶体管的第二漏极端连接至该第三P型掺杂区，该第二P型晶体管的第二体极端连接至该N型掺杂区。

14.如权利要求13所述的非挥发性存储器，还包括第二存储单元，且该第二存储单元包括第三P型晶体管与第四P型晶体管，其中该第一P型晶体管的该第一栅极端连接至第一控制线，该第一P型晶体管的该第一源极端连接至第一源极线，该第一P型晶体管的该第一漏极端连接至该第二P型晶体管的该第二源极端，该第二P型晶体管的该第二漏极端连接至第一位线，该第二P型晶体管的该第二栅极端连接至第一字符线，该第三P型晶体管的第三栅极端连接至该第一控制线，该第三P型晶体管的第三源极端连接至该第一源极线，该第三P型晶体管的一第三漏极端连接至该第四P型晶体管的一第四源极端，该第四P型晶体管的第四漏极端连接至第二位线，该第四P型晶体管的第四栅极端连接至第二字符线。

15.如权利要求14所述的非挥发性存储器，还包括第三存储单元，且该第三存储单元包括第五P型晶体管与第六P型晶体管，其中该第五P型晶体管的第五栅极端连接至第二控制线，该第五P型晶体管的第五源极端连接至该第一源极线，该第五P型晶体管的第五漏极端连接至该第六P型晶体管的第六源极端，该第六P型晶体管的第六漏极端连接至该第一位线，该第六P型晶体管的第六栅极端连接至该第一字符线。

16.如权利要求13所述的非挥发性存储器，其中在抹除动作时，提供抹除电压至该第一P型晶体管的该第一源极端，提供接地电压至该第二P型晶体管的该第二漏极端，提供开启电压至该第一P型晶体管的该第一栅极端，提供第三控制电压至该第二P型晶体管的该第二栅极端，其中该第三控制电压小于等于该接地电压。