KR100704596B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR100704596B1
KR100704596B1 KR1020057005070A KR20057005070A KR100704596B1 KR 100704596 B1 KR100704596 B1 KR 100704596B1 KR 1020057005070 A KR1020057005070 A KR 1020057005070A KR 20057005070 A KR20057005070 A KR 20057005070A KR 100704596 B1 KR100704596 B1 KR 100704596B1
Authority
KR
South Korea
Prior art keywords
cell
reference cell
nonvolatile semiconductor
data
memory device
Prior art date
Application number
KR1020057005070A
Other languages
English (en)
Other versions
KR20050051668A (ko
Inventor
아츠히로 스즈키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Priority to KR1020057005070A priority Critical patent/KR100704596B1/ko
Publication of KR20050051668A publication Critical patent/KR20050051668A/ko
Application granted granted Critical
Publication of KR100704596B1 publication Critical patent/KR100704596B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 불휘발성 반도체 기억 장치는 데이터를 기억하는 메모리 셀과, 제1 기준 셀과, 제1 기준 셀의 임계치를 체크하는 체크 회로와, 제1 기준 셀임계치가 소정의 고정치보다 작거나 대략 같은 것을 체크 회로가 검출하면 그것에 응답하여 메모리 셀의 데이터를 소거하는 소거 회로를 포함하는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관하며, 구체적으로는 불휘발성의 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
저작권 등의 이유에 의해, 메모리에 보존한 데이터를 무기한으로 사용자에게 이용하게 하고 싶지 않은 경우가 있다. 예컨대, 음악이나 화상 정보를 휴대 단말을 이용하여 일시적으로 다운로드한 경우, 사용 기한이 있는 시공 데이터를 이용하는 경우, 또한 사용 기한이 있는 소프트웨어를 이용하는 경우 등이다.
불휘발성 반도체 기억 장치인 플래시메모리에 있어서는 소정 기간 후에 기억 데이터를 일괄 소거하기 위해서는 시간 계시용 장치 내에 타이머 회로를 설치하는 구성이 일반적이다. 그러나 데이터 유지 기간이 예컨대 1개월 등의 장기간인 경우, 그와 같은 장기간을 계시하는 타이머를 실현하기 위해서는 방대한 규모의 회로가 필요하게 되고, 반도체 장치로서 실현하는 것이 어렵다.
이상을 감안하여, 본 발명은 타이머 회로를 사용하지 않고, 메모리 유지 데이터를 지정 기간 후에 소거 가능한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
비특허문헌 1 및 2는 본 발명의 배경 기술을 설명하기 위한 것이다.
[비특허문헌 1]
Horiguch 외 5명, 「A Direct Tunneling Memory(DTM) Utilizing Novel Floating Gate Structure」, Technical Digest of International Electron Devices Meeting 1999, 미국, IEEE, p 922
[비특허문헌 2]
Usuki 외 2명, 「Advantage of a quasi-nonvolatile memory with ultra thin oxide」, Abstract of International Conference on Solid State Devices and Materials 2001, 응용 물리 학회(The Japan Society of Applied Physics), p 532
발명의 개시
본 발명에 의한 불휘발성 반도체 기억 장치는 데이터를 기억하는 메모리 셀과, 제1 기준 셀과, 상기 제1 기준 셀의 임계치를 체크하는 체크 회로와, 상기 제1 기준 셀의 임계치가 소정의 고정치보다 작거나 대략 같은 것을 상기 체크 회로가 검출하면 그것에 응답하여 상기 메모리 셀의 상기 데이터를 소거하는 소거 회로를 포함하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 상기 불휘발성 반도체 기억 장치는 제2 기준 셀을 더 포함하고, 상기 체크 회로는 상기 제1 기준 셀의 셀 전류와 상기 제2 기준 셀의 셀 전류를 비교함으로써 상기 제1 기준 셀의 상기 임계치를 체크하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 상기 불휘발성 반도체 기억 장치는 상기 메모리 셀에 상기 데이터를 기록하는 동작과 함께 상기 제1 메모리 셀에 프로그램하는 동작을 실행함으로써 상기 제1 기준 셀의 상기 임계치를 상기 소정의 고정치보다 큰 값으로 설정하는 제어 회로를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 상기 불휘발성 반도체 기억 장치에 있어서, 상기 제어 회로는 상기 불휘발성 반도체 기억 장치의 외부로부터의 입력에 따라 상기 제1 메모리 셀에 프로그램하는 전하량을 조정하는 것을 특징으로 한다.
이와 같이 본 발명에 의한 불휘발성 반도체 기억 장치에 있어서는 데이터 기록 동작시에 메모리 셀 어레이에 데이터를 기록하는 것뿐만 아니라, 제1 기준 셀에도 원하는 기간에 해당하는 전하량을 기록한다. 제1 기준 셀과 제2 기준 셀과의 사이에서, 예컨대 소정의 시간 간격으로 셀 전류를 비교하여, 전류치의 차가 없어지면 원하는 기간이 경과했다고 판단한다. 즉, 전하를 기록한 제1 기준 셀에 있어서, 차지 손실에 의해 부유 게이트에 유지되는 전하가 감소해 나가, 이 전하량이 대략 제로가 된 시점에서 상기 원하는 기간이 경과했다고 판단한다. 다시 말해, 제1 기준 셀의 임계치를 체크하여, 제1 기준 셀의 임계치가 소정의 값보다 작거나 대략 같게 되면, 상기 원하는 기간이 경과했다고 판단한다. 이 판단에 의해, 소거 회로를 동작시켜, 메모리 셀 어레이의 데이터를 소거한다.
따라서, 본 발명에 있어서는 대규모의 타이머 회로를 설치하는 일없이, 원하는 시간이 경과한 후에 유지 데이터를 자동적으로 소거하는 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
또, 본 발명에 있어서는 지정 기간 후에 기억 내용이 없어지는 불휘발성 반도체 기억 장치를 실현하기 위해서, 플래시메모리의 부유 게이트와 채널을 이격하는 터널 산화막의 두께를 종래의 플래시메모리의 터널 산화막 두께보다 얇게 한 구조의 트랜지스터를 메모리 셀로서 활용한다.
도 1은 DTM 셀의 구조의 일례를 도시한 도면이다.
도 2는 본 발명에 의한 불휘발성 반도체 기억 장치의 구성의 일례를 도시하는 블록도이다.
도 3은 본 발명에 따른 기록 동작의 순서를 도시하는 흐름도이다.
도 4는 본 발명에 따른 소거 동작의 순서를 도시하는 흐름도이다.
도 5는 본 발명에 따른 기준용 기록 회로 및 기준용 기록 셀의 구성의 개략을 일례로서 도시한 도면이다.
도 6은 2비트로 지정되는 4개의 경우에 관해서 전압 레귤레이터의 생성 전압을 도시한 도면이다.
도 7은 도 5의 구성에 있어서의 각 인가 전압의 일례를 도시한 도면이다.
도 8은 타이머의 개략 구성의 일례를 도시한 도면이다.
이하에, 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명하기로 한다.
본 발명에 있어서는 지정 기간 후에 기억 내용이 없어지는 불휘발성 반도체 기억 장치를 실현하기 위해서, 플래시메모리의 부유 게이트와 채널을 이격하는 터널 산화막의 두께를 종래의 플래시메모리의 터널 산화막 두께보다 얇게 한 구조의 트랜지스터를 메모리 셀로서 활용한다. 터널 산화막 두께가 얇은 구조의 메모리 셀로서는 다이렉트 터널링이라는 물리 현상을 이용하여, 부유 게이트에 대하여 전자를 주입 및 추출할 수 있다. 여기서는, 다이렉트 터널링의 물리 현상을 이용한 기억 장치를 다이렉트 터널링 메모리(DTM)로 부른다. 종래의 플래시메모리의 터널 산화막 두께는 대개 9.0 nm∼10.0 nm인 데 대하여, DTM은 대략 5.0 nm 이하의 터널 산화막 두께를 갖는다.
DTM은 종래의 플래시메모리와 비교하여 저전압으로 고속의 기록 및 소거 동작을 실현하는 것 외에도, 데이터 유지 시간이 짧다고 하는 특징이 있다. 가장 길다고 해도 예컨대 60일 정도의 데이터 유지 기간밖에 얻어지지 않는다.
본 발명은 비교적 짧은 데이터 유지 기간을 갖는 DTM의 특징을 적극적으로 활용하여, 지정한 기간을 경과하면 데이터 유지 내용이 자동적으로 소거되는 불휘발성 반도체 기억 장치를 실현한다. 전술한 바와 같이 DTM는 저전압으로 고속의 기록 및 소거 동작을 실현할 수 있기 때문에, 본 발명의 불휘발성 반도체 기억 장치는 저소비 전력 및 고속 동작이라는 이점을 향유할 수 있다. 또 후술하는 바와 같이, 데이터를 유지하는 기간의 길이는 데이터 기록시의 부유 게이트에 대한 전하 주입량에 의해서 조정한다.
도 1은 DTM 셀의 구조의 일례를 도시한 도면이다.
도 1의 DTM 셀(10)은 부유 게이트(11), 터널 산화막(12), 소스(13), 컨트롤 게이트(14), 드레인(15), 산화막(16), 및 폴리실리콘 전극(17)을 포함한다. 이 DTM 셀(10)에는 제1 도전형의 반도체 기판[도 1의 예에서는 P형 반도체 기판(18)]에 형 성된 제2 도전형의 반도체 확산층[도 1에서는 N형 확산층(19)]에 의해 소스 및 드레인이 형성된다.
종래의 플래시메모리의 터널 산화막 두께는 약 9 nm∼10 nm이지만, 본 발명에 의한 DTM 셀(10)의 터널 산화막(12)은 약 5 nm 이하의 막 두께를 가지고, 다이렉트 터널링 현상을 이용한 데이터 기록 및 소거를 가능하게 한다. 터널 산화막(12)의 두께는 적합하게는 약 1.5 nm∼3.0 nm인 것이 좋다.
도 2는 본 발명에 의한 불휘발성 반도체 기억 장치의 구성의 일례를 도시하는 블록도이다.
도 2의 불휘발성 반도체 기억 장치(20)는 제어 회로(21), 출력 인에이블/칩 인에이블 회로(22), 어드레스 입력 버퍼(23), 입출력 버퍼(24), 데이터 래치(25), 기록 회로(26), 기준용 기록 회로(27), 소거 회로(28), 타이머(29), 및 코어 회로(30)를 포함한다. 코어 회로(30)는 도 1에 도시하는 DTM 셀이 종횡으로 배열된 메모리 셀 어레이, DTM 셀로 구성되는 기준 셀, 워드 방향으로 위치 선택하는 X 디코더, 칼럼 방향으로 위치 선택하는 Y 디코더 등을 포함한다. 도 2에는 기준용 기록 셀(31), 기준용 미기록 셀(32), 및 기록/판독 데이터를 기억하는 영역인 메모리 셀 어레이(33)가 표시되어 있다. 메모리 셀 어레이(33)는 복수의 섹터(34)를 포함한다.
제어 회로(21)는 불휘발성 반도체 기억 장치(20)의 전체를 제어하기 위한 상태 머신이다. 외부에서 입력된 제어 커맨드에 따라서 제어 회로(21)가 판독 동작, 기록 동작, 또는 소거 동작을 선택하여, 불휘발성 반도체 기억 장치(20)의 각 회로 를 제어하여 선택한 동작을 실행한다.
판독 동작을 선택한 경우, 우선 출력 인에이블/칩 인에이블 회로(22)가 실행하는 출력 인에이블/칩 인에이블 동작에 의해, 코어 회로(30)와 데이터 래치(25)는 스탠바이 상태가 된다. 어드레스 입력 버퍼(23)에 입력된 어드레스가 지정하는 셀의 데이터가, 예컨대 바이트마다 또는 섹터마다 등의 최소 메모리 셀 유닛마다, 데이터 래치(25) 및 입출력 버퍼(24)를 통하여 장치 외부에 출력된다.
데이터 기록 동작을 선택한 경우는 기록 회로(26)가 메모리 셀 어레이(33)에 기록 전압을 공급하여, 외부에서 입출력 버퍼(24)를 통해 데이터 래치(25)에 공급된 데이터를 메모리 셀 어레이(33)에 기록한다. 그리고 동시에, 데이터 축적 기간을 제어하는 기준용 기록 회로(27)가 원하는 데이터 유지 기간에 해당하는 양의 전하를 기준용 기록 셀(31)에 기록한다.
데이터 기록 동작에 있어서는 섹터 등의 최소 메모리 셀 유닛마다 데이터의 기록 및 유지 기간의 설정을 할 수 있도록 제어 회로(21)가 기록 동작을 제어한다. 또 섹터마다 유지 기간을 설정하기 위해서는 기준용 기록 셀(31) 및 기준용 미기록 셀(32)을 각 섹터(34)에 대응하여 설치하여 놓는다.
데이터 소거 동작이 선택되는 경우에는 소거 회로(28)가 소거 전압을 메모리 셀 어레이(33)에 공급함으로써 메모리 셀에 유지되는 데이터를 예컨대 섹터 단위로 일괄 소거한다. 타이머(29)는, 예컨대 소정의 시간 간격으로 동작한다. 타이머(29)는 기준용 기록 셀(31)의 셀 전류와 기준용 미기록 셀(32)의 셀 전류를 비교한다. 이 비교 결과에 의해 원하는 기간이 경과했는지 아닌지를 판단하여, 기간 경과라고 판단하면 소거 회로(28)를 동작시켜 메모리 셀 어레이(33)의 데이터를 소거한다.
메모리 셀의 데이터를 소거할 때는 소거 동작과 함께 기준용 기록 셀(31)도 리프레시시켜, 기준용 기록 셀(31)에 일체 전하가 남지 않도록 한다.
이와 같이 본 발명에 의한 불휘발성 반도체 기억 장치에 있어서는 데이터 기록 동작시에 메모리 셀 어레이(33)에 데이터를 기록하는 것뿐만 아니라, 기준용 기록 셀(31)에도 원하는 기간에 해당하는 전하량을 기록한다. 기준용 기록 셀(31)과 기준용 미기록 셀(32)과의 사이에서, 예컨대 소정의 시간 간격으로 셀 전류를 비교하여, 전류치의 차가 없으면 원하는 기간이 경과했다고 판단한다. 즉, 전하를 기록한 기준용 기록 셀(31)에 있어서, 전하 손실에 의해 부유 게이트(11)에 유지되는 전하가 감소해 나가, 이 전하량이 대략 제로가 된 시점에서 상기 원하는 기간이 경과했다고 판단한다. 다시 말해, 기준용 기록 셀(31)의 임계치를 체크하여 기준용 기록 셀(31)의 임계치가 소정의 값보다 작아지면, 상기 원하는 기간이 경과했다고 판단한다. 이 판단에 의해, 소거 회로를 동작시켜, 메모리 셀 어레이의 데이터를 소거한다.
따라서, 본 발명에 있어서는 대규모의 타이머 회로를 설치하는 일없이, 원하는 시간이 경과한 후에 유지 데이터를 자동적으로 소거하는 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
도 3은 본 발명에 의한 기록 동작의 순서를 도시하는 흐름도이다.
단계 ST1에서, 프로그램 동작(기록 동작)을 시작한다.
단계 ST2에서, 데이터 유지 기간을 사용자 커맨드에 의해 불휘발성 반도체 기억 장치(20)에 입력한다. 즉, 예컨대 10일간의 데이터 유지 기간을 지정한다면, 10일을 지정하는 코드 등을 입력하고, 예컨대 1개월의 데이터 유지 기간을 지정한다면, 1개월을 지정하는 코드 등을 입력한다.
단계 ST3에서, 입력된 지정의 데이터 유지 기간에 따른 기록 조건을 결정한다. 전술된 바와 같이, 데이터 유지 기간은 기준용 기록 셀(31)에 대한 전하 기록량에 의해 제어된다. 예컨대, 기록 조건 P1, P2, P3 …로 하여, 드레인 전압 = a1, a2, a3 …V, 소스 전압 = b1, b2, b3 …V, 컨트롤 게이트 전압(워드선 전압) = C1, C2, C3 …V, 기판 전압 = D1, D2, D3 …V를 사용하여, 기록 시간 t1, t2, t3 …sec 걸쳐 기록을 한다. 이 때, 기록 조건 P1, P2, P3 …에 관해서 DTM 셀의 기억 유지 시간이 각각 X1, X2, X3 …시간이라고 한다.
지정하는 데이터 유지 기간이 X1시간이면, P1의 기록 조건으로 기준용 기록 셀(31)에 전하 주입하도록 기록 조건을 결정한다. 또한 지정하는 데이터 유지 기간이 X3시간이면, P3의 기록 조건으로 기준용 기록 셀(31)에 전하 주입하도록 기록 조건을 결정한다. 또 전하 주입량은 기록시의 전압 조건 및 컨트롤 게이트에 인가하는 펄스 횟수에 의해서 제어 가능하다.
단계 ST4에서, 메모리 셀 어레이(33)[섹터(34)]에 대하여 데이터 기록을 실행한다. 여기서, 데이터 저장 영역인 메모리 셀 어레이(33)도 DTM 셀의 배열로 구성된다. 따라서, 이 기록시의 전하 주입량이 적으면, 지정의 데이터 유지 기간이 경과하기 전에 데이터의 실체가 소멸하여 버리는 경우가 있다. 그래서, 메모리 셀 어레이(33)[섹터(34)]에 대한 데이터 기록에 있어서는 최장의 데이터 유지 시간이 되도록 최대의 전하량을 주입한다.
단계 ST5에서, 지정의 데이터 유지 기간에 따른 조건으로 기준용 기록 셀(31)에 전하를 주입한다. 이 단계 ST5의 동작은 단계 ST4의 동작을 실행하는 것과 동시에(즉 일련의 동작으로서)실행한다.
단계 ST6에서, 현재의 기록 어드레스가 지정된 최종 어드레스인지 아닌지를 판단한다. 최종 어드레스인 경우에는 단계 ST7에 있어서 다음 어드레스로 인크리멘트하여, 단계 ST1로 되돌아가 프로그램 동작을 실행한다. 이와 같이 하여, 최소 유닛마다(예컨대 섹터마다)로 나눠, 각각의 유닛마다 다른 데이터 유지 기간을 설정하여 데이터를 기록하는 것이 가능하다.
단계 ST6에서 현재의 어드레스가 최종 어드레스라고 판단되는 경우에는 단계 ST8에 있어서 프로그램 및 소거 방지 제어를 온으로 한다. 이에 따라, 상기 동작으로 기록한 영역에 대한 새로운 프로그램 동작이나 소거 동작이 방지된다.
단계 ST9에서, 프로그램 동작을 종료한다.
도 4는 본 발명에 의한 소거 동작의 순서를 도시하는 흐름도이다.
단계 ST1에서, 타이머의 동작을 오프로 한다. 즉, 도 2의 타이머(29)가 지정의 데이터 유지 기간이 경과한 것을 검출하면, 그 이상의 타이머 동작은 불필요하게 되기 때문에 타이머 동작을 오프로 한다.
단계 ST2에서, 소거 방지 제어를 오프로 한다. 이것은 도 3의 단계 ST8에서 소거 방지 제어가 온이 되어, 소거 동작을 실행할 수 없는 상태가 되어 있기 때문에 이 상태를 해제하기 위한 것이다.
단계 ST3에서, 메모리 셀 어레이(33)의 데이터를 소거한다. 즉, 섹터(34)에 유지되어 있는 데이터를 소거한다.
단계 ST4에서, 기준용 기록 셀(31)을 리프레시한다. 즉, 기준용 기록 셀(31)을 소거하여, 기준용 기록 셀(31)에 일체 전하가 남지 않도록 한다.
단계 ST5에서, 기록 방지 제어를 오프로 하여, 기록 동작을 허가하는 상태로 설정한다. 이것은 도 3의 단계 ST8에서 프로그램 방지 제어가 온이 되어, 새로운 기록 동작을 실행할 수 없는 상태가 되어 있기 때문에 이 상태를 해제하기 위한 것이다.
이상으로, 소거 동작을 종료한다.
도 5는 본 발명에 의한 기준용 기록 회로(27) 및 기준용 기록 셀(31)의 구성의 개략을 일례로서 도시한 도면이다.
도 5에 있어서,데이터 유지 기간 제어 회로(41)와 전압 레귤레이터(42)는 도 1의 기준용 기록 회로(27)에 해당한다. 데이터 유지 기간 제어 회로(41)는 도 1의 제어 회로(21)의 제어 하에서 동작하여, 지정된 데이터 유지 기간에 대응하는 신호를 전압 레귤레이터(42)에 공급한다. 이 예에서는 신호는 2비트의 전압 V1 및 V2로 이루어진다. 전압 레귤레이터(42)는 NMOS 트랜지스터(51, 52)와, 저항(R1 내지 R3)을 포함한다. NMOS 트랜지스터(51)의 게이트 단자에는 데이터 유지 기간 제어 회로(41)로부터의 전압 신호 V1이 인가되고, NMOS 트랜지스터(52)의 게이트 단자에는 데이터 유지 기간 제어 회로(41)로부터의 전압 신호 V2가 인가된다. 전압 레귤레이터(42)는 전압 신호(V1, V2)의 HIGH 또는 LOW에 따라서, 저항(R1 내지 R3)으로 이 루어지는 저항열에서 전압(Vin)을 분할하여, 출력 전압으로서 출력한다.
도 6은 2비트로 지정되는 4개의 경우에 관해서 전압 레귤레이터(42)의 생성 전압을 도시한 도면이다. 도 6에 도시한 바와 같이, 예컨대 전압 신호 V1 및 V2가 HIGH 또는 LOW인 경우에는 전압 레귤레이터(42)의 출력 전압은 Vin ×R3/(R2+R3)이 된다. 이렇게 생성된 출력 전압이 기준용 기록 셀(31)에 공급된다.
상기한 예에서는 2비트 구성으로 했지만, 예컨대 불휘발성 반도체 기억 장치(20)에 N비트의 정보 입력 단자를 설치함으로써 2N 종류의 기록 조건을 설정할 수 있다.
도 5를 다시 참조하여, 전압 레귤레이터(42)의 출력 전압은 기준용 기록 셀(31)에 공급되어, 기준 셀(53)의 워드선(컨트롤 단자)에 인가된다. 이에 따라 도 6에 도시한 바와 같은 여러 가지의 인가 전압의 조건하에서 기준 셀(53)에 대한 전하 주입 동작이 실행된다. 또 기준 셀(53)의 워드선 전위 Vwl_ref(V)보다도 메모리 셀 어레이(33)의 메모리 셀에 기록하는 워드선 전위 Vwl(V)는 항상 높은 전압으로 설정된다. 이것은 전술한 바와 같이 지정한 데이터 유지 기간보다도 실제의 데이터가 빠른 시기에 소멸하는 것을 피하기 위해서이다.
도 7은 도 5의 구성에 있어서의 각 인가 전압의 일례를 도시한 도면이다.
도 7에 도시한 바와 같이, 메모리 셀 어레이(33)의 메모리 셀에 기록하는 워드선 전위 Vwl(V)는 5 V이며, 1 V에서 5 V의 범위에서 조정되는 기준 셀(53)의 워드선 전위 Vwl_ref(V)보다도 높은 전위로 되어 있다. 또한 메모리 셀의 드레인 단 자 전압 Vbl(V)은 0.1 V에서 2 V 정도로 설정되고, 기준 셀(53)의 드레인 단자 전압 Vbl_ref(V)도 또 0.1 V에서 2 V 정도로 설정된다.
도 8은 타이머의 개략 구성의 일례를 도시한 도면이다.
타이머(29)는 전류 비교기(61)를 포함한다. 이 전류 비교기(61)는 기준용 미기록 셀(32)의 기준 셀(54)로부터의 셀 전류 Ia와, 기준용 기록 셀(31)의 기준 셀(53)부터의 셀 전류 Ib를 비교한다. 셀 전류 Ia와 셀 전류 Ib가 대략 같게 되면, 소거 회로(28)에 대하여 소거 동작을 지시하는 신호를 공급한다.
당초의 상태에서는 기준용 기록 셀(31)의 기준 셀(53)은 전하가 주입되어 프로그램 상태로 되어 있기 때문에, 셀 전류 Ib는 제로에 가깝다. 따라서, Ib<Ia이며, 전류 비교기(61)는 출력 신호를 어서트하지 않는다. 그 후 시간이 경과하면, 차지 손실에 의해 기준 셀(53)의 축적 전하가 감소해 나간다. 최초에 주입한 전하가 많을수록 전하가 소멸하여 오기까지 시간이 걸리게 된다. 소정의 시간이 경과하면, 최초에 주입한 전하가 대략 완전히 없어지고, 셀 전류 Ia와 셀 전류 Ib가 대략 같게 된다. 이 상태를 전류 비교기(61)가 검출하여, 소거 동작이 실행된다.
여기서 전류 비교기(61)가 동작하는 타이밍은, 예컨대 불휘발성 반도체 기억 장치(20)의 내부 클록(62)에 의해서 지정되는 소정의 간격으로 좋다. 따라서, 장치의 전원이 ON하고 있는 상태(즉 내부 클록(62)이 동작하고 있는 상태)에서는, 예컨대, 1분에 한번의 빈도로 전류의 비교 동작을 실행한다. 또한, 전원 ON 검출 회로(63)에 의해 불휘발성 반도체 기억 장치(20)의 전원이 ON된 것을 검출하여, 전원 ON될 때마다 전류 비교기(61)가 동작하도록 구성하더라도 좋다. 또, 내부 클록(62) 이 지정하는 소정의 인터벌 또는 전원 ON 검출 회로(63)가 검출하는 전원 ON 타이밍의 어느 한쪽만으로 전류 비교기(61)가 동작하도록 구성하더라도 좋고, 전원 ON시 및 그 후 소정의 인터벌의 양방의 타이밍에 전류 비교기(61)가 동작하도록 구성하더라도 좋다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재의 범위내에서 여러 가지 변형이 가능하다.

Claims (10)

  1. 데이터를 기억하는 메모리 셀;
    제1 기준 셀;
    상기 제1 기준 셀의 임계치를 체크하는 체크 회로; 및
    상기 제1 기준 셀의 임계치가 소정의 고정치보다 작거나 대략 같은 것을 상기 체크 회로가 검출하면 그것에 응답하여 상기 메모리 셀의 상기 데이터를 소거하는 소거 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    제2 기준 셀을 더 포함하고, 상기 체크 회로는 상기 제1 기준 셀의 셀 전류와 상기 제2 기준 셀의 셀 전류를 비교함으로써 상기 제1 기준 셀의 상기 임계치를 체크하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 셀에 상기 데이터를 기록하는 동작과 함께 상기 제1 기준 셀에 프로그램하는 동작을 실행함으로써 상기 제1 기준 셀의 상기 임계치를 상기 소정의 고정치보다 큰 값으로 설정하는 제어 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제어 회로는 상기 불휘발성 반도체 기억 장치의 외부로부터의 입력에 따라서 상기 제1 메모리 셀에 프로그램하는 전하량을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 기준 셀은,
    기판;
    상기 기판 위에 형성되는 터널 산화막; 및
    상기 터널 산화막의 위에 형성되는 부유 게이트를 포함하고,
    상기 터널 산화막의 두께가 5.0 nm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 메모리 셀은,
    상기 기판 위에 형성되는 상기 메모리 셀의 터널 산화막;
    상기 메모리 셀의 터널 산화막 위에 형성되는 부유 게이트를 포함하고,
    상기 메모리 셀의 터널 산화막의 두께가 5.0 nm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 체크 회로는 소정의 시간 간격으로 상기 제1 기준 셀의 상기 임계치를 체크하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 체크 회로는 상기 불휘발성 반도체 기억 장치의 전원이 온되면 그것에 응답하여 상기 제1 기준 셀의 상기 임계치를 체크하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 기준 셀의 상기 임계치가 상기 소정의 고정치보다 큰 경우는 상기 메모리 셀에 대한 소거 동작 및 기록 동작을 금지하는 제어 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 메모리 셀의 배열을 소정의 크기로 분할한 복수의 메모리 단위를 포함하고, 상기 제1 기준 셀은 상기 복수의 메모리 단위의 각각에 대하여 하나씩 설치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR1020057005070A 2005-03-24 2003-02-27 불휘발성 반도체 기억 장치 KR100704596B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020057005070A KR100704596B1 (ko) 2005-03-24 2003-02-27 불휘발성 반도체 기억 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020057005070A KR100704596B1 (ko) 2005-03-24 2003-02-27 불휘발성 반도체 기억 장치

Publications (2)

Publication Number Publication Date
KR20050051668A KR20050051668A (ko) 2005-06-01
KR100704596B1 true KR100704596B1 (ko) 2007-04-09

Family

ID=38666789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057005070A KR100704596B1 (ko) 2005-03-24 2003-02-27 불휘발성 반도체 기억 장치

Country Status (1)

Country Link
KR (1) KR100704596B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165629B2 (en) 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036925A1 (en) * 2000-09-22 2002-03-28 Toru Tanzawa Non-volatile semiconductor memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036925A1 (en) * 2000-09-22 2002-03-28 Toru Tanzawa Non-volatile semiconductor memory

Also Published As

Publication number Publication date
KR20050051668A (ko) 2005-06-01

Similar Documents

Publication Publication Date Title
US7280404B2 (en) Nonvolatile semiconductor memory device that erases stored data after a predetermined time period without the use of a timer circuit
US7660159B2 (en) Method and device for programming control information
US7319617B2 (en) Small sector floating gate flash memory
JP4170682B2 (ja) 不揮発性半導体メモリ装置
US6891752B1 (en) System and method for erase voltage control during multiple sector erase of a flash memory device
US7489557B2 (en) Methods for reducing write time in nonvolatile memory devices and related devices
JP2001332093A (ja) 不揮発性半導体メモリ
KR20090000469A (ko) 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
US8120954B2 (en) Method, apparatus, and system for erasing memory
JP5264047B2 (ja) 半導体メモリ装置の制御情報をプログラムするための方法と装置
US6466480B2 (en) Method and apparatus for trimming non-volatile memory cells
US6246608B1 (en) Non-volatile memory circuit
KR100845530B1 (ko) 플래시 메모리 장치 및 그것의 동작 방법
US6668303B2 (en) Method for refreshing stored data in an electrically erasable and programmable non-volatile memory
JP2007058966A (ja) 半導体装置
JP2004171686A (ja) 不揮発性半導体記憶装置およびそのデータ消去方法
KR100313065B1 (ko) 불휘발성반도체메모리장치
JP2007035249A (ja) ワードライン電圧の勾配を制御する不揮発性メモリ装置及びそのプログラム方法
JP4672673B2 (ja) 半導体装置および半導体装置の制御方法
US7142455B1 (en) Positive gate stress during erase to improve retention in multi-level, non-volatile flash memory
KR100704596B1 (ko) 불휘발성 반도체 기억 장치
US20120140572A1 (en) Semiconductor memory device and method of operating the same
JP4001945B2 (ja) 半導体メモリのリフレッシュ方法
JP3258945B2 (ja) 不揮発性半導体メモリ装置
JP3639415B2 (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee