CN106205690B - 与非门快闪存储器和其操作方法 - Google Patents

与非门快闪存储器和其操作方法 Download PDF

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Abstract

本发明提供一种与非门快闪存储器和其操作方法，该与非门快闪存储器包括：一输入/输出汇流排；以及成对排列的多个存储器平面，每一对中的所述存储器平面被配置以交替耦接至所述输入/输出汇流排。本发明能降低读取延迟和避免意外编程和编程干扰，且相对应或非门快闪存储器能保有传统与非门快闪存储器的较高的存储器密度和低功耗特性。藉由采用较小的与非门串列以避免读取电流降低来达成降低读取延迟，一交错式双平面存储器结构中的每一存储器平面相对较小因而采用具有较低RC延迟的字线和位线，以达成无间断读取不同页面和区块以及避免意外编程和编程干扰的一反向偏压机制。

Description

与非门快闪存储器和其操作方法
技术领域
本发明是有关于数字存储器装置及其操作，特别是有关于具有低读取延迟和低编程干扰(program disturb)的与非门快闪存储器阵列架构。
背景技术
与非门快闪存储器常被使用于数据存储。在512兆位以上密度中，单层单元(Single Level Cell,“SLC”)与非门快闪存储器的成本有着很大的优势。这是由于SLC-与非门快闪存储器本身使用了更小尺寸的存储器单元。
随着适用于与非门快闪存储器的各种技术的开发，与非门快闪存储器也常被使用在数据存储之外的各种应用。可惜的是由于与非门快闪存储器往往具有较长的读取延迟时间(read latency time)，使得与非门快闪存储器在需要随机存取和连续页面读取的应用中受限。
发明内容
本发明提供一种与非门快闪存储器和其操作方法，以解决现有技术中的一项或多项缺失。
本发明的一实施例提供一种与非门快闪存储器。该与非门快闪存储器包括一输入/输出汇流排以及多个成对排列的存储器平面。每一对的该存储器平面被配置以交替耦接至该输入/输出汇流排，其中每一该存储器平面包括一X解码器、一页面缓冲器、以及一与非门阵列。该与非门阵列包括排列成列且耦接至该X解码器的多个字线、耦接至该页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个存储器单元，其中每一该存储器平面的该与非门阵列包括分别耦接至所述全域位线的多个分割区块；其中每一该分割区块包括所述字线的一子集合、排列成行的多个区域位线、以及排列成多个串列的所述快闪存储器单元的一子集合；其中每一该区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的该组；以及其中每一该全域位线与所述区域位线的中多个区域位线相关联，且分别被配置以选择性耦接至前述相关联的所述区域位线或一可变偏压节点。
本发明的另一实施例提供一种与非门快闪存储器。与非门快闪存储器包括一输入/输出汇流排、一X解码器、一页面缓冲器、一与非门阵列、排列成行的多个区域位线以及一控制逻辑。该与非门阵列包括排列成列且耦接至该X解码器的多个字线、耦接至该页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个存储器单元，其中所述存储器单元被排列成多个串列；其中每一该区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的该组，且每一该全域位线与所述区域位线之中多个区域位线相关联，且分别被配置以选择性耦接至前述相关联的所述区域位线或一可变偏压节点；以及其中该控制逻辑被配置以执行：依据一存储器地址验证所述字线中被选择的一字线；验证与被选择的该字线耦接的具有多个快闪存储器单元的多个串列；将被验证的所述串列耦接至相关联的所述区域位线；将每一该全域位耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至该可变偏压节点，及不耦接至相关联的所述全域位线；对于每一该全域字线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中该第一数字数值不同于该第二数字数值；建立一第三偏压于被选择的该字线；建立一第四偏压于耦接至该被验验串列中的多个快闪存储器单元而非被选怿的该字线，每一该快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与该第四偏压电容性耦合；以及建立一第五偏压于该该可变偏压节点上；其中，该第三偏压和由该第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；该第三偏压、由该第二偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿；以及该第三偏压、由该第五偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿。
本发明的一实施例提供一种操作与非门快闪存储器的方法。该与非门快闪存储器包括一X解码器、一页面缓冲器、以及一与非门阵列，该与非门阵列包括排列成列且耦接至该X解码器的多个字线、耦接至该页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个存储器单元。该方法包括：依据一存储器地址验证所述字线中被选择的一字线；验证与被选择的该字线耦接的具有多个快闪存储器单元的多个串列；将被验证的所述串列耦接至相关联的所述区域位线；将每一该全域位耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至该可变偏压节点，及不耦接至相关联的所述全域位线；对于每一该全域字线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中该第一数字数值不同于该第二数字数值；建立一第三偏压于被选择的该字线；建立一第四偏压于耦接至该被验验串列中的多个快闪存储器单元而非被选怿的该字线，每一该快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与该第四偏压电容性耦合；以及建立一第五偏压于该该可变偏压节点上；其中，该第三偏压和由该第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；该第三偏压、由该第二偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿；以及该第三偏压、由该第五偏压建立的一通道电位和电容性耦合的该第四偏压有效失能所述快闪存储器单元的隧穿。
本发明能降低读取延迟和避免意外编程和编程干扰，以使得与非门快闪存储器的随机存取和初始页面读取速度能媲美一般的或非门快闪存储器的随机存取和初始页面读取速度，且相对应或非门快闪存储器能保有传统与非门快闪存储器的较高的存储器密度和低功耗特性。藉由采用较小的与非门串列以避免读取电流降低来达成降低读取延迟，一交错式双平面存储器结构中的每一存储器平面相对较小因而采用具有较低RC延迟的字线和位线，以达成无间断读取不同页面和区块以及避免意外编程和编程干扰的一反向偏压(counter-biasing)机制。
附图说明
图1是本发明一实施例以一区块示意图说明一串列与非门快闪存储器。
图2是适用于图1所示串列与非门快闪存储器的一交错式双平面与非门快闪存储器阵列架构的一区块示意图。
图3是以一区块示意图说明图2所示交错式双平面与非门快闪存储器阵列架构的一存储器平面中存储器单元的分割情形。
图4是说明图3所示存储器单元的分割情形的一实施例电路示意图。
图5是以一区块示意图表示图2所示交错式双平面与非门快闪存储器阵列架构的交错读取操作。
图6是本发明一实施例以一区块示意图说明具有最小面积限制的一交错式双平面与非门快闪存储器阵列架构。
符号说明：
100～ 与非门快闪存储器
110～ I/O控制
123～ 状态暂存器
124～ 连续页面读取地址暂存器
125～ 指令暂存器
126～ 地址暂存器
127～ 查找表(LUT)暂存器
130～ 控制逻辑
131～ CPR坏块逻辑
132～ 地址计数器
133～ 映射逻辑
134～ 坏块暂存器
135～ 缓冲模式旗标BUG
136～ ECC-E旗标
137、138～ ECC状态位
139～ BUSY位
140～ 双平面交错式与非门快闪存储器阵列
147～ 高电压产生器
148～ 电源启动检测器
602～ PSA位
200,700～ 与非门快闪存储器阵列架构
210,220,230,240,710,780～ 双存储器平面
211,212,221,222,231,232,241,242,711,712,781,782～ 存储器平面
213,214,223,224,233,234,243,244,713,714,783,784～ 与非门阵列
215,216,245,246,715,716,785,786～ X解码器
217,218,247,248,717,718,787,788～ 页面缓冲器
260,355～ 全域位线
261-268～ 分割区块
310,320,330,340～ 顶部选择晶体管
319,329,339,349～ 底部选择晶体管
311,321,331,341,315,325,335,345～ 漏极选择晶体管
312,313,322,323,332,333,342,343,316,317,326,327,336,337,346,347～ 快闪存储器单元
314,324,334,344,318,328,338,348～ 源极选择晶体管
350～ 可变偏压节点
351,352,353,354～ 区域位线
具体实施方式
本发明所附图示的实施例或例子将如以下说明。本发明的范畴并非以此为限。本领域技术人员应能知悉在不脱离本发明的精神和架构的前提下，当可作些许更动、替换和置换。在本发明的实施例中，元件符号可能被重复地使用，本发明的数种实施例可能共用相同的元件符号，但为一实施例所使用的特征元件不必然为另一实施例所使用。
为了与或非门快闪存储器装置在特定应用中竞争，与非门快闪存储器装置应具有以下特性，包括：(1)多重输入/输出串列周边接口(SPI)或多重输入/输出四线周边接口(Quad Peripheral Interface,QPI)；(2)小尺寸且低接脚数目的封装类型(在256Mb以上密度需小至8*6mm)，例如8-contact WSON封装、16-pin SOIC封装和24-ball BGA(Ball GridArray)封装，弹性搭配使用像是VBGA-63之类较大封装于一般并联或串列与非门快闪存储器中；(3)在高频率时脉(104MHz)下运行以用于高传输速率(50MB/Sec)；(4)使用错误更正码(ECC)连续读取页面时不需等待间隔以用于快速代码映射(code-shadowing)应用；(5)通过坏块管理可得的逻辑上连续的可定址存储器，该坏块管理是通透至外部系统、及不会对输出速度和连续性有不利影响；(6)在存储器阵列的使用者可定址空间中的0的输出起始地址或者其他地址是经由使用者或制造者指定的一数值。另一个需要的特性是低的读取延迟。不幸的是，与非门快闪存储器倾向于具有较长的读取延迟时间，一般约为20微秒，这负面影响到需要随机位组读取和连续页面读取应用的效能而使得或非门快闪存储器较适于这些应用。较长的读取延迟时间归因于字线和位线本质的电阻-电容(RC)延迟以及目前与非门快闪存储器的小尺寸存储器单元，一般而言使用包括32个存储器单元的一串与非门快闪存储器以及2KB(kilobytes)以上的字线。有利的是，本发明的技术能降低读取延迟以使与非门快闪存储器能媲美一般的或非门快闪存储器的随机存取和初始页面读取速度，且相对应或非门快闪存储器能保有传统与非门快闪存储器的较高的存储器密度和低功耗特性。藉由采用较小的与非门串列以避免读取电流降低来达成降低读取延迟，一交错式双平面存储器结构中的每一存储器平面相对较小因而采用具有较低RC延迟的字线和位线，以达成无间断读取不同页面和区块以及避免意外编程和编程干扰的一反向偏压(counter-biasing)机制。
图1是以一区块示意图说明一串列与非门快闪存储器100，其中串列与非门快闪存储器100提供在进行坏块管理和ECC处理时不需等待间隔即可连续读取不同页面和逻辑性连续定址存储器。串列与非门快闪存储器100包括一双平面交错式与非门快闪存储器阵列140。双平面交错式与非门快闪存储器阵列140可包括多种周边电路(例如，X-解码器和页面缓冲器)且可存储除了使用者数据之外的各种类型数据(例如，验证数据、控制数据、巨集数据(macro-data)、以及用于坏块管理的多余区块信息和查找表(LUT)信息)。串列与非门快闪存储器100可包括其他各种电路以支援存储器编程、抹除和读取，例如I/O控制110、状态暂存器123、连续页面读取(CPR)坏块地址暂存器124、指令暂存器125、地址暂存器126、查找表暂存器127、控制逻辑130、CPR坏块逻辑131、坏块暂存器134、以及高电压产生器147。设置于控制逻辑130的电源启动检测器148是用在启动电源时，初始化特定模式的设定和预设页面的载入动作。控制逻辑130可以任何合适的方法实现，亦可能包括硬件元件、软件元件、韧体元件或其任意组合。通过电源线VCC和GND，供应电源至串列与非门快闪存储器100的电路(未示于图1)。与非门快闪存储器100可视需求以任何的形式进行封装并配置任何合适的接口(包括一般的与非门快闪存储器接口)，图1所示控制逻辑130是以SPI/QPI协定实现(包括多重－输入/输出串列周边接口(SPI))。额外有关SPI/QPI接口和存储器的各种电路可参照美国专利7,558,900，以及参照华邦电子公司W25N01GV的产品数据手册(Ver.B)。
请继续参照图1，一ECC电路(未显示)依据ECC-E旗标136的状态对页面缓冲器的内容执行ECC计算。ECC状态位ECC-0137和ECC-1138被提供以指示数据的错误状态，并可被检查以验证数据完整性。若有需要，ECC-E旗标136、ECC状态位ECC-0137、和ECC状态位ECC-1138可作为状态暂存器的一部分。BUSY 139是状态暂存器中的一唯读位。当装置电源启动或执行各种指令(包括页面读取指令和连续读取指令)时，BUSY139的状态被设定为1。
图2是适用于图1所示双平面交错式与非门快闪存储器阵列140的一与非门快闪存储器阵列架构200的一区块示意图。与非门快闪存储器阵列架构200具有多个双存储器平面(如图2所示的2个双存储器平面210和240)。每一存储器平面是由很多分割区块设置而成(如图3所示八个分割区块261-268)。每一分割区块大小适于操作在一小的感应时间。举例来说，与非门快闪存储器阵列架构200具有四个双存储器平面(其中两个如图2的双存储器平面210和240，分别包括存储器平面211和212以及存储器平面241和242)。藉由运作分割存储器平面和限制每一分割区块的大小使得存储器平面中字线和位线的RC延迟小于20毫微秒，与非门快闪存储器阵列架构200可控制操作在大约100毫微秒以下的感应时间。举例来说，若采用本发明所描述的技术，每一存储器平面具有感应时间小于100毫微秒的一64Mb与非门快闪存储器阵列，且八个上述存储器平面被排列成一双存储器平面配置以达成512Mb的存储器容量。
在与非门快闪存储器阵列架构200的每一存储器平面中，一X-解码器和一页面缓冲器搭配一与非门快闪存储器阵列。举例来说，在存储器平面211中，X-解码器215和页面缓冲器217搭配与非门快闪存储器阵列213；在存储器平面212中，X-解码器216和页面缓冲器218搭配与非门快闪存储器阵列214；在存储器平面241中，X-解码器245和页面缓冲器247搭配与非门快闪存储器阵列243；在存储器平面242中，X-解码器246和页面缓冲器248搭配与非门快闪存储器阵列244。额外增加的X-解码器的大小相对较与非门快闪存储器阵列为小，所述第一存储器平面的所述页面缓冲器的大小相对小于八分之一页面(举例来说，该第一存储器平面的四个页面缓冲器的大小为2K位或每一页面缓冲器的位大小为512位)。同理，多个第二存储器平面(与非门快闪存储器阵列架构200中另四个存储器平面)中的所述页面缓冲器的大小亦相对较小。输入/输出汇流排可为任何合适的宽度，例如8位、16位或32位。
图3是以一区块示意图说明图2所示交错式双平面与非门快闪存储器阵列架构200中多个存储器单元的分割情形。举例来说，可为八个分割区块261-268各自连接至全域位线260。每一该分割区块有多个区域位线。以图4而言，每一该分割区块有四条区域位线连接至每一全域位线，其中每一区域位线可分别为被选取与未被选取。通过这样方式，可藉由在每一全域位线中初始选择与存储有地址数据的分割区块相关联的一适当的区域位线读出该分割区块中的地址数据，而不选择该全域位线中的其他区域位线，且未被选取的其他区域位线在其他分割区块中皆未包含该地址数据。通过这种方式，位数大的存储器平面可实现将所述区域位线(未显示)和全域位线260保持在低的RC延迟。全域位线260可藉由将该全域位线分段并使用具有很小RC延迟的一顶部电感层将分段束缚在多个分割区块降低RC延迟，例如一金属层。
图4是以一电路功能图说明图3所示分割区块。举例来说，图4的分割区块包括四组可选取区域位线组Y1、Y2、Y3和Y4。每一组可选取区域位线组Y1、Y2、Y3或Y4包括一区域位线(分别为351,352,353,354)、一顶部选择晶体管(分别为310,320,330,340)、一底部选择晶体管(分别为319,329,339,349)、以及分别连接至该区域位线的512串列。每一串列包括一漏极选择晶体管(分别为311,321,331,341,315,325,335,345)、八个快闪存储器单元(分别为312,313,322,323,332,333,342,343,316,317,326,327,336,337,346,347)、以及一源极选择晶体管(分别为314,324,334,344,318,328,338,348)。漏极选择晶体管311,321,331,341分别受控于漏极选择线DSEL_1，而漏极选择晶体管315,325,335,345则分别受控于漏极选择线DSEL_512。源极选择晶体管314,324,334,344分别受控于源极选择线SSEL_1，而源极选择晶体管318,328,338,348则分别受控于源极选择线SSEL_512。举例来说，区域位线组Y1中的每一串列包括被多个位线WL001-WL008定址的快闪存储器单元312和313，区域位线组Y1中的最后一串列包括由多个字线WL4089-WL4096定址的快闪存储器单元316和317。同样地，区域位线组Y2中的第一串列包括由所述字线WL001-WL008定址的快闪存储器单元322和323，区域位线组Y2中的最后一串列包括由所述字线WL4089-WL4096定址的快闪存储器单元326和327。同样地，区域位线组Y3中的第一串列包括由所述字线WL001-WL008定址的快闪存储器单元332和333，区域位线组Y3中的最后一串列包括由所述字线WL4089-WL4096定址的快闪存储器单元336和337。同样地，区域位线组Y4中的第一串列包括由所述字线WL001-WL008定址的快闪存储器单元342和343，区域位线组Y2中的最后一串列包括由所述字线WL4089-WL4096定址的快闪存储器单元346和347。
使用8位的串列的优点在于其提供在Y方向合理的快闪存储器密度并连同降低的位线放电时间。然而，若有需要，可使用较小(2个或4个快闪存储器单元)或较大(16个快闪存储器单元)的串列，且仍然能够提供比一般使用32个快闪存储器单元的串列相对更好电流效能。
为了执行读取和编程操作，所述顶部和底部选择晶体管(区域位线组Y1中310和319、区域位线组Y2中320和329、区域位线组Y3中330和339、以及区域位线组Y4中340和349)控制包含有地址数据的分割区块所在的该区域位线组的选择，使得该地址数据在读取操作期间可以藉由在一可变偏压节点350提供一源极偏压交错地从所述区域位线(区域位线351,352,353或354)至全域位线355，亦使得在编程期间可自可变偏压节点350施加合适的计数偏压至特定快闪存储器单元的漏极以避免编程时出现编程干扰。位线的RC延迟从而实质上仅限于全域位线以及被选择的区域位线的RC延迟而未有任何其他区域位线所增加的RC延迟。
一读取操作可被执行如下：(a)该全域位线预先充电且源极接地；(b)对于未包含任何要被读取的快闪存储器单元的区域位线组，偏压关闭其顶部和底部选择晶体管；(c)对于包含要被读取的快闪存储器单元的区域位线组，偏压导通其顶部和底部选择晶体管，偏压导通与要被读取的快闪存储器单元在同一串列的所述漏极和源极选择晶体管，以及偏压关闭未与要被读取的快闪存储器单元在同一串列的所述漏极和源极选择晶体管。
藉由使用通道隧穿以导通一编程操作，该编程操作可被执行如下：(a)对于包含要被编程的快闪存储器单元的每一区域位线组，偏压导通该区域位线组的该顶部选择晶体管，且偏压关闭该区域位线组的该底部选择晶体管；(b)对于未包含要被编程的快闪存储器单元的每一区域位线组，偏压关闭该区域位线组的该顶部选择晶体管，且偏压导通该区域位线组的该底部选择晶体管；(c)偏压导通与被选择字线上的快闪存储器单元在同一串列的所述漏极选择晶体管，以及偏压关闭与被选择字线的快闪存储器单元在同一串列的所述源极选择晶体管；(d)对于未包含被选择字线的快闪存储器单元的每一区域位线组，偏压关闭其包括的所述漏极和源极选择晶体管；(e)相对于该被选择字线的电压，将被选择的区域位线组的全域位线和区域位线偏压在一合适电压(例如0伏特)以使能通道隧穿。相对该被选择字线的电压，偏压源极在一合适计数偏压(例如3伏特)以关闭通道隧穿；(f)将布线到被选择以及未被选择的区域位线组中的所述快闪存储器单元的被选择字线，充分偏压使能通道隧穿(例如15-20伏特其中基板(p-well)电压为0伏特)；(g)若需要自我升压(self-boosting)，偏压除了被选择字线以外的其他字线，以增加除了被编程快闪存储器单元之外的其他快闪存储器单元的通道电压(例如8-10伏特)。此外，其他形式的偏压亦可应用在除了被选择字线以外的其他字线。举例来说，所述字线偏压控制在被选择字线上快闪存储器单元和串列的漏极晶体管之间的所述快闪存储器单元以确保可不考虑其临界电压且该电压不足以引起编程(例如8-10伏特)，且偏压被编程快闪存储器单元的漏极以辅助通道隧穿。
本发明所描述电压状态是用以提供一示范实施例，但不限于此，本发明以及所述实施例的其他变异和调整可在不脱离本发明的范围和精神下实行。正如先前所述，基于本发明所描述电压状态，被编程快闪存储器单元在栅极的电压为20伏特，其在漏极和通道的电压为0伏特，且具有一浮接源极，由此通道隧穿发生以建立一正向临界电压。与被编程快闪存储器单元在同一串列的多个快闪存储器单元在其控制门的电压最高约为8-10伏特，这不足以引起不想要的编程或编程干扰。在串列中未包含被选择字线的所述快闪晶体管具有最高约为8-10伏特的电压且在其控制门的电压可能为0伏特，这不足以引起不想要的编程或编程干扰。
使用一计数偏压于可变偏压节点350，并通过该区域位线组的该底部选择晶体管将该计数偏压施加至被选择字线上快闪存储器单元的漏极、该串列的该漏极选择晶体管、以及所述交错式快闪存储器单元(或是其他需被偏压的节点)，可以保护在被选择字线上但不要被编程的快闪存储器单元。若使用自我升压且施加10伏特电压于未被选择的所述字线上，则会耦合约5伏特电压至通道，这使得该计数偏压可以提升快闪存储器单元中通道电压至大约8伏特(大约3伏特初始电压加上约5伏特的耦合电压)，且该计数偏压足以抵抗施加20伏特电压于该控制门以避免编程。
提供参考图4的一特定实施例以说明本发明的概念。举例来说，假设要对晶体管313编程，亦即给予其一正向临界电压。在区域位线组Y1中，顶部选择晶体管310被偏压而导通，底部选择晶体管319被偏压而关闭，漏极选择晶体管311被偏压而导通，源极选择晶体管314被偏压而关闭，全域位线355被偏压在0伏特，字线WL008被偏压在20伏特，多个字线WL001-WL007(未图示)被偏压在10伏特，以及多个字线WL009-WL4096(未图示)被偏压在0伏特。在区域位线组Y2中，顶部选择晶体管320被偏压而关闭，底部选择晶体管329被偏压而导通，漏极选择晶体管321被偏压而导通，源极选择晶体管324被偏压而关闭，该源极线被偏压在3伏特，以及多个字线WL001-WL4096(未图示)的偏压同上。区域位线组Y3和区域位线组Y4的电压分布变化则相似于区域位线组Y2的电压分布变化。
图5是以一区块示意图表示图2所示交错式双平面与非门快闪存储器阵列架构200的交错读取操作。一存储器平面选取地址(Plane Select Address,“PSA”)位602(示于图1)用以指示该读取操作是起始自一双存储器平面的第一存储器平面(例如双存储器平面210的存储器平面211以及双存储器平面240的存储器平面241)或是一双存储器平面的第二存储器平面(例如双存储器平面210的存储器平面212以及双存储器平面240的存储器平面242)。PSA位602的值取决于该起始读取地址。例如，当PSA位602的值为“0”，读取操作会起始于该第一存储器平面中的一特定字线，以及继续执行至该第二存储器平面中的同一字线。当PSA位602的值为“1”，读取操作会起始于该第二存储器平面中的一特定字线，以及继续执行至该第二存储器平面中之下一或相邻字线。在每一存储器平面中，在任意时间点八个分割区块中有七个分割区块未被选择。且在包括该地址数据的分割区块中，在任意时间点在四组区域位线组中仅有一组区域位线组会被选择，而有三组区域位线组未被选择。
举例而言，假设一页面读取指令指定该第一存储器平面的一地址。这会将PSA位602的值重置为“0”。该字线会被四组区域位线组的所述快闪存储器单元的一特定分割控制选取(例如，图4所示区域位线组Y1,Y2,Y3和Y4)。假设指定的该地址对应至字线WL_X。首先，在该第一存储器平面内四组区域位线组的区域位线组Y1会被字线WL_X选取以分别从其快闪存储器单元输出512位至该全域位线，以使得上述512位在小于100毫微秒的延迟之后被存储在四个第一存储器平面对应的512位页面缓冲器(213(X(Y1),223(X)(Y1),233(X)(Y1)和243(X)(Y1))。对于起始载入操作而言，在该第二存储器平面内四组区域位线组的区域位线组Y1会被字线WL_X选取以分别在同时(与上述第一存储器平面内操作的同一时间)从其快闪存储器单元输出512位至该全域位线，以使得上述512位亦被存储在四个第二存储器平面对应的512位页面缓冲器(214(X(Y1),224(X)(Y1),234(X)(Y1)和244(X)(Y1))。可自任一位组边界(byte boundary)起始输出该第一存储器平面的所述页面缓冲器的2K位数据，且在输出完该第一存储器平面的所述页面缓冲器的2K位数据之后，无时间间隔地输出该第二存储器平面的所述页面缓冲器的2K位数据。
在基本上输出由第二存储器平面的所述页面缓冲器产生的数据的同时，在该第一存储器平面内四组区域位线组的区域位线组Y2会被字线WL_X选取以分别从其快闪存储器单元输出512位至该全域位线，以使得上述512位被存储在四个第一存储器平面对应的512位页面缓冲器(213(X(Y2),223(X)(Y2),233(X)(Y2)和243(X)(Y2))。在输出由第二存储器平面的所述页面缓冲器产生的2K位数据之后，无间隔的输出由第一存储器平面(区域位线组Y2)的所述页面缓冲器产生的2K位数据。
如图5所示，上述处理程序会延续至区域位线组Y2、Y3和Y4。接着，进行至字线WL_X+1重复前述处理程序并延续相似方式直到结束。有利的是，上述读取操作可在小于100毫微秒的延迟之后起始于任一存储器平面的任一位组边界，而得以支援随机存取。而且，上述读取操作可以连续无间隔的执行下去直到由使用者中断，这支援了连续页面读取。
当全域位线和区域位线的比例为1比4时，上述页面缓冲器可使用四个快闪存储器单元之间距以帮助减少页面缓冲器的面积。1比4的比例涉及了NOP＝4的使用，而能轻易藉由SLC达成。速率的瓶颈来自于起始感应时间，这可藉由在SPI-或非门快闪存储器中很多个虚拟时脉(例如12个或以上)帮助而改善。
图6是以一区块示意图说明适合小面积存储器(小于256M位)的一交错式双平面与非门快闪存储器阵列架构，但对于大面积存储器而言则未尽妥善。举例来说，交错式双平面与非门快闪存储器阵列架构700可具有八个双存储器平面，由第一双存储器平面710和第八双存储器平面780作代表。每一双存储器平面分别包括第一存储器平面711、781和第二存储器平面712、782。交错式双平面与非门快闪存储器阵列架构700可藉由限制多个存储器平面711,712,…,781,782的大小以控制在大约100毫微秒以下的感应时间，以使得存储器平面(与非门阵列)结合的字线和位线的RC延迟能小于20毫微秒。举例来说，每一存储器平面包括在每一位线的Y方向上排列的512条可选择串列、以及在每一字线的X方向上的2K位，其中每一该串列各包括8个快闪存储器，每一位线共有4K个快闪存储器单元，每一存储器平面的大小为8M位。交错式双平面与非门快闪存储器阵列架构700因具有八个双存储器平面，其大小为128M位。交错式双平面与非门快闪存储器阵列架构700在允许小尺寸存储器平面时支援随机读取和连续页面读取，因此每一存储器平面中结合的字线和位线的RC延迟能小于20毫微秒且总感应时间在大约100毫微秒以下。此外，由于每一页面缓冲器有2K位且总共有16个页面缓冲器，使得页面缓冲器717,718,…,787,788布局开销相当地大。输入/输出汇流排可为任何合适的宽度，例如8位、16位或32位。
除了在全域位线以及被选择的区域位线组的每一分割区块不被使用以外，交错式双平面与非门快闪存储器阵列架构700可执行如图5对应实施例所描述的交错读取。PSA位602(示于图1)用以指示该读取操作是起始自一双存储器平面的第一存储器平面(例如双存储器平面710的存储器平面711以及双存储器平面780的存储器平面781)或是一双存储器平面的第二存储器平面(例如双存储器平面710的存储器平面712以及双存储器平面780的存储器平面782)。PSA位602的值取决于该起始读取地址。
举例而言，假设一页面读取指令指定该第一存储器平面的一地址。这会将PSA位602的值重置为“0”。假设该指定地址对应至字线WL_X，在小于100毫微秒的延迟之后载入2K位至每一该第一存储器平面的每一缓冲器。在同时，该第二存储器平面中的字线WL_X上的2K位载入至每一该第二存储器平面的每一缓冲器。可自该第一存储器平面的所述页面缓冲器中的任一位组边界开始进行输出，而在该第一存储器平面的所述页面缓冲器执行完输出时，无时间间隔地立刻自该第二存储器平面的所述页面缓冲器中的任一位组边界开始进行输出。
在输出该第二存储器平面的所述页面缓冲器中的2K位的同时，上述读取操作会持续进行至下一使能字线WL_X+1并载入2K位至所述第一存储器平面的所述页面缓冲器。对所述第一存储器平面的每一该缓冲器的输出可刚好在对所述第二存储器平面的每一该缓冲器的输出完成时无间隔的开始。上述读取操作可以同样的方式连续执行直至结束。
举例来说，假设一页面读取指令指定所述第二存储器平面中的一地址。这会将PSA位602的值被设置为“1”。此时，处理程序基本上除了初始载入以外会与PSA＝0时相同，在所述第二存储器平面中由字线WL_X选取的2K位被载入至所述第二存储器平面对应的页面缓冲器，同时所述第一存储器平面中的由字线WL_X+1选取的2K位被载入至所述第一存储器平面对应的页面缓冲器。
该第一和该第二存储器平面的所述页面缓冲器(例如图2所示页面缓冲器217,218,247和248，以及图6所示页面缓冲器717,718,747和748)可由使用双级闩锁的一数据暂存器和一快取实现。任何适合的闩锁或存储器技术可被用于该数据暂存器和该快取暂存器，且任何适合的栅极技术被用于从该数据暂存器复制数据至该快取暂存器。有关各种晶片内建坏块管理的技术以及有关双级闩锁的错误更正码处理技术可参照美国专利No.8,667,368、2013/0346671、以及2014/0269065，以上这些技术介绍了分割数据和快取暂存器且适用于非分割(non-partitioned)暂存器。
就使用每一页面2K位组大小的页面缓冲器于图6所示存储器阵列架构的所述第一和第二存储器平面的所述页面缓冲器(例如页面缓冲器717,718,787和788)来看，图6所示所述页面缓冲器的布局开销相当地大。尽管会失去使用双级闩锁的好处，藉由实现单一级闩锁的页面缓冲器可降低所述第一和第二存储器平面的所述页面缓冲器(例如图2所示页面缓冲器217,218,287和288以及图6所示页面缓冲器717,718,787和788)的布局开销。
应当理解的是使用每一页面2K位组或其他特定存储器大小仅为本发明的说明实施例，将变更本发明的揭示内容亦不脱离本发明的范畴。此外，本发明并未明确揭示其他特定的页面大小是因为页面的实际大小取决于一些设计因子。例如，包括2048位组的主区域加上额外64位组的备用区(spare area)的页面，其中备用区是用于存储ECC或像是元数据(meta data)的其他信息。在同样的配置中，1KB的页面是指一1024位组的主区域以及32位组备用区。图1也显示了用于SPI接口的控制信号。标准的SPI接口提供了晶片选择(Chipselect或/CS)、时脉(Clock或CLK)、数据输入(Data In或DI)和数据输出(Data Out或DO)的信号、以及写入保护-补充(WP)和维持-补充(HOLD)的操作信号。同时该标准SPI接口的1-位串列数据汇流排(通过DI输入数据和通过DO输出数据)提供了一简易的接口并可兼容很多种控制器以做为一单一SPI模式，并受限于达成较高的读取量。一多位(multi-bit)SPI接口发展为额外支援双位(2-bit)接口和/或四位(4-bit)接口以增加读取量。图1也显示用于Dual SPI和QPI的四个脚位(即I/O(0),I/O(1),I/O(2)和I/O(3))，通过选择性地重新定义四个脚位的功能来达成额外数据汇流排信号。在QPI接口读取操作的一例子中，会由1-位标准SPI接口的I/O(0)脚位下达适当地读取指令，但随后由QPI的4位数据汇流排下达用于地址和数据输出的指令。该QPI读取操作会在一时脉中输出4位的数据(相较一下1-位标准SPI接口则输出1位的数据)，因此，QPI读取操作可提供四倍的读取量。同时本发明有关QPI读取操作的揭示内容可同样应用至其他操作模式，例如single SPI读取模式、dual SPI读取模式、QPI读取模式、以及双传输速率(Double Transfer Rate,“DTR”)读取模式等等。在QPI协定中，接口会基于4位下操作，例如opcode、address和data-out。在DTR协定中，在时脉CLK的上缘和下缘皆会提供输出数据，而非仅在时脉CLK之下缘提供输出数据的单传输速率(Single Transfer Rate,“STR”)读取操作。
本发明的描述包括本文所载说明本发明的应用和优点，且本发明的描述不限于本发明的范围内，而是阐述于权利要求中。在此发明所述实施例的变化和调整是可行的，且所述实施例的多种元件的等效和实际替代为本技术领域中技术人员可藉由理解本发明得到。此外，在此提供的具体数值是用以说明，且可依要求做变化。用语像是“第一”和“第二”是用来区分不同的物件，而不是用来暗示一顺序或整体的一特定部份。本发明以及所述实施例的其他变异和调整揭露于此(包括所述实施例的多种元件的等效和替代)，可在不脱离本发明的范围和精神(包括本发明所载的权利要求)下实行。

Claims (5)

1.一种与非门快闪存储器，其特征在于，包括：
一输入/输出汇流排；以及
成对排列的多个存储器平面，每一对中的所述存储器平面被配置以交替耦接至所述输入/输出汇流排；
其中，每一所述存储器平面，包括一X解码器、一页面缓冲器、以及一与非门阵列，所述与非门阵列包括排列成列且耦接至所述X解码器的多个字线、耦接至所述页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个快闪存储器单元；
每一所述存储器平面的所述与非门阵列，包括分别耦接至所述全域位线的多个分割区块；
每一所述分割区块包括所述字线的一子集合、排列成行的多个区域位线、以及排列成多个串列的所述快闪存储器单元的一子集合；
每一所述区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的所述组；以及
每一所述全域位线与所述区域位线之中多个区域位线相关联，且分别被配置以选择性耦接至所述相关联的所述区域位线或一可变偏压节点；
其中，所述与非门快闪存储器，还包括一控制逻辑，所述控制逻辑被配置以执行：
依据一存储器地址验证所述字线中被选择的一字线；
验证与被选择的所述字线耦接的具有多个快闪存储器单元的多个串列；
将被验证的所述串列耦接至相关联的所述区域位线；
将每一所述全域位线耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；
将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至所述可变偏压节点，及不耦接至相关联的所述全域位线；
对于每一所述全域位线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中所述第一数字数值不同于所述第二数字数值；
建立一第三偏压于被选择的所述字线；
建立一第四偏压于耦接至所述被验证串列中的多个快闪存储器单元而非被选怿的所述字线，每一所述快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与所述第四偏压电容性耦合；以及
建立一第五偏压于所述可变偏压节点上；
其中，所述第三偏压和由所述第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；
所述第三偏压、由所述第二偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿；以及
所述第三偏压、由所述第五偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿。
2.如权利要求1所述的与非门快闪存储器，其特征在于，还包括：
一第一选择晶体管，设置在每一所述区域位线和与所述区域位线相关的所述全域位线之间；以及
一第二选择晶体管，设置在每一所述区域位线和所述可变偏压节点之间；
其中，上述将每一所述全域位线耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线的步骤，包括导通对应的所述第一选择晶体管和关闭对应的所述第二选择晶体管；以及
其中，上述将所述可变偏压节点耦接至被验证的所述串列相关联的所述区域位线的其它区域位线的步骤，包括关闭对应的所述第一选择晶体管和导通对应的所述第二选择晶体管。
3.如权利要求1所述的与非门快闪存储器，其特征在于，所述全域位线被设置在所述分割区块之间。
4.一种与非门快闪存储器，其特征在于，包括：
一输入/输出汇流排；
一X解码器；
一页面缓冲器；
成对排列的多个存储器平面，每一对中的所述存储器平面被配置以交替耦接至所述输入/输出汇流排；
一与非门阵列，包括排列成列且耦接至所述X解码器的多个字线、耦接至所述页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个快闪存储器单元，其中所述快闪存储器单元被排列成多个串列；
排列成行的多个区域位线，其中每一所述区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的所述组，且每一所述全域位线与所述区域位线之中多个区域位线相关联，且分别被配置以选择性耦接至所述相关联的所述区域位线或一可变偏压节点；以及
一控制逻辑，所述控制逻辑被配置以执行：
依据一存储器地址验证所述字线中被选择的一字线；
验证与被选择的所述字线耦接的具有多个快闪存储器单元的多个串列；
将被验证的所述串列耦接至相关联的所述区域位线；
将每一所述全域位线耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；
将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至所述可变偏压节点，及不耦接至相关联的所述全域位线；
对于每一所述全域位线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中所述第一数字数值不同于所述第二数字数值；
建立一第三偏压于被选择的所述字线；
建立一第四偏压于耦接至所述被验证串列中的多个快闪存储器单元而非被选怿的所述字线，每一所述快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与所述第四偏压电容性耦合；以及
建立一第五偏压于所述可变偏压节点上；
其中，所述第三偏压和由所述第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；
所述第三偏压、由所述第二偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿；以及
所述第三偏压、由所述第五偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿。
5.一种操作与非门快闪存储器的方法，其特征在于，所述与非门快闪存储器包括一X解码器、一页面缓冲器、以及一与非门阵列，所述与非门阵列包括排列成列且耦接至所述X解码器的多个字线、耦接至所述页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个快闪存储器单元，所述方法包括：
依据一存储器地址验证所述字线中被选择的一字线；
验证与被选择的所述字线耦接的具有多个快闪存储器单元的多个串列；
将被验证的所述串列耦接至相关联的区域位线；
将每一所述全域位线耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；
将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至可变偏压节点，及不耦接至相关联的所述全域位线；
对于每一所述全域位线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中所述第一数字数值不同于所述第二数字数值；
建立一第三偏压于被选择的所述字线；
建立一第四偏压于耦接至所述被验证串列中的多个快闪存储器单元而非被选怿的所述字线，每一所述快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与所述第四偏压电容性耦合；以及
建立一第五偏压于所述可变偏压节点上；
其中，所述第三偏压和由所述第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；
所述第三偏压、由所述第二偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿；以及
所述第三偏压、由所述第五偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿。
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