TW201719668A - 記憶體裝置及操作記憶體的方法 - Google Patents

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Abstract

一種操作每一記憶胞單一位元的記憶體的方法，包括由設定一第一範圍臨界電壓中的臨界電壓，抹除一記憶胞群組，建立一第一邏輯值。在抹除後，第一寫入包括編程第一選擇的記憶胞，由設定一第二範圍臨界電壓中的臨界電壓以建立一第二邏輯值，及保存一感測狀態參數以指示一第一讀取電壓。在第一寫入後，第二寫入包括編程第二選擇的記憶胞，由設定一第三範圍臨界電壓中的臨界電壓以建立該第二邏輯值，及保存該感測狀態參數以指示一第二讀取電壓。在包括第一寫入及第二寫入的一些寫入達到寫入記憶胞群組的一臨界數量後，記憶胞群組可被抹除。

Description

記憶體裝置及操作記憶體的方法
本發明是有關於一種高密度記憶體裝置，且特別是有關於快閃記憶體裝置的操作。
用於積體電路記憶體 (integrated circuit memory) 的記憶體技術正朝向愈來愈小的製程世代 (Technology node) 發展，亦在單一積體電路上配置愈來愈大的記憶體陣列。正在推行的技術包括在一單一晶片上的多層的記憶胞。執行在具有多層的記憶胞的一三維 (three-dimensional, 3D) 快閃記憶體上的操作包括讀取、寫入及抹除。
一快閃記憶體通常被配置為可以在一個時間由一區塊抹除 (block erase) 抹除一個區塊。當一個區塊被抹除，在此區塊中的記憶胞被設定為一邏輯值，例如為“1”。在一個區塊被抹除後，在此區塊中的記憶胞可被編程 (program) 為一不同的值，例如為“0”。一旦一記憶胞被編程為“0”，此記憶胞藉由包括此已編程的記憶胞的區塊的一區塊抹除可被改變回“1”。一但一區塊中的一些記憶胞，例如在一區塊中的一已選擇的位元線 (byte) 或字元線 (word) 上的記憶胞，在一第一編程操作期間被編程為“0”，已知在抹除狀態中的相同區塊中一不同位元線 (byte) 或字元線 (word) 上的其他記憶胞，仍可在一第二編程操作期間被編程為“0”，不需此區塊一預先抹除 (pre-erase)。
然而，高密度快閃記憶體的一個一般問題是一記憶胞區塊的尺寸通常是非常大的。若區塊的預先抹除需要每次已被編程為0的區塊中的一單一記憶胞需要被改變回為1，這是不方便的。當快閃記憶體的密度提升，堆疊 (stack) 中的層數增加，導致 (lead to) 更大的區塊尺寸以及抹除操作中的更多不便。
因此，期待提供一個技術，允許多個寫入操作改變一相同的記憶胞，從一邏輯值至一不同的邏輯值，以及，在每一抹除操作後亦然。
提供操作每一記憶胞單一位元的記憶體的一個方法。此方法包括施加一次抹除、多次寫入編程操作。一記憶胞可具有一足夠大的完整的臨界電壓範圍以被用作為多階記憶胞 (multiple level memory cell, MLC)。當這樣的一記憶胞被用作每一記憶胞單一位元的記憶胞時，在一抹除操作後，記憶胞可被編成多次，以及每次只有完整臨界電壓範圍的一局部且增量較高的範圍被使用，直到一最後的寫入操作達到完整臨界電壓範圍的最大值，及需要另一抹除操作。利用此操作方法，所需的區塊抹除操作的數量可被減少，因為區塊抹除操作是慢的而增進操作速度，以及因為抹除循環的數量減少而增進持久性。此一次抹除、多次寫入的編程操作可用於各種記憶胞類型、記憶體結構、編程速度以及資料儲存密度。
提供操作每一記憶胞單一位元的記憶體的示例方法。一記憶胞群組被抹除，藉由設定在一第一臨界電壓範圍中的臨界電壓，建立該群組的該些記憶胞中的一第一邏輯值，在記憶胞群組被抹除後，該感測狀態參數可被設定以指示該第一讀取電壓以感測記憶胞邏輯值。
在記憶胞群組被抹除之後，一第一寫入操作包括編程此群組中第一選擇的記憶胞，藉由設定一第二臨界電壓範圍中的臨界電壓建立一第二邏輯值。第二臨界電壓範圍不同於第一臨界電壓範圍。一感測狀態參數被保存以指示一第一讀取電壓以感測一記憶胞邏輯值，其中該第一讀取電壓可以在第一臨界電壓範圍及第二臨界電壓範圍之間。
在第一寫入操作後，一第二寫入操作包括編程此群組中第二選擇的記憶胞，藉由設定一第三臨界電壓範圍中的臨界電壓建立該第二邏輯值。第三臨界電壓範圍不同於第二臨界電壓範圍。感測狀態參數被保存以指示一第二讀取電壓以感測記憶胞邏輯值，其中該第二讀取電壓可以在第二臨界電壓範圍及第三臨界電壓範圍之間。在第二寫入操作後表示第一邏輯值的一臨界電壓範圍可與第二臨界電壓範圍重疊。
更多的寫入操作可以相似於在記憶胞群組上的第一及第二寫入操作的方式被執行。在包括第一及第二寫入操作的一些寫入操作達到寫入記憶胞群組的臨界數量後，記憶胞群組可被抹除，以及感測狀態可被設定以配置記憶胞群組的記憶胞邏輯值，利用位於第一臨界電壓範圍及第二臨界電壓範圍之間的第一讀取電壓設置。
第一寫入操作包括利用位於第一臨界電壓範圍及第二臨界電壓範圍之間及高於第一讀取電壓的一第一編程驗證電壓編程以設定第二臨界電壓範圍中的臨界電壓。第二寫入操作包括利用位於第二臨界電壓範圍及第三臨界電壓範圍之間及高於第二讀取電壓的一第二編程驗證電壓編程以設定第三臨界電壓範圍中的臨界電壓。第二編程驗證電壓有比第一編程驗證電壓高的電壓規模 (voltage magnitude)。
此方法包括施加複數個編程脈衝及各別的編程驗證脈衝，該些編程驗證脈衝在一脈衝編程序列中的該些編程脈衝之後，遞增地增加該些編程脈衝的編程電壓以編程該群組中的該些記憶胞。在一實施例中，第二寫入操作的脈衝編程序列有比第一寫入操作的脈衝編程程序多的脈衝步階 (pulse step)。在另一實施例中，脈衝編程序列在第二寫入操作以比第一寫入操作高的編程電壓開始。在另一實施例中，比第一寫入操作中大的電壓步階 (voltage step) 被用在第二寫入操作中，遞增地增加脈衝編程序列中的編程脈衝的編程電壓。
在一實施例中，第二寫入操作的第三臨界電壓範圍有不同於第一寫入操作的第二臨界電壓範圍的寬度。在另一實施例中，在第二寫入操作後，表示第一邏輯值的一臨界電壓範圍有一寬度，該寬度大於第一臨界電壓範圍。
在一實施例中，第二寫入操作包括編程有第一臨界電壓範圍中的臨界電壓的群組中的記憶胞，以設定它們在第二臨界電壓範圍中的臨界電壓，以及編程第二選擇的記憶胞以設定它們在第三臨界電壓範圍的臨界電壓。
當讀取已利用如本文所述的一次抹除、多次寫入編程操作編程的記憶胞群組中的記憶胞時，一讀取電壓被決定以回應記憶胞群組的已保存感測裝態參數。
記憶胞群組的一重寫計數可被增加，回應寫入記憶胞群組的要求，若重寫計數達到記憶胞群組的一重寫臨界值，記憶胞群組被抹除，記憶胞群組的重寫計數被重置，以及隨後記憶胞群組被寫入。若重寫計數低於重寫臨界值，隨後記憶胞群組被寫入，未抹除記憶胞群組以及未重置記憶胞群組的重寫計數。
再者，記憶胞群組的一感測狀態參數可被保存在記憶體中的一感測狀態參數表中，指示一讀取電壓，在此讀取電壓感測群組中的記憶胞的一記憶胞邏輯值。一感測狀態參數可以被保存在一感測狀態參數表中，此感測狀態參數表可在控制記憶體且在記憶體外部的一控制器中，及/或耦接控制記憶體且在記憶體外部的一控制器的一主機系統中，以指示一讀取電壓，在此讀取電壓感測群組中的記憶胞的一記憶胞邏輯值。
本發明的其它方面和優點將在隨後的圖式、說明書及申請專利範圍中進行闡述。
實施例的詳細描述參照附圖被提供。應當理解的是沒有限制本技術為特定揭露的結構實施例及方法的意圖，但本技術可使用其他特徵、元件、方法及實施例來實踐。優選的實施例被描述以說明本技術，非限制由申請專利範圍所定義的範圍。本領域具有通常知識者應當理解下列描述的各種等效變型。各種實施例中的相似元件通常具有相似的圖示標號。
第1圖繪示用於如本次所述的一次抹除、多次寫入編程操作的一積體電路記憶體裝置100的一簡化晶片方塊圖。積體電路記憶體裝置100包括在一積體電路基板上的一記憶體陣列60以及一控制器10，記憶體陣列60包括每一記憶胞儲存一位元資料的多階記憶胞，控制器10執行在如本文所述的每一記憶胞儲存一位元資料的多階記憶胞上的一次抹除、多次寫入編程操作。
一列解碼器40耦接於複數條字元線45，且沿著記憶體陣列60中的列排列。一記憶庫解碼器50耦接於複數條記憶庫選擇線55 (例如SSL線及GSL線)。一行解碼器70耦接於沿著記憶體陣列60中的行排列的複數條位元線65，以從記憶體陣列60讀取資料及寫入資料至記憶體陣列60。位址在從控制器10到行解碼器70及列解碼器40的匯流排30上被提供。在區塊80中的一感測放大器及編程緩衝電路 (program buffer circuit) 在本實施例中經由一第一資料線75耦接於行解碼器70。行解碼器70可包括選擇地施加編程電壓至記憶體中的位元線以回應編程緩衝中的資料值。區塊80可包括感測電路，感測電路使用不同組的記憶胞的感測狀態參數以施加指示讀取電壓 (indicated read voltage)，例如參照第3至6圖繪示的實施例所述的第一讀取電壓Vread1、第二讀取電壓Vread2以及第三讀取電壓Vread3。
來自感測放大器/編程緩衝電路80的感測資料經由第二資料線85提供至輸入/輸出電路90。再者，從積體電路記憶體裝置100上的輸入/輸出埠或從其他內部或外部資料來源，經由輸入/輸出資料線105輸入資料被施加至積體電路記憶體裝置100、至輸入/輸出電路90及按順序地至感測放大器/編程緩衝器80。
輸入/輸出電路90驅動 (drive) 資料至積體電路100外部的目的地。輸入/輸出資料及控制訊號經由輸入/輸出電路90、控制器10及積體電路記憶體裝置100上的輸入/輸出埠或其他內部或外部資料來源之間的匯流排105被移動至積體電路100，例如一一般用途處理器 (general purpose processor) 或者特殊用途應用電路 (special purpose application circuitry)，或者提供由記憶體陣列60支援的系統整合晶片 (system-on-a-chip) 功能的模組組合。
在第1圖繪示的實施例中，控制邏輯電路10耦接至記憶體陣列60以及區塊20中的電壓供應器。控制邏輯電路10包括邏輯電路以控制本文所述的一次抹除、多次寫入編程操作。使用一偏壓安排狀態機 (bias arrangement state machine) 控制邏輯電路10控制電壓的應用，例如經由區塊20中的電壓供應器產生或提供的編程電壓、編程驗證 (program verify) 電壓、讀取電壓及抹除電壓。區塊20中的電壓供應器產生施加至選擇的字元線以編程連接至已選擇的字元線的記憶胞的脈衝編程序列中的編程脈衝 (program pulse) 以及編程脈衝後的各別的編程驗證脈衝，脈衝編程序列遞增地增加編程脈衝的編程電壓。
參照由第3至6圖所示的實施例，對於寫入操作，不同的編程驗證電壓位準 (例如VPV1、VPV2、VPV3) 由用於編程驗證脈衝的區塊20中的電壓供應器產生，以設定臨界電壓範圍 (例如320、330、340) 中的臨界電壓，建立第一、第二、第三寫入操作中的第二邏輯值 (例如“0”)。依據實施例，區塊20中的電壓供應器可在一相同的編程電壓為第一寫入操作及第二寫入操作啟動一脈衝編程序列，或者在第二寫入操作以比第一寫入操作高的編程電壓啟動一脈衝編程序列。依據實施例，區塊20中的電壓供應器以第一寫入操作後的第一寫入操作及第二寫入操作的相同電壓步階，或者第二寫入操作有比第一寫入操作高的電壓步階，遞增地增加脈衝編程序列中的編程脈衝的編程電壓。
對於讀取操作，不同的讀取電壓位準 (例如Vread1、Vread2、Vread3) 由用於讀取脈衝的區塊20中的電壓供應器產生，以讀取在第一、第二、第三寫入操作中被編程的記憶胞。
控制器10可使用本領域已知的特殊用途邏輯電路被執行。在替代實施例中，控制器包括一一般用途處理器，一般用途處理器可在相同的積體電路上被執行，積體電路執行一計算機程式以控制裝置的操作。在其他實施例中，一特殊用途邏輯電路及一一般用途處理器的組合可被利用以執行控制邏輯電路。
積體電路記憶體裝置 (例如100) 包括一每一記憶胞單一位元的記憶胞群組 (例如在記憶體陣列60中)，以及耦接此每一記憶胞單一位元的記憶胞群組的一控制器 (例如10)，控制器包括：
藉由設定一第一臨界電壓範圍中的臨界電壓的抹除操作，建立記憶胞中的單一位元的一第一邏輯值的邏輯電路；
在執行抹除操作後，藉由一第一寫入操作設定第一及第二邏輯值在單一位元上的邏輯電路，包括包含編程群組中第一選擇的記憶胞的第一寫入操作，以藉由設定一第二臨界電壓範圍中的臨界電壓建立一第二邏輯值，第二臨界電壓範圍不同於第一臨界電壓範圍，以及保存一感測狀態參數以指示一第一讀取電壓；
在執行第一寫入操作後，藉由一第二寫入操作設定第一及第二邏輯值在單一位元的邏輯電路，第二寫入操作包括編程此組中第二選擇的記憶胞，以藉由設定一第三臨界電壓範圍中的臨界電壓建立一第二邏輯值，第三臨界電壓範圍不同於第一和第二臨界電壓範圍，以及保存感測狀態參數以指出一第二讀取電壓；
在第一及第二寫入操作被執行的次數達到寫入記憶胞群組的臨界數量後，執行抹除操作的邏輯電路；以及
執行一讀取操作的邏輯電路，讀取操作包括施加第一及第二讀取電壓兩者中已選擇之一。
可被延伸至多於兩個寫入操作的邏輯電路如下述的實施例說明。
感測狀態參數可被保存於一晶片內 (on-chip) 感測狀態參數表 (例如10A)、一晶片外 (off-chip) 感測狀態參數表或兩者之中。如第一圖的實施例所示，感測狀態參數可被保存在積體電路100中的一晶片內感測狀態參數表10A中，以指出一讀取電壓，在此讀取電壓以感測一組記憶胞中的記憶胞的一記憶胞邏輯值。控制器10連接至感測狀態參數表10A，且可對不同組的記憶胞存取及更新儲存在感測狀態參數表10A中的感測狀態參數。
控制器10可包括以相似於記憶胞群組上的第一及第二寫入操作的方式執行更多寫入操作的邏輯電路，以及在包括達成用於記憶胞群組的一臨界數量的第一及第二寫入操作的一些寫入操作之後抹除記憶胞群組的邏輯電路。在記憶胞群組被抹除後，控制器10可包括設定感測狀態參數以指示感測記憶胞邏輯值的第一讀取電壓的邏輯電路。在一抹除操作，已被執行在記憶胞群組上的一些寫入操作也可被保存在感測狀態參數表之中。舉例來說，寫入記憶胞群組的臨界數量是8，指示記憶胞群組在一抹除操作後可被寫入8次，隨後只有三個位元被要求用於保持對於一組的寫入操作的數量，所以記憶體負擔 (memory overhead) 是輕微的。
記憶體陣列60可包括用以每一記憶胞儲存單一位元的電荷捕捉記憶胞，透過對應於儲存電荷數量的多個編程位準的建立，依次建立記憶胞臨界電壓VT。在其他實施例中，記憶胞可包括可編程電阻記憶胞 (programmable resistance memory cell)，藉由對應於電阻量的多層編程層級的建立，用於每一記憶胞單一位元。本文敘述是基於電荷捕捉記憶胞的使用，例如浮動閘極快閃記憶體 (floating gate flash memory) 以及介電電荷捕捉快閃記憶體 (dielectric charge trapping flash memory)。本技術可與其他記憶胞技術一同使用。
第二圖繪示一用於先前技術中的一次抹除、一次寫入編程程序，以編程每一記憶胞單一位元的記憶體。第一線211代表在一記憶胞區塊上的一抹除操作，設定區塊中的所有記憶胞為一較低的臨界電壓範圍220。此抹除操作可使用一抹除驗證VEV電壓執行。對於具有單一位準的記憶胞，一ISPP程序如第二線212所示的被使用。在ISPP程序中，編程驗證位準VPV被設定以建議一較高臨界範圍223。一旦一記憶胞被編程至較高的臨界範圍，只要藉由在整個區塊上執行一區塊抹除操作，記憶胞可被改變回較低的臨界電壓範圍。然而，高密度快閃記憶體的一普遍問題是記憶胞區塊的尺寸通常是非常大的。這是不方便的，當每次需要一完整區塊的抹除操作，區塊中已被編程為“0”的單一記憶胞需要被改變回“1”。當快閃記憶體的密度提昇，堆疊中的層數增多，導致較大的區塊尺寸及在抹除操作中的更多不方便。
第三線213代表記憶胞區塊上的一隨後的抹除操作，設定區塊中的所有記憶胞為較低的臨界電壓範圍220。此抹除操作可利用抹除驗證VEV電壓執行。一ISPP程序如第四線214所示的被使用。在ISPP程序中，編程驗證位準VPV被設定以建立一較高的臨界範圍223。由於記憶胞區塊的尺寸通常是非常大的，當每次需要區塊的預先抹除，區塊中的已被編程至較高的臨界電壓範圍的單一記憶胞需要被改變回較低的臨界電壓範圍，是不方便的。
第3圖繪示一用以編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一實施例。第一實施例可被稱為一個完整的編程電壓範圍實施例。這個標記的實施例不意味著處理上的任何限制。
如第3圖的最上列所示，記憶胞群組被抹除，藉由設定第一臨界電壓範圍310中的臨界電壓，在此群組的記憶胞中建立一第一邏輯值 (例如“1”)。如第三圖的第二列所示的一第一寫入操作，在此組記憶胞被抹除後，包括編程此組中第一選擇的記憶胞，藉由設定第二臨界電壓範圍320中的臨界電壓以建立第二邏輯值 (“0”)。第二臨界電壓範圍320不同於第一臨界電壓範圍310。雖然如第3圖所示，兩相鄰的臨界電壓範圍 (例如310及320、320及330、330及340) 未彼此重疊，在實際執行中，取決於一特定記憶體裝置中可用的臨界電壓範圍，兩相鄰的臨界電壓範圍可以是部份重疊。兩相鄰的臨界電壓範圍之間的這樣的重疊可代表記憶胞中的錯誤 (error)，以及讀取電壓 (例如Vread1、Vread2、Vread3)，可被設計以區分兩相鄰的臨界電壓範圍。一感測狀態參數被儲存以表示用以感測一記憶胞邏輯值的第一讀取電壓 (例如Vread1)，第一讀取電壓可位於第一臨界電壓範圍310及第二臨界電壓範圍320之間。舉例來說，感測狀態參數可被儲存在如參考第1圖的晶片內感測狀態參數表10A中，以及/或如參考第9圖中的記憶體技術裝置轉換層 (Memory Technology Device Layer, MTD) 中，以及/或主機系統901中 (第9圖)。
第一寫入操作包括使用第一臨界電壓範圍310及第二臨界電壓範圍320之間且高於第一讀取電壓 (Vread1) 的一第一編程驗證電壓 (VPV1)，以設定第二臨界電壓範圍320中的臨界電壓。
一資料設定 (data set) 可被儲存於記憶體的一緩衝器中，以編程一群組記憶胞，例如一記憶胞頁面。群組中的每一記憶胞可包含引起 (cause) 複數個臨界電壓範圍的電荷，包括的第一臨界電壓範圍及第二臨界電壓範圍。緩衝器可以是第1圖所示的區塊80中的編程緩衝器。資料設定指示用於群組中每一記憶胞的第一邏輯值 (“1”) 及第二邏輯值 (“0”) 之一。選擇的記憶胞由資料設定被表示為第二邏輯值。
一單一位元記憶胞可表示邏輯值“1”或“0”。本說明書中的實施例中，第一邏輯值被敘述為邏輯值“1”以及第二邏輯值被敘述為邏輯值“0”。 或者，第一邏輯值被敘述為邏輯值“0”以及第二邏輯值被敘述為邏輯值“1”。
在第一寫入操作後，第3圖的第三列所示的一第二寫入操作包括編程群組中第二選擇的記憶胞，藉由設定第三臨界電壓範圍330中的臨界電壓以建立第二邏輯值 (“0”)。第三臨界電壓範圍330不同於第一臨界電壓範圍310及第二臨界電壓範圍320。感測狀態參數被儲存以表示感測記憶胞邏輯值的一第二讀取電壓 (例如Vread2)，第二讀取電壓可在第二臨界電壓範圍320及第三臨界電壓範圍330之間。在第二寫入操作後，第二臨界電壓範圍320代表第一邏輯值 (例如“1”)。
第二寫入操作包括使用第二臨界電壓範圍320及第三臨界電壓範圍330之間且高於第二讀取電壓 (Vread2) 的一第二編程驗證電壓 (VPV2) 以設定第三臨界電壓範圍330中的臨界電壓。
在第二寫入操作後，在第3圖的第四列所看到的第三寫入操作包括編程群組中第三選擇的記憶胞，藉由設定第四臨界電壓範圍340中的臨界電壓以建立第二邏輯值 (“0”)。第四臨界電壓範圍340不同於第一臨界電壓範圍310、第二臨界電壓範圍320及第三臨界電壓範圍330。感測資料參數被儲存以表示一第三讀取電壓 (例如Vread3)，第三讀取電壓可在第三臨界電壓範圍330及第四臨界電壓範圍340之間。在第三寫入操作後，第三臨界電壓範圍330代表第一邏輯值 (例如“1”)。
第三寫入操作包括使用第三臨界電壓範圍330及第四臨界電壓範圍340之間且高於第三讀取電壓 (Vread3) 的一第三編程驗證電壓 (VPV3)，以設定第四臨界電壓範圍340中的臨界電壓。
在第二寫入操作後，表示第一邏輯值 (“1”) 的臨界電壓範圍 (例如321) 與第二臨界電壓範圍 (例如320) 重疊。在第三寫入操作後，表示第一邏輯值 (“1”) 的臨界電壓範圍 (例如331) 與第三臨界電壓範圍 (例如330) 重疊。
參照第3圖，表格1說明第一實施例，以及使用5個記憶胞 (記憶胞1-5) 作為例子。 表格1
如表格1的實施例所示，在一抹除操作後，5個記憶胞都被設定為表示一第一邏輯值 (例如“1”) 的第一臨界電壓範圍310中的臨界電壓。
在寫入邏輯值“0”至記憶胞2及記憶胞3的一第一寫入操作之後，記憶胞2及記憶胞3被設定為表示一第二邏輯值 (例如“0”) 的一第二臨界電壓範圍320中的臨界電壓 (第3圖)。記憶胞1、記憶胞4及記憶胞5維持在表示第一邏輯值 (例如“1”) 的第一臨界電壓範圍內。
在寫入邏輯值“0”至記憶胞3及記憶胞4的一第二寫入操作之後，記憶胞3及記憶胞4被設定為表示第二邏輯值 (例如“0”) 的一第三臨界電壓範圍330中的臨界電壓 (第3圖)。記憶胞1及記憶胞5維持在表示第一邏輯值 (例如“1”) 的第一臨界電壓範圍內。記憶胞2維持在表示第一邏輯值 (例如“1”) 的第二臨界電壓範圍內。
在寫入邏輯值“0”至記憶胞4及記憶胞5的一第三寫入操作之後，記憶胞4及記憶胞5被設定為表示第二邏輯值 (例如“0”) 的一第四臨界電壓範圍340中的臨界電壓 (第3圖)。記憶胞1、記憶胞2及記憶胞3分別維持在表示第一邏輯值 (例如“1”) 的第一臨界電壓範圍、第二臨界電壓範圍及第三臨界電壓範圍內。
更多的寫入操作以相似於在群組的記憶胞上的第一及第二寫入操作的方式被執行，例如第三寫入操作。在包括第一及第二寫入操作的一些寫入操作達到寫入群組記憶胞的一臨界數量之後，群組記憶胞可被抹除，以及感測狀態可被設定以利用第一臨界電壓範圍及第二臨界電壓範圍之間的第一讀取電壓為記憶胞群組設定記憶胞邏輯值。
關於第3圖描述的寫入操作包括施加一脈衝編程序列中的編程脈衝及編程脈衝後的各別編程驗證脈衝，遞增地增加編程群組中的記憶胞的編程脈衝的編程電壓。脈衝編程序列可以是一ISPP (incremental step pulse programming) 程序。ISPP是一已知的技術，被敘述於“A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme”，作者為Suh等人，1995年發表在IEEE國際固態電路研討會 (International Solid-State Circuits Conference)，頁數128-130。在第3圖所示的第一實施例中，脈衝編程序列可以相同的編程電壓 (例如14V) 開始第一寫入操作、第二寫入操作、第三寫入操作。由於脈衝編程序列被結束在遞增地較高的編程電壓，從第一寫入操作至一最後的寫入操作，第二寫入操作的脈衝編程序列有比第一寫入操作的脈衝編程序列多的脈衝步階 (pulse step)，以及第三寫入操作的脈衝編程序列有比第二寫入操作的脈衝便程序列多的脈衝步階。舉例來說，脈衝編程序列的編程電壓範圍可以從用於第一寫入操作的14V到18V (18V-14V=4V)、用於第二寫入操作的14V到20V (20V-14V=6V)，以及用於第三寫入操作的14V到20V (22V-14V=8V)。因此，給予0.1V的一ISPP步階，第一實施例需要高達40、60及80個編程脈衝以設定在第一、第二、第三寫入操作的各別臨界電壓範圍內的臨界電壓。
第4圖繪示用於編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一第二實施例。第二實施例可以被視為一自適應編程電壓範圍的實施例。這個標記的實施例不意味著處理上的任何限制。第一實施例的描述 (第3圖，表格1) 一般適用於第4圖所示的的第二實施例。第4圖中的相似元件具有第3圖中相似的圖示標號。第4圖繪示的第二實施例不同於第3圖繪示的第一實施例，在第二實施例中，脈衝編程序列在比第一寫入操作高的編程電壓開始第二寫入操作。
在第4圖所示的第二實施例中，脈衝編程序列在比第一寫入操作高的編程電壓開始第二寫入操作，在比第二寫入操作高的編程電壓開始第三寫入操作。舉例來說，脈衝編程序列的編程變壓範圍可以是從用於第一寫入操作的14V至18V，從用於第二寫入操作的16V到20V，以及用於第三寫入操作的18V到20V。因此，脈衝編程序列可具有本質上相同的編程電壓範圍 (例如4V)，其窄於一完整的編程變壓範圍，例如第一實施例中第三寫入操作所示的8V。舉例來說。給予0.1V的一ISPP步階，需要高達40的編程脈衝設定第一、第二及第三寫入操作中任何一個臨界電壓範圍中的臨界電壓。因此，對於一給予的ISPP步階，在第二實施例中需要較第一實施例中少的編程脈衝以設定記憶胞的臨界電壓範圍中的臨界電壓。因此，有著較少編程脈衝的第二實施例能夠縮短編程 (寫入) 延遲以及減少編程干擾，換言之，尤其是對於通過電壓干擾 (pass voltage disturbance)。一較低的編程干擾可導致一較低的位元錯誤率 (bit error rate, BER)，以及在自調適編程電壓中的一固定數量的編程脈衝可完成編程干擾的一個小變動。
第5圖繪示用於編程每一記憶胞單一位元的記憶體的一一次抹除、多次寫入編程程序的一第三實施例。第三實施例可被稱為一可變臨界電壓範圍的實施例。這個標記的實施例不意味著處理上的任何限制。第一實施例的描述 (第3圖，表格1) 一般適用於第三實施例。第5圖中的相似元件具有第3圖中相似的圖示標號。第5圖繪示的第三實施例不同於第3圖繪示的第一實施例，在第三實施例中，比第一寫入操作大的電壓步階被用於第二寫入操作，以遞增地增加脈衝編程序列中編程脈衝的編程電壓。
在第5圖所示的第三實施例中，比第一寫入操作大的電壓步階被用於第二寫入操作中，以遞增地增加脈衝編程序列中編程脈衝的編程電壓。相似地，比第二寫入操作大的電壓步階被用於第三寫入操作中，以遞增地增加脈衝編程序列中編程脈衝的編程電壓。如本文所述，第一、第二、第三寫入操作是分別設定第二、第三及第四臨界電壓範圍 (例如520、530、540) 中的臨界電壓。如第5圖的實施例所示，電壓步階是增加的，從第一寫入操作的0.2V，到第二寫入操作的0.3V，到第三寫入操作的0.4V。
在第二寫入操作後，表示第一邏輯值 (“1”) 的一臨界電壓範圍 (例如521) 重疊於第二臨界電壓範圍 (例如520)。在第三寫入操作後，表示第一邏輯值 (“1”) 的一臨界電壓範圍 (例如531) 重疊於第三臨界電壓範圍 (例如530)。
從第一寫入操作到後續的操作，當更多寫入操作在記憶胞上被執行，後續操作的臨界電壓範圍的寬度可被增加，因為較大的臨界電壓的範圍寬度可降低脈衝編程序列中的編程脈衝的所需數量，以及依次降低在低臨界電壓狀態中的記憶胞的干擾。
作為在脈衝編程序列中較大的電壓步階的結果，從第一寫入操作到後續的操作，寫入操作的臨界電壓範圍的寬度可被增加。舉例來說，第二寫入操作的第三臨界電壓範圍 (例如530) 有一寬度 (例如1.0V)，其大於第一寫入操作的第二臨界電壓範圍的一寬度 (例如0.8V)。相似地，第三寫入操作的第四臨界電壓範圍 (例如540) 有一寬度 (例如1.2V) ，其大於第三臨界電壓範圍 (例如530) 的一寬度 (例如1.0V)。
較大的臨界電壓範圍的寬度可降低脈衝編程序列中的編程脈衝的所需數量。舉例來說，若脈衝編程序列的編程電壓範圍是從14V至18V (18V-14V=4V) 用於第一寫入操作，從14V至20V (20V-14V=6V) 用於第二寫入操作，及從14V至22V (22V-14V=8V) 用於第三寫入操作，以及電壓步階是0.2V、0.3V及0.4V分別用於第一、第二及第三寫入操作，然後利用高達20個編程步階設定第一、第二及第三寫入操作中任何一個的臨界電壓範圍的臨界電壓。舉例來說，ISPP序列可被配置為高達4V/0.2V=20個編程脈衝、6V/0.3V=20個編程脈衝及8.V/0.4V=20個編程脈衝，分別用於第一、第二及第三寫入操作。
相比之下，第一實施例 (第3圖) 中的第一、第二及第三寫入操作具有跟第三實施例 (第5圖) 相同的編程電壓範圍 (例如 14V-18V、14V-20V、14V-22V)，但分別需要高達40、60及80個編程脈衝。
因此，在第三實施例中需要較第一實施例中少的編程脈衝以設定用於記憶胞的臨界電壓範圍中的臨界電壓，以及在低臨界電壓狀態的記憶胞的干擾可被降低。
第6圖繪示用於編程每一記憶胞單一位元的記憶體的一一次抹除、多次寫入編程程序的一第四實施例。第四實施例可被視為一平行移動 (parallel shift) 的實施例。這個標記的實施例不意味著處理上的任何限制。第一實施例的描述 (第3圖) 一般適用於第四實施例。第6圖中的相似元件具有第3圖中相似的圖示標號。舉例來說，脈衝編程序列的編程電壓範圍可以從用於第一寫入操作的14V到18V、用於第二寫入操作的14V到20V，以及用於第三寫入操作的16V到22V。給予0.1V的一ISPP步階，高達40、60及60個編程脈衝以設定在第一、第二、第三寫入操作的各別臨界電壓範圍內的臨界電壓。
平行移動的實施例描述首先編程具有第一臨界電壓範圍310中的臨界電壓的記憶胞群組中的記憶胞，以設定在第二臨界電壓範圍320中它們的臨界電壓，以及接著編程群組中第二選擇的記憶胞，以設定在第三臨界電壓範圍330中它們的臨界電壓，其中第二臨界電壓範圍320高於之前的驗證電壓 (例如VPV1) 以及不同於第一臨界電壓範圍310。
如第6圖的實施例所示，第二寫入操作包括兩個階段。第一階段 (例如621) 是編程具有第一臨界電壓範圍310中的臨界電壓的群組中的記憶胞，以設定他們的臨界電壓至第二臨界電壓範圍320。在第一階段後，第二階段 (例如622) 是編程選擇的記憶胞以設定它們的臨界電壓在第三臨界電壓範圍330中。
第三寫入操作也包括兩個階段。第一階段 (例如631) 是編程具有第二臨界電壓範圍320中的臨界電壓的群組中的記憶胞，以設定它們的臨界電壓至第三臨界電壓範圍330。在第一階段後，第二電壓 (例如632) 是編程選擇的記憶胞以設定它們的臨界電壓在第四臨界電壓範圍340中。
因此，在第一寫入操作後，第一臨界電壓範圍310代表第一邏輯值 (例如“1”)，以及第二臨界電壓範圍320代表第二邏輯值 (例如“0”)。在第二寫入操作後，第二臨界電壓範圍320代表第一邏輯值 (例如“1”)，以及第三臨界電壓範圍330代表第二邏輯值 (例如“0”)。在第三寫入操作後，第三臨界電壓範圍330代表第一邏輯值 (例如“1”)，以及第四臨界電壓範圍340代表第二邏輯值 (例如“0”)。在第二寫入操作後的第二臨界電壓範圍可以不等於在第一寫入操作後的第二臨界電壓範圍。反而，在第一及第二寫入操作後的第二臨界電壓範圍大約在臨界電壓Vt軸上的相同區域內。在第一及第二寫入操作後的第二臨界電壓範圍的實際內容將可能會有所不同。
表格2參考第6圖敘述平行移動的實施例，以及使用5個記憶胞 (記憶胞1-5) 作為例子。 表格2
如表格2的實施例所示，在一抹除操作後，所有的5個記憶胞被設定至第一臨界電壓範圍310中的臨界電壓 (第6圖)，表示一第一邏輯值 (例如“1”)。
在寫入邏輯值“0”至記憶胞2及記憶胞3的一第一寫入操作之後，記憶胞2及記憶胞3被設定至一第二臨界電壓範圍320中的臨界電壓，表示一第二邏輯值 (例如“0”)。記憶胞1、記憶胞4及記憶胞5維持在表示第一邏輯值 (例如“1”)的第一臨界電壓範圍中。
用以寫入邏輯值“0”至記憶到3及記憶胞4的第二寫入操作包括階段1及階段2。在階段1後，記憶胞1、記憶胞4及記憶胞5被設定至表示第一邏輯值 (例如“1”) 的第二臨界電壓範圍320中的臨界電壓 (第6圖)。在階段2後，記憶胞3及記憶胞4被設定至表示第二邏輯值 (例如“0”) 的第三臨界電壓範圍330中的臨界電壓 (第6圖)。記憶胞1、記憶胞2及記憶胞5維持在表示第一邏輯值 (例如“1”) 的第二臨界電壓範圍中。
用以寫入邏輯值“0”至記憶到4及記憶胞5的第三寫入操作包括階段1及階段2。在階段1後，記憶胞1、記憶胞2及記憶胞5被設定至表示第一邏輯值 (例如“1”) 的第三臨界電壓範圍330中的臨界電壓。
在階段2後，記憶胞4及記憶胞5被設定至表示第二邏輯值 (例如“0”) 的第四臨界電壓範圍340中的臨界電壓 (第6圖)。記憶胞1、記憶胞2及記憶胞3維持在表示第一邏輯值 (例如“1”) 的第三臨界電壓範圍中。
在平行移動的實施例中，在每一寫入操作後，概念上，只有一個臨界電壓範圍表示第一邏輯值 (例如“1”)，以及只有一其他臨界電壓範圍表示第二邏輯值 (例如“0”)。舉例來說，在第一寫入操作後，僅第一臨界電壓範圍310表示第一邏輯值 (例如“1”)，以及僅第二臨界電壓範圍320表示第二邏輯值 (例如“0”)。在第二寫入操作後，僅第二臨界電壓範圍320表示第一邏輯值 (例如“1”)，以及僅第三臨界電壓範圍330表示第二邏輯值 (例如“0”)。在第三寫入操作後，僅第三臨界電壓範圍330表示第一邏輯值 (例如“1”)，以及僅第四臨界電壓範圍340表示第二邏輯值 (例如“0”)。。
相較之下，在第一、第二及第三實施例中，在每一寫入操作後，概念上，多於一個的臨界電壓範圍 (例如310、320、330) 可表示第一邏輯值 (例如“1”)，而另一臨界電壓範圍表示第二邏輯值 (例如“0”)。更具體地，在第一、第二及第三實施例中，表示第一邏輯值的臨界電壓範圍可包含第3圖及第4圖所示的臨界電壓範圍310、320及330，以及可包含第5圖所示的範圍510、520及530。
平行移動的實施例可利用本文所述的用於編程及編程驗證步驟的兩個頁面緩衝器 (page buffer) 而被執行。一資料設定可被儲存於用於編程此群組記憶胞的兩個頁面緩衝器中。在群組中的每一記憶胞具有複數個臨界電壓的範圍。兩個頁面緩衝器可以是第1圖所示的區塊80中的編程緩衝器中的子電路 (sub-circuit)。資料設定表示用於群組中的每一記憶胞的第一邏輯值 (“1”) 及第二邏輯值 (“0”) 兩者之一。
在一寫入操作中的第一步驟，例如上述的第二或第三寫入操作，可編程藉由儲存在第一頁面緩衝器中的資料設定表示第一資料值 (“1”) 的複數個記憶胞中的記憶胞。在一寫入操作中的第二步驟可編程藉由儲存在第二頁面緩衝器中的資料設定表示第二資料值 (“0”) 的複數個記憶胞中的記憶胞。
第7圖繪示在一抹除操作後，用以寫入一記憶胞群組的一臨界數量的推導，其中這些記憶胞能夠編程至一寬的臨界電壓範圍。寫入可以進行次數的數量取決於範圍的寬度，以及可被安全地編程及抹除的範圍的分割數量。
如本文所述，在一些包括第一及第二寫入操作的寫入操作達到寫入記憶胞群組的臨界數量後，記憶胞群組可以被抹除。記憶胞群組有複數個臨界電壓範圍，包括一最低的臨界電壓範圍以及一最高的臨界電壓範圍，臨界數量可從下列公式導出： 臨界數量=(最高的範圍中的最小電壓-最低的範圍中的最大電壓)/(複數個範圍中的範圍的平均範圍+複數個範圍中的兩相鄰範圍之間的差值 (margin))。
如第7圖所示，複數個臨界電壓範圍 (例如710至725) 包括具有最大電壓 (例如751) 的一最低的臨界電壓範圍 (例如710) 以及具有最小電壓 (例如752) 的一最高的臨界電壓範圍。W1表示 (最高的範圍中的最小電壓-最低的範圍中的最大電壓)。W2表示複數個範圍中的範圍的一平均範圍。一差值在複數個範圍中的兩相鄰範圍之間。
舉例來說，「最高的範圍中的最小電壓」=4V，「最低的範圍中的最大電壓」=-1V，差值=0.2V，「平均範圍」=0.8V，臨界數量可被導出為：(4V-(-1V)) / (0.8V + 0.2V) = 5。
第8圖是根據一實施例的一一次抹除、多次寫入程序的一簡化流程圖。照慣例，當一積體電路快閃記憶體裝置從一檔案系統接收一要求 (request) 以寫入一資料設定至一記憶胞群組，積體電路首先抹除記憶胞群組中的所有記憶胞，以及隨後寫入資料設定至群組中已抹除的記憶胞。一記憶胞群組可以是一記憶胞頁面或一記憶胞區塊。在三維NAND快閃記憶體結構中，記憶體包括複數個記憶胞頁面，以及為了本描述的目的，一個頁面可以被定義為可平行耦接一組N條位元線及可被一組M條字元線選擇的記憶胞。在此結構中，一個頁面可被定義為包括在由單一SSL交換器選擇的半導體條帶的一堆疊中的記憶胞，其中每一條帶經由階梯襯墊 (stairstep pad) 耦接一對應的位元線。一個頁面的定義以及應用以存取一頁面的解碼可變化以適合一特定記憶體結構。記憶體結構可包括平行耦接此組N條位元線的一頁面編程緩衝器以用於本文所述的編程及編程驗證步驟中。在一實施例中，可以有四個平面的記憶胞，每頁面四條位元線。在其他實施例中，可以是其他數量的平面。舉例來說，可以是八個平面，有著八個偶數堆疊及八個奇數堆疊，使一記憶體區塊包括總共16個頁面，每頁八條位元線。
在本技術的一實施例中，一次抹除、多次寫入程序包含 (involve) 判斷在寫入資料設定至一群組的記憶胞之前，是否執行一抹除操作在記憶胞群組上，以回應寫入記憶胞群組的一要求。如第8圖的實施例所示，在步驟810，一積體電路 (例如第1圖之100)，舉例來說，從一檔案系統接收寫入一資料設定至記憶胞群組的一要求。在步驟820，回應要求，用於記憶胞群組的一重寫計數遞增。
積體電路 (例如第1圖的100) 可具有多個記憶胞群組，以及多個群組的每一個可具有它自己的重寫計數。積體電路中每一群組的記憶胞的重寫計數可儲存在晶片內或積體電路中以及更新，例如在積體電路記憶體裝置100 (第1圖) 中的感測狀態參數表10A中。另外地，每一群組的記憶胞的重寫計數可被儲存在晶片外或積體電路100外部的一個位置以及被更新，例如在記憶體技術裝置層930 (第9圖) 及/或檔案系統 901 (第9圖) 中。
在步驟830，判斷是否重寫計數達到群組記憶胞的一重寫臨界值。若重寫計數達到群組記憶胞的重寫臨界值 (步驟830：是)，隨後在步驟840，抹除群組記憶胞、重置群組記憶胞的重寫計數，以及後續在步驟850，從檔案系統寫入資料設定至群組記憶胞。若重寫計數低於重寫臨界值 (步驟830：否)，隨後在步驟850，從檔案系統寫入資料設定至群組記憶胞，不抹除群組記憶胞及不重置群組記憶胞的重寫計數。
在另一實施例中，當重寫計數達到群組記憶胞的重寫計數 (步驟830：是)，要求所指示的資料設定可被寫入至具有較要求所指的群組記憶體少的重寫計數的另一記憶胞群組，以及另一記憶胞群組的重寫計數可以被遞增。另一記憶胞群組可與要求所指的記憶胞群組在相同記憶體區塊中或不同記憶胞區塊中。在此另一實施例中，未立即抹除記憶胞群組以及未立即重置記憶胞群組。當區塊中多於一個或所有記憶胞群組的重寫計數已達到重寫臨界值，記憶胞區塊可被抹除及區塊中的記憶胞群組的重寫計數可被重置。因此，抹除週期的次數可被降低以及記憶體的耐久性可被改善。
第9圖是一範例記憶體管理系統900的一方塊圖，包括一檔案系統 (file system) 901、快閃記憶體轉換層 (flash translation layer) 920、記憶體技術裝置層 (memory technology device layer) 930以及快閃記憶體晶片 (flash memory chip) 940。檔案系統901耦接於快閃記憶體轉換層920。快閃記憶體轉換層包括位址轉換器 (address translator) 921、廢料收集器 (garbage collector) 923以及磨耗平均器 (wear leveler) 920。快閃記憶體轉換層920耦接記憶體技術裝置層930。記憶體技術裝置層930是一硬體抽象層 (hardware abstraction layer)，用於處理基本 (primitive) 操作，例如快閃記憶體晶片940的讀取、編程及抹除。記憶體技術裝置層930包括一抹除管理模組 (erase management module) 931，其包括一可重寫區塊表 (rewritable block table) 932。抹除管理模組931耦接記憶體技術裝置層930中的讀取功能933、編程功能935及抹除功能937。記憶體技術裝置層930耦接快閃記憶體晶片940。記憶體技術裝置層930使快閃記憶體轉換層920能夠在快閃記憶體晶片的頂部上運作，沒有快閃記憶體轉換層920的任何改變 (modification)。
可重寫區塊表932是一資料結構，維持快閃記憶體晶片940中的記憶胞群組的重寫計數。一快閃記憶體晶片可包括記憶體群組，其中一記憶體群組可以是一記憶體頁面或一記憶體區塊。
假設一記憶胞群組在一抹除操作後可被重寫八次，只需要三個位元以維持一群組的一重寫計數，所以記憶體負擔是輕微的。如第9圖的實施例所示，在一抹除操作後及在群組909上的任何寫入操作之前，群組909的重寫計數是0，以及群組909已經準備好資料寫入 (參照第3至6圖所示的第一寫入)。相似地，群組910已經被重寫七次，意思就是此群組在最後的物理抹除之後已經被重寫七次，以及群組911已經被重寫三次，意思就是此群組在最後的物理抹除後已經被重寫三次。
記憶體管理系統900截獲來自上層，例如快閃記憶體轉換層920 (FTL)，的所有操作，以及基於維持在可重寫區塊表932中的資訊修改到底層快閃記憶體晶片940的讀取/寫入/抹除指令。舉例來說，若由FTL接收的一指令是對群組910的一抹除指令，系統900將發出一物理抹除命令至群組910以及重置其重寫計數為0。這是因為群組910已達到一重寫臨界值，例如8。相反地，若從記憶體轉換層920發出一抹除指令至群組909，系統900將不會發出一物理抹除指令至一快閃記憶體晶片中的群組909，僅增加群組909的重寫計數，由0至1，稱為虛擬抹除 (virtual erase)。因此，當一更大的重寫臨界值可以被支持，更多的抹除操作可以被移除，因此快閃記憶體晶片的生命週期可被延長以及快閃記憶體晶片的效能可被改善。
再者，記憶胞群組的一感測狀態參數可被儲存在控制且位於快閃記憶體晶片940外部的一控制器中，例如記憶體技術裝置層930，以指示讀取電壓，在此讀取電壓上感測群組中的記憶胞的一記憶胞邏輯值。另外地，記憶胞群組的一感測狀態參數可被儲存在一主機系統中，例如檔案系統901，以指示一讀取電壓，在此讀取電壓上感測群組中的記憶胞的一記憶胞邏輯值。
編程操作的實施例已參照與一次抹除、多次寫入編程技術的變化一同使用的一三維NAND快閃記憶體陣列結構描述。三維NAND快閃記憶體陣列結構在2013年8月6日頒布的美國專利號8,503,213中描述，題為“Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures”，其在此引入作為參考。三維NAND快閃記憶體陣列結構包括堆疊的記憶體結構，致使陣列具有密集配置的複數個記憶胞。操作可被調整以用於各種二維及三維記憶體結構，以及迄今為止的記憶體結構。
再者，編程操作的實施例已參照快閃記憶體被描述。操作也可被調整以用於其他記憶胞類型。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧控制器
10A‧‧‧感測狀態參數表
20‧‧‧偏壓安排供應電壓
30‧‧‧位址線/位址匯流排
40‧‧‧列解碼器
45‧‧‧字元線
50‧‧‧記憶庫解碼器
55‧‧‧記憶庫選擇線
60‧‧‧記憶體陣列
65‧‧‧位元線
70‧‧‧行解碼器
75‧‧‧資料線
80‧‧‧感測放大器/編程緩衝器
85‧‧‧資料線
90‧‧‧輸出/輸入電路
100‧‧‧積體電路記憶體裝置
105‧‧‧輸入/輸出資料線
211‧‧‧第一線
212‧‧‧第二線
213‧‧‧第三線
214‧‧‧第四線
220、223、310、320、321、330、331、340、510、520、521、530、531、540、710、711、722、723、724、725‧‧‧臨界電壓範圍
621、631‧‧‧第一階段
622‧‧‧第二臨界電壓
760‧‧‧記憶胞資料辨識區
810、820、830、840、850‧‧‧流程步驟
900‧‧‧記憶體管理系統
901‧‧‧檔案系統
909、910、911‧‧‧群組
920‧‧‧記憶體轉換層
921‧‧‧位址轉換器
923‧‧‧廢料收集器
925‧‧‧磨損平均器
930‧‧‧記憶體技術裝置層
931‧‧‧抹除管理模組
932‧‧‧可重寫區塊表
933‧‧‧讀取功能
935‧‧‧編程功能
937‧‧‧抹除功能
940‧‧‧快閃記憶體晶片
E‧‧‧抹除狀態 (erase state)
P‧‧‧編程狀態 (program state)
VEV‧‧‧抹除驗證電壓
VPV、VPV1、VPV2、VPV3‧‧‧編程驗證電壓
Vread1、Vread2、Vread3‧‧‧讀取電壓
Vt‧‧‧記憶胞臨界電壓
W1‧‧‧最高的範圍中的最小電壓-最低的範圍中的最大電壓
W2‧‧‧平均範圍
第1圖繪示根據本發明的實施例之利用記憶胞及偏壓電路的一積體電路記憶體的方塊圖，用於如本文所述的一次抹除、多次寫入編程程序。 第2圖繪示先前技術中用於編程每一記憶胞單一位元的記憶體的一次抹除、一次寫入編程程序。 第3圖繪示用於編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一第一實施例。 第4圖繪示用於編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一第二實施例。 第5圖繪示用於編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一第三實施例。 第6圖繪示用於編程每一記憶胞單一位元的記憶體的一次抹除、多次寫入編程程序的一第四實施例。 第7圖繪示在一抹除操作後，用於寫入一記憶胞群組的一臨界數量的推導。 第8圖繪示根據一實施例的一次抹除、多次寫入編程程序的一簡化流程圖。 第9圖繪示一範例記憶體管理系統的一方塊圖。
810、820、830、840、850‧‧‧流程步驟

Claims (11)

  1. 一種操作記憶體的方法，包括： 藉由設定一第一臨界電壓範圍中的臨界電壓，抹除一記憶胞群組，該記憶胞群組建立一第一邏輯值在該記憶胞群組中； 在所述的抹除之後，第一寫入包括編程該記憶胞群組中第一選擇的記憶胞，藉由設定一第二臨界電壓範圍中的臨界電壓以建立一第二邏輯值，該第二臨界電壓範圍不同於該第一臨界電壓範圍，以及保存一感測狀態參數以指示一第一讀取電壓； 在所述的第一寫入之後，第二寫入包括編程該記憶胞群組中第二選擇的記憶胞，藉由設定一第三臨界電壓範圍中的臨界電壓以建立該第二邏輯值，該第三臨界電壓範圍不同於該第一臨界電壓範圍及該第二臨界電壓範圍，以及保存該感測狀態參數以指示一第二讀取電壓；以及 在包括所述的第一寫入及所述的第二寫入達到寫入該記憶胞群組的一臨界數量後，抹除該記憶胞群組。
  2. 如申請專利範圍第1項所述之方法，包括在所述的抹除後，設定該感測狀態參數以指示該第一讀取電壓以感測一記憶胞邏輯值，其中表示該第一邏輯值的一臨界電壓範圍在所述的第二寫入後與該第二臨界電壓範圍重疊。
  3. 如申請專利範圍第1項所述之方法，其中 所述的第一寫入包括使用該第一臨界電壓範圍及該第二臨界電壓範圍之間且高於該第一讀取電壓的一第一編程驗證電壓編程以設定在該第二臨界電壓範圍中的臨界電壓；以及 所述的第二寫入包括使用該第二臨界電壓範圍及該第三臨界電壓範圍之間且高於該第二讀取電壓的一第二編程驗證電壓編程以設定在該第三臨界電壓範圍中的臨界電壓。
  4. 如申請專利範圍第1項所述之方法，包括： 在所述的第二寫入之後，第三寫入包括編程該記憶胞群組中第三選擇的記憶胞，藉由設定一第四臨界電壓範圍中的臨界電壓以建立該第二邏輯值，該第四臨界電壓範圍不同於該第一臨界電壓範圍、該第二臨界電壓範圍及該第三臨界電壓範圍，以及保存該感測狀態參數以指示一第三讀取電壓。
  5. 如申請專利範圍第1項所述之方法，包括： 施加複數個編程脈衝及各別的編程驗證脈衝，該些編程驗證脈衝在一脈衝編程序列中的該些編程脈衝之後，遞增地增加用於編程該記憶胞群組中的記憶胞的該些編程脈衝的編程電壓。
  6. 如申請專利範圍第5項所述之方法，其中用於該第二寫入的該脈衝編程序列具有比用於該第一寫入的該脈衝編程序列多的脈衝步階； 所述的第二寫入在比所述的第一寫入高的編程電壓啟動該脈衝編程序列；以及 在所述的第二寫入中使用比所述第一寫入大的電壓步階，以遞增地增加該脈衝編程序列中的編程脈衝的該些編程電壓。
  7. 如申請專利範圍第1項所述之方法，其中所述的第二寫入的該第三臨界電壓範圍不同於所述第一寫入的該第二臨界電壓範圍；以及 在所述的第二寫入後，該第一邏輯值的一臨界電壓範圍大於該第一臨界電壓範圍。
  8. 如申請專利範圍第1項所述之方法，所述的第二寫入包括： 編程具有第一臨界電壓範圍中的該記憶胞群組中的記憶胞，以設定在該第二臨界電壓範圍中該記憶胞的臨界電壓，以及隨後編程該些第二選擇的記憶胞以設定在該第三臨界電壓範圍中的電壓。
  9. 如申請專利範圍第1項所述之方法，包括： 讀取該記憶胞群組中的該些記憶胞，包括決定一讀取電壓回應該記憶胞群組的該已保存的感測狀態參數。
  10. 如申請專利範圍第1項所述之方法，包括： 增加該記憶胞群組的一重寫計數以回應寫入該記憶胞群組的一要求； 若該重寫計數達到該記憶胞群組的一重寫臨界值，抹除該記憶胞群組、重置該記憶胞群組的該重寫計數，及隨後寫入該記憶胞群組；以及 若該重寫計數小於該重寫臨界值，寫入該記憶胞群組，不抹除該記憶胞群組及不重置該記憶胞群組的該重寫計數。
  11. 一記憶體裝置，包括： 一記憶胞群組，該記憶胞群組之每一記憶胞具有單一位元； 一控制器，耦接於該記憶胞群組，包括藉由一抹除操作建立該些記憶胞中的該單一位元的一第一邏輯值的邏輯電路，該抹除操作設定一第一臨界電壓範圍中的臨界電壓； 在執行該抹除操作後，藉由一第一寫入操作設定該單一位元上的第一邏輯值及第二邏輯值的邏輯電路，包括該第一寫入操作，該第一寫入操作包括編程該記憶胞群組中第一選擇的記憶胞，藉由設定一第二臨界電壓範圍中的臨界電壓以建立一第二邏輯值，該第二臨界電壓範圍不同於該第一臨界電壓範圍，以及保存一感測狀態參數以指示一第一讀取電壓； 在執行該第一寫入操作後，藉由一第二寫入操作設定該單一位元上的第一邏輯值及第二邏輯值的邏輯電路，該第二寫入操作包括編程該記憶胞群組中第二選擇的記憶胞，藉由設定一第三臨界電壓範圍中的臨界電壓以建立該第二邏輯值，該第三臨界電壓範圍不同於該第一臨界電壓範圍及該第二臨界電壓範圍，以及保存該感測狀態參數以指示一第二讀取電壓； 在該第一及第二寫入操作被執行次數達到寫入該記憶胞群組的一臨界數量後，執行該抹除操作的邏輯電路；以及 執行一讀取操作的邏輯電路，該寫入操作包括施加該第一讀取電壓及該第二讀取電壓兩者中的選擇之一。
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