CN106531212A - 将存储器单元用作源极线下拉电路的闪速存储器系统 - Google Patents

将存储器单元用作源极线下拉电路的闪速存储器系统 Download PDF

Info

Publication number
CN106531212A
CN106531212A CN201510647190.0A CN201510647190A CN106531212A CN 106531212 A CN106531212 A CN 106531212A CN 201510647190 A CN201510647190 A CN 201510647190A CN 106531212 A CN106531212 A CN 106531212A
Authority
CN
China
Prior art keywords
memory cell
flash memory
unit
pseudo
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510647190.0A
Other languages
English (en)
Other versions
CN106531212B (zh
Inventor
H·V·特兰
白宁
Q·饶
P·哈扎维
余启文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Priority to CN201510647190.0A priority Critical patent/CN106531212B/zh
Priority to US14/919,005 priority patent/US9564238B1/en
Priority to PCT/US2016/046925 priority patent/WO2017044251A1/en
Priority to EP16758011.7A priority patent/EP3347899B1/en
Priority to KR1020187008862A priority patent/KR102153204B1/ko
Priority to JP2018512973A priority patent/JP6535812B2/ja
Priority to TW105127111A priority patent/TWI612531B/zh
Publication of CN106531212A publication Critical patent/CN106531212A/zh
Application granted granted Critical
Publication of CN106531212B publication Critical patent/CN106531212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及将伪存储器单元用作源极线下拉电路的闪速存储器装置。

Description

将存储器单元用作源极线下拉电路的闪速存储器系统
技术领域
本发明涉及将伪存储器单元用作源极线下拉电路的闪速存储器装置。
背景技术
非易失性存储器单元是本领域众所周知的。第一种类型的现有技术非易失性存储器单元110在图1中示出。存储器单元110包括第一导电类型、例如P型的半导体衬底112。衬底112具有一表面，其上形成了第二导电类型、例如N型的第一区域(又称作源极线SL)。也具有N型的第二区域116(又称作漏极线)在衬底112的表面形成。在第一区域114与第二区域116之间是沟道区118。位线BL 120连接到第二区域116。字线WL 122定位在沟道区118的第一部分上方，并且与其绝缘。字线122与第二区域116具有极少或者没有重叠。浮栅FG 124处于沟道区118的另一部分之上。浮栅124与其绝缘，并且与字线122相邻。浮栅124也与第一区域114相邻。浮栅124可显著地与第一区域114重叠，以提供从区域114到浮栅124中的强耦合。
用于现有技术非易失性存储器单元110的擦除和编程的一个示范操作如下所述。通过将高电压施加在字线122上并且将零伏特施加到位线和源极线，经过福勒-诺德海姆隧穿机制(Fowler-Nordheimtunneling mechanism)来擦除单元110。电子从浮栅124隧穿到字线122中，使浮栅124带正电，从而在读条件下接通单元110。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在源极线114上、将小电压施加在字线122上并且将编程电流施加在位线120上，经过源极侧热电子编程机制对单元110进行编程。流过字线122与浮栅124之间的间隙的电子的一部分获取足够能量以注入浮栅124中，使浮栅124带负电，从而在读条件下关断单元110。所产生的单元编程状态称作‘0’状态。
能够用于存储器单元110中的读、编程、擦除和备用操作的示范电压在下表1中示出：
第二种类型的现有技术非易失性存储器单元210在图2中示出。存储器单元210包括第一导电类型、例如P型的半导体衬底212。衬底212具有一表面，其上形成了第二导电类型、例如N型的第一区域214(又称作源极线SL)。也具有N型的第二区域216(又称作漏极线)在衬底212的表面形成。在第一区域214与第二区域216之间是沟道区218。位线BL 220连接到第二区域216。字线WL 222定位在沟道区218的第一部分上方，并且与其绝缘。字线222与第二区域216具有极少或者没有重叠。浮栅FG 224处于沟道区218的另一部分之上。浮栅224与其绝缘，并且与字线222相邻。浮栅224也与第一区域214相邻。浮栅224可与第一区域214重叠，以提供从区域214到浮栅224中的耦合。耦合栅CG(又称作控制栅)226处于浮栅224之上，并且与其绝缘。
用于现有技术非易失性存储器单元210的擦除和编程的一个示范操作如下所述。通过在其他端子等于零伏特的情况下将高电压施加在字线222上，经过福勒-诺德海姆隧穿机制来擦除单元210。电子从浮栅224隧穿到字线222中以便带正电荷，从而在读条件下接通单元210。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在耦合栅226上、将高电压施加在源极线214上并且将编程电流施加在位线220上，经过源极侧热电子编程机制对单元210进行编程。流过字线222与浮栅224之间的间隙的电子的一部分获取足够能量以注入浮栅224中，使浮栅224带负电，从而在读条件下关断单元210。所产生的单元编程状态称作‘0’状态。
能够用于存储器单元210中的读、编程、擦除和备用操作的示范电压在下表2中示出：
能够用于存储器单元210中的读、编程和擦除操作的另一组示范电压(当负电压可用于读和编程操作时)在下表3中示出：
能够用于存储器单元210中的读、编程和擦除操作的另一组示范电压(当负电压可用于读、编程和擦除操作时)在下表4中示出：
第三种类型的非易失性存储器单元310在图3中示出。存储器单元310包括第一导电类型、例如P型的半导体衬底312。衬底312具有一表面，其上形成了第二导电类型、例如N型的第一区域314(又称作源极线SL)。也具有N型的第二区域316(又称作漏极线)在衬底312的表面形成。在第一区域314与第二区域316之间是沟道区318。位线BL 320连接到第二区域316。字线WL 322定位在沟道区318的第一部分上方，并且与其绝缘。字线322与第二区域316具有极少或者没有重叠。浮栅FG 324处于沟道区318的另一部分之上。浮栅324与其绝缘，并且与字线322相邻。浮栅324也与第一区域314相邻。浮栅324可与第一区域314重叠，以提供从区域314到浮栅324中的耦合。耦合栅CG(又称作控制栅)326处于浮栅324之上，并且与其绝缘。擦除栅EG 328处于第一区域314之上，与浮栅324和耦合栅326相邻，并且与其绝缘。浮栅324的顶角可指向T形擦除栅328的内角，以增强擦除效率。擦除栅328也与第一区域314绝缘。在USP 7868375中更具体描述了单元310，通过引用将其公开完整地结合到本文中。
用于现有技术非易失性存储器单元310的擦除和编程的一个示范操作如下所述。通过在其他端子等于零伏特的情况下将高电压施加在擦除栅328上，经过福勒-诺德海姆隧穿机制来擦除单元310。电子从浮栅324隧穿到擦除栅328中，使浮栅324带正电，从而在读条件下接通单元310。所产生的单元擦除状态称作‘1’状态。通过将高电压施加在耦合栅326上、将高电压施加在源极线314上、将中等电压施加在擦除栅328上并且将编程电流施加在位线320上，经过源极侧热电子编程机制对单元310进行编程。流过字线322与浮栅324之间的间隙的电子的一部分获取足够能量以注入浮栅324中，使浮栅324带负电，从而在读条件下关断单元310。所产生的单元编程状态称作‘0’状态。
能够用于存储器单元310中的读、编程和擦除操作的示范电压在下表5中示出：
对于编程操作，能够施加比SL电压(例如5V)要高许多的EG电压(例如8V)，以增强编程操作。在这种情况下，以较高电压(CG抑制电压)、例如6V来施加取消选择的CG编程电压，以降低共享已选择存储器单元的同一EG栅的相邻存储器单元的不需要擦除效应。
能够用于存储器单元310中的读、编程和擦除操作的另一组示范电压(当负电压可用于读和编程操作时)在下表6中示出：
能够用于存储器单元310中的读、编程和擦除操作的另一组示范电压(当负电压可用于读、编程和擦除操作时)在下表7中示出：
对于编程操作，施加比SL电压(例如5V)要高许多的EG电压(例如8-9V)，以增强编程操作。在这种情况下，以较高电压(CG抑制电压)、例如5V来施加取消选择的CG编程电压，以降低共享已选择存储器单元的同一EG栅的相邻存储器单元的不需要擦除效应。
图1-3所示类型的存储器单元通常设置成行和列，以形成阵列。每次对整行或者成对行执行擦除操作，因为字线控制整行存储器单元，并且(图3所示类型的)擦除栅当存在时由成对行的存储器单元来共享。
对于图1-3的现有技术存储器单元的每个，并且如在上表中能够看到，常常需要将源极线下拉到地。图4示出进行这个操作的典型现有技术。存储器系统400包括存储器单元410、字线422、控制栅426、擦除栅428、位线420和源极线414。存储器单元410能够是图1-3所示类型的任一种，即，存储器单元110、存储器单元210、存储器单元310或者另一种类型的存储器单元。源极线414耦合到下拉晶体管430，其在这里包括单个NMOS晶体管。当激活下拉晶体管430的栅极时，将源极线下拉到地。在闪速存储器系统中，将要求许多下拉电路，并且各源极线可要求多于一个下拉电路。这些下拉晶体管要求对低电压操作的大约0-1.2V以及对高电压操作的4-5-11.5V的工作电压。这意味着，对下拉晶体管要求高电压晶体管类型(例如11.5v晶体管)或IO晶体管类型(例如2.5V或3v晶体管)，这占用管芯空间，并且增加系统的总体成本和复杂度。另外，下拉晶体管能够在编程模式期间引起过应力和击穿。
所需的是一种用于在闪速存储器系统中将源极线拉到地的新技术，其中该闪速存储器系统能够使用与存储器单元本身相同的工作电压范围，并且对过应力和击穿是更为健壮的。
发明内容
在以下所述的实施例中，闪速存储器装置将伪存储器单元用作源极线下拉电路。
附图说明
图1是本发明的方法能够适用的现有技术的非易失性存储器单元的截面图。
图2是本发明的方法能够适用的现有技术的非易失性存储器单元的截面图。
图3是本发明的方法能够适用的现有技术的非易失性存储器单元的截面图。
图4示出现有技术存储器单元，其中具有耦合到源极线的下拉晶体管。
图5示出伪存储器单元用作源极线的下拉电路的一实施例。
图6示出多个伪存储器单元用作源极线的下拉电路的一实施例。
具体实施方式
一实施例在图5中所示。闪速存储器系统500包括示范存储器单元410和示范伪存储器单元510。伪存储器单元510具有与存储器单元410相同的构造，只不过伪存储器单元510没有用来存储数据。存储器单元410的源极线414耦合到伪存储器单元510的源极线514。在所示示例中，存储器单元410和伪存储器单元510沿用图3中的存储器单元310的设计。将会理解，存储器单元410和伪存储器单元510也能够沿用图2中的存储器单元210(在这种情况下，擦除栅428和528将不存在)或者图1中的存储器单元110(在这种情况下，擦除栅428和529将不存在)的设计。
当存储器单元410处于读模式或擦除模式时，源极线514经过存储器单元510至耦合到地的伪位线520而耦合到地。要求伪存储器单元150在读操作之前被擦除。这将源极线414和源极线514拉到地。
当存储器单元410处于编程模式时，位线520耦合到抑制电压、例如VDD。这将伪存储器单元510置于编程抑制模式，其将伪存储器单元保持在擦除状态。存在多个伪单元520，以加强将源极线414下拉到地。
另一个实施例在图6中示出。闪速存储器系统600包括示范存储器单元620和示范伪存储器单元电路610。伪存储器单元610包括相互耦合的多个伪存储器单元。在这个示例中，存储器单元620的源极线630(又标记为SL0)和源极线640(又标记为SL1)耦合到伪存储器单元电路610的源极线。在这个实施例中，源极线630SL0和源极线640SL1连接在一起。
因此，存储器单元的整个的一个扇区或者多个扇区的源极线能够共同耦合到伪存储器单元电路(其包括来自作为一个或多个扇区的部分的相同行的单元的伪存储器单元)的源极线。
当存储器单元620处于读模式或擦除模式时，伪存储器单元电路620将经过伪位线耦合到地。要求伪存储器单元在读操作之前被擦除。这将源极线630和640拉到地。
当存储器单元620处于编程模式时，存储器单元电路620的伪位线将耦合到抑制电压、例如VDD。这将伪存储器单元置于编程抑制模式，其将伪存储器单元保持在擦除状态。
可选地，字线650(又标记为WL_rdcellpdwn，其与存储器单元620的字线分隔)和控制栅660(又标记为CG_rdcellpdwn，其与存储器单元620的控制栅分隔)在读或备用模式期间以与存储器单元620不同的电压、例如VDD或更高电压来偏置，以使跨伪存储器单元的电流下降为最小。
图5和图6的实施例具有优于现有技术的许多有益效果。首先，源极线下拉电流分布在许多伪存储器单元与金属通路之间，这产生较低的电磁干扰和较少的解码互连(decoding interconnection)。其次，与现有技术的下拉高电压晶体管相比，存在跨伪存储器单元的更小电流下降。第三，与高电压晶体管下拉解决方案相比较，实施例要求较小芯片空间。第四，实施例的偏置和逻辑控制比现有技术的下拉晶体管要简单。这在编程模式期间引起较少的过应力和击穿。

Claims (19)

1.一种闪速存储器系统，包括：
闪速存储器单元，包括第一源极线；
伪闪速存储器单元，包括耦合到所述第一源极线的第二源极线，其中所述第二源极线在所述存储器单元处于读模式或擦除模式时耦合到地，以及在所述存储器单元处于编程模式时耦合到电压源。
2.如权利要求1所述的系统，其中，所述闪速存储器单元包括第一控制栅，以及所述伪闪速存储器单元包括第二控制栅。
3.如权利要求2所述的系统，其中，所述闪速存储器单元包括第一擦除栅，以及所述伪闪速存储器单元包括第二擦除栅。
4.如权利要求1所述的系统，其中，所述闪速存储器单元包括位线，以及所述伪闪速存储器单元包括伪位线。
5.如权利要求4所述的系统，其中，所述伪位线在所述存储器单元处于编程模式时耦合到抑制电压。
6.如权利要求1所述的系统，其中，所述伪存储器单元在所述存储器单元处于读模式时处于擦除状态。
7.一种闪速存储器系统，包括：
第一多个闪速存储器单元，耦合到第一公共源极线；
多个伪闪速存储器单元，耦合到第二公共源极线，其中所述第二公共源极线耦合到所述第一公共源极线，以及所述第二公共源极线在所述第一多个闪速存储器单元处于读模式或擦除模式时耦合到地，并且在所述第一多个闪速存储器单元处于编程模式时耦合到电压源。
8.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元的每个包括控制栅，以及所述多个伪闪速存储器单元的每个包括控制栅。
9.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元的每个还包括字线，以及所述多个伪闪速存储器单元的每个包括伪字线。
10.如权利要求8所述的系统，其中，所述多个伪存储器单元的每个的所述控制栅以与所述第一多个闪速存储器单元的每个的所述控制栅不同的电压来偏置。
11.权利要求9所述的系统，其中，所述多个伪存储器单元的每个的所述伪字线以与所述第一多个存储器单元的每个的所述字线不同的电压来偏置。
12.如权利要求8所述的系统，其中，所述第一多个闪速存储器单元的每个包括擦除栅，以及所述多个伪闪速存储器单元的每个包括擦除栅。
13.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元包括能够作为单位来擦除的闪速存储器单元的扇区。
14.如权利要求7所述的系统，还包括耦合到第三公共源极线的第二多个闪速存储器单元，其中所述第三公共源极线耦合到所述第二公共源极线。
15.如权利要求14所述的系统，其中，所述第一多个闪速存储器单元包括能够作为单位来擦除的闪速存储器单元的扇区。
16.如权利要求15所述的系统，其中，所述第二多个闪速存储器单元包括能够作为单位来擦除的闪速存储器单元的扇区。
17.如权利要求14所述的系统，其中，所述第一多个闪速存储器单元和所述第二多个闪速存储器单元包括能够作为单位来擦除的闪速存储器单元的扇区。
18.如权利要求7所述的系统，其中，所述第一多个闪速存储器单元包括位线，以及所述多个伪闪速存储器单元包括伪位线。
19.如权利要求18所述的系统，其中，所述伪位线的每个在所述第一多个闪速存储器处于所述编程模式时耦合到抑制电压。
CN201510647190.0A 2015-09-11 2015-09-11 将存储器单元用作源极线下拉电路的闪速存储器系统 Active CN106531212B (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201510647190.0A CN106531212B (zh) 2015-09-11 2015-09-11 将存储器单元用作源极线下拉电路的闪速存储器系统
US14/919,005 US9564238B1 (en) 2015-09-11 2015-10-21 Flash memory system using memory cell as source line pull down circuit
EP16758011.7A EP3347899B1 (en) 2015-09-11 2016-08-12 Flash memory system using dummy memory cell as source line pull down circuit
KR1020187008862A KR102153204B1 (ko) 2015-09-11 2016-08-12 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템
PCT/US2016/046925 WO2017044251A1 (en) 2015-09-11 2016-08-12 Flash memory system using dummy memory cell as source line pull down circuit
JP2018512973A JP6535812B2 (ja) 2015-09-11 2016-08-12 ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリシステム
TW105127111A TWI612531B (zh) 2015-09-11 2016-08-24 將記憶體單元用作為源極線下拉電路之快閃記憶體系統

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510647190.0A CN106531212B (zh) 2015-09-11 2015-09-11 将存储器单元用作源极线下拉电路的闪速存储器系统

Publications (2)

Publication Number Publication Date
CN106531212A true CN106531212A (zh) 2017-03-22
CN106531212B CN106531212B (zh) 2020-02-07

Family

ID=57908885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510647190.0A Active CN106531212B (zh) 2015-09-11 2015-09-11 将存储器单元用作源极线下拉电路的闪速存储器系统

Country Status (7)

Country Link
US (1) US9564238B1 (zh)
EP (1) EP3347899B1 (zh)
JP (1) JP6535812B2 (zh)
KR (1) KR102153204B1 (zh)
CN (1) CN106531212B (zh)
TW (1) TWI612531B (zh)
WO (1) WO2017044251A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164881B2 (en) 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US11600321B2 (en) 2020-03-05 2023-03-07 Silicon Storage Technology, Inc. Analog neural memory array storing synapsis weights in differential cell pairs in artificial neural network
CN113539333A (zh) 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器系统
US20210350217A1 (en) * 2020-05-10 2021-11-11 Silicon Storage Technology, Inc. Analog neural memory array in artificial neural network with source line pulldown mechanism
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030185035A1 (en) * 2002-03-29 2003-10-02 International Business Machines Corporation Complementary two transistor ROM cell
US20060083064A1 (en) * 2004-10-14 2006-04-20 Toshiaki Edahiro Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same
CN1870273A (zh) * 2005-05-26 2006-11-29 旺宏电子股份有限公司 具有隔离存储单元与伪单元区域的存储阵列
CN101127242A (zh) * 2006-08-17 2008-02-20 富士通株式会社 半导体存储器和系统
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
CN101681677A (zh) * 2007-03-07 2010-03-24 莫塞德技术公司 用于闪速存储器的部分块擦除架构
US20100226181A1 (en) * 2009-03-04 2010-09-09 Silicon Storage Technology, Inc. Array Of Non-volatile Memory Cells Including Embedded Local And Global Reference Cells And System
US20110085385A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
KR100519793B1 (ko) * 2003-01-06 2005-10-10 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
US7567458B2 (en) * 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US7978522B2 (en) * 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
KR20110098119A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 메모리 셀 어레이의 셀 스트링
WO2011155120A1 (ja) * 2010-06-09 2011-12-15 パナソニック株式会社 リファレンスセルのための主ビット線のシールド方法
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
KR102011466B1 (ko) * 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102210328B1 (ko) * 2014-02-12 2021-02-01 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030185035A1 (en) * 2002-03-29 2003-10-02 International Business Machines Corporation Complementary two transistor ROM cell
US20060083064A1 (en) * 2004-10-14 2006-04-20 Toshiaki Edahiro Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same
CN1870273A (zh) * 2005-05-26 2006-11-29 旺宏电子股份有限公司 具有隔离存储单元与伪单元区域的存储阵列
CN101127242A (zh) * 2006-08-17 2008-02-20 富士通株式会社 半导体存储器和系统
CN101681677A (zh) * 2007-03-07 2010-03-24 莫塞德技术公司 用于闪速存储器的部分块擦除架构
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US20100226181A1 (en) * 2009-03-04 2010-09-09 Silicon Storage Technology, Inc. Array Of Non-volatile Memory Cells Including Embedded Local And Global Reference Cells And System
US20110085385A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof

Also Published As

Publication number Publication date
US9564238B1 (en) 2017-02-07
TW201714172A (en) 2017-04-16
JP2018526762A (ja) 2018-09-13
EP3347899B1 (en) 2019-08-07
KR102153204B1 (ko) 2020-09-07
WO2017044251A1 (en) 2017-03-16
KR20180042421A (ko) 2018-04-25
EP3347899A1 (en) 2018-07-18
JP6535812B2 (ja) 2019-06-26
CN106531212B (zh) 2020-02-07
TWI612531B (zh) 2018-01-21

Similar Documents

Publication Publication Date Title
CN106663464B (zh) 具有eeprom功能的闪存系统
US9805806B2 (en) Non-volatile memory cell and method of operating the same
US8331160B2 (en) Memory device having improved programming operation
US20190318785A1 (en) Systems, methods, and apparatus for memory cells with common source lines
JP6532522B2 (ja) スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法
CN106531212A (zh) 将存储器单元用作源极线下拉电路的闪速存储器系统
US9406685B2 (en) Flash memory unit and memory array, and programming, erasing and reading method thereof
JP5059437B2 (ja) 不揮発性半導体記憶装置
US20140140132A1 (en) Flash memory circuit
CN106415725B (zh) 用于在分裂栅闪存存储器单元编程过程中减轻干扰的系统和方法
CN103514954A (zh) 闪存的擦除方法、读取方法及编程方法
US8958248B2 (en) 2T and flash memory array
US20130301363A1 (en) Semiconductor memory device and method of driving semiconductor memory device
US8897079B2 (en) Non-volatile semiconductor memory with bit line hierarchy
US20170103813A1 (en) Effective programming method for non-volatile flash memory using junction band to band hot electron
CN106205703A (zh) 存储器阵列及其读、编程、擦除操作方法
CN107221350B (zh) 存储器系统、存储器阵列及其读和编程操作方法
WO2016014166A1 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells
CN106611617B (zh) 非挥发性闪存的有效编程方法
KR20100119164A (ko) 불휘발성 메모리 소자의 소거 방법
JP2009151930A (ja) 半導体記憶装置及びその書き込み方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant