CN101127242A

CN101127242A - 半导体存储器和系统

Info

Publication number: CN101127242A
Application number: CNA2007101452326A
Authority: CN
Inventors: 小林广之
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2006-08-17
Filing date: 2007-08-17
Publication date: 2008-02-20
Anticipated expiration: 2027-08-17
Also published as: US7697355B2; KR20080016475A; KR100946752B1; JP2008047227A; JP4952137B2; US20080043780A1; CN101127242B; EP1895546A1; TW200814072A; EP1895546B1; DE602007013327D1; TWI345239B

Abstract

为了对与伪信号线相邻的实信号线和实存储单元进行完全评估并且将伪信号线作为实信号线使用，一种半导体存储器包括至少一条由实驱动器驱动的被连接至实存储单元的实信号线以及至少一条由伪驱动器驱动的被连接至伪存储单元且位于实信号线外侧的伪信号线。与由操作控制电路产生的公共定时信号同步地，实驱动器和伪驱动器驱动实信号线和伪信号线。从而，例如，在与内侧的实信号线同样的条件下，也可以在存储单元阵列外侧的实信号线上执行应力评估。通过利用公共定时信号驱动伪信号线并且对其进行评估，这样伪信号线就可被用作冗余信号线以解除故障。

Description

半导体存储器和系统

技术领域

本发明涉及一种包含伪存储单元(dummy memory cell)的伪电路等组件的半导体存储器。

背景技术

相对于外围电路而言，在半导体存储器的存储单元阵列中，元件和布线的形成具有更高的密度。因此，在半导体存储器的制造过程中，由于受到成晕(halation)或其它类似现象的影响，有时存储单元阵列内部部分中的元件和布线的形状与外部外围部分中的是不同的。这种形状上的不同可能导致出现短路故障和连接中断的故障，这些故障会成为产量下降的一个因素。

一般地，为了增加产量并且使得存储单元阵列内部部分中的元件和布线的形状与外部外围部分中的保持一致，伪存储单元和伪信号线(比如伪字线)被形成在存储单元阵列的外部外围部分中(例如，日本未经审查的2005-332446号、平5-144294号、2006-59481号专利申请)。另外，形成用来驱动伪信号线的伪驱动器。

例如，伪驱动器通过与被提供给外部端子的定时信号保持同步来驱动伪信号线。或者，该伪驱动器用来驱动伪信号线的定时不同于实驱动器(real driver)用以驱动实信号线的定时。

传统伪驱动器以不同于实驱动器的定时来驱动伪信号线，因此伪信号线的驱动定时也不同于实信号线的驱动定时。这将导致一个问题，即对与伪信号线相邻的实信号线的测试不能被完全执行。例如，更具体地说，在与伪信号线相邻的实信号线中，相邻信号线间耦合电容的影响不能被完全测定。此外，如上所述，因为伪信号线的驱动定时不同与实信号线的驱动定时，所以伪信号线也不能被当作实信号线来使用。

发明内容

本发明的目的是为了通过对提供给伪信号线和实信号线的信号特征进行匹配，从而完全评估与伪信号线相邻的实信号线和实存储单元。

本发明的另一目的是通过对被提供给伪信号线和实信号线的定时信号的特征进行匹配，从而使伪信号线可用作实信号线。

在本发明的一方面中，半导体存储器包括至少一条由实驱动器驱动的被连接至实存储单元的实信号线以及至少一条由伪驱动器驱动的被连接至伪存储单元且位于实信号线外侧的伪信号线。与由操作控制电路产生的公共定时信号同步地，实驱动器和伪驱动器驱动实信号线和伪信号线。例如，在测试模式下运行伪驱动器以驱动伪信号线。测试模式设置电路响应于从控制器输出的第一外部信号将操作模式从正常操作模式转变为测试模式。控制器包括输出第一外部信号的测试控制电路。通过利用公共定时信号来驱动实信号线和伪信号线，与伪信号线相邻的实信号线和实存储单元可以被完全评估。从而，例如，在与内侧的实信号线同样的条件下，也可以在存储单元阵列外侧的实信号线上执行应力评估。通过利用公共定时信号驱动伪信号线并且对其进行评估。因此，伪信号线就可被用作实信号线。即，伪信号线就可被用作冗余信号线以解除故障。

附图说明

根据下面的详细说明，结合附图来理解，该发明的性质、原理和实用性将更加清楚，在附图中，相同的部件用完全相同的附图标记指示，其中：

图1是示出本发明第一实施例的方框图；

图2是示出图1中实字解码器详细情况的方框图；

图3是示出图1中伪字解码器详细情况的方框图；

图4是示出图1中存储核心实质部分的方框图；

图5是示出图1中存储核心详细情况的电路图；

图6是示出图1中存储器被安装其中的系统的方框图；

图7是示出图1中存储器被安装其中的另一系统实例的方框图；

图8是时序图，其示出了第一实施例中存储器在测试模式下的操作；

图9是时序图，其示出了第一实施例中存储器在测试模式下的另一操作；

图10是时序图，其示出了第一实施例中存储器在测试模式下的另一操作；

图11是示出第一实施例测试方法的流程图；

图12是示出本发明第二实施例的方框图；

图13是示出图12中实字解码器实质部分的电路图；

图14是示出本发明第三实施例的方框图；

图15是示出本发明第四实施例的方框图；

图16是示出本发明第五实施例的方框图；

图17是示出本发明第六实施例的方框图；

图18是示出图17中存储核心实质部分的简略方框图；

图19是电路图，其示出被图18中深点线框包围的区域的详细情况；

图20是时序图，其示出了第六实施例中测试模式下存储器的操作；

图21是示出第六实施例测试模式的流程图；

图22是示出本发明第七实施例的方框图；

图23是示出图22中列解码器实质部分的电路图；

图24是示出本发明第八实施例的方框图；

图25是示出本发明第九实施例的方框图；

图26是示出本发明第十实施例的方框图；

图27是示出第二实施例的一个改进实例的电路图；

图28是示出第七实施例的一个改进实例的电路图。

具体实施方式

接下来将利用附图对本发明的实施例进行描述。在附图中，每个由粗实线表示的信号线均由多条线组成。进一步说，粗实线连接到的的方框部分由多个电路组成。每根用来传输信号的信号线均由与信号名相同的参考标记来表示。每个由“/”开始的信号都表示负逻辑。每个结尾为“Z”的信号都表示正逻辑。附图中的每个双环都代表一个外部端子。

图1示出了本发明的第一实施例。一个半导体存储器，举例来说，可以是一个快循环RAM(FCRAM)。快循环RAM是一个包含DRAM存储单元和SRAM接口的伪SRAM。存储器MEM包括命令解码器10，核心控制电路12，测试模式设置电路14，地址输入电路16，数据输入/输出电路18，以及存储核心20。另外，为了自动执行存储单元(MC)的更新(refresh)操作，半导体存储器MEM包括一个可生成内部更新请求的更新定时器，一个可生成更新地址的更新地址计数器以及其它(未在图中描述)。由于本发明并不涉及更新操作的控制，因此涉及更新操作的电路和操作将不被描述。

命令解码器10响应于命令信号CMD(例如，芯片启动信号/CE1，写启动信号/WE，输出启动信号/OE等)输出内部命令信号ICMD(读命令、写命令)，测试模式命令TMD等。读命令和写命令是允许存储核心20执行读接入操作和写接入操作的接入命令(接入请求)。测试模式命令TMD是为了测试存储核心20而设置测试模式设置电路14的状态的命令。

响应于接入请求(读命令、写命令或内部更新请求)，核心控制电路12输出字线激活信号WLZ，灵敏放大器(sense amplifier)激活信号LEZ，列控制信号CLZ，以及预充电控制信号BRS，以允许存储核心28执行读操作、写操作或更新操作。基于产生于核心控制电路12中并与接入请求同步的基本定时信号，预充电控制信号BRS、字线激活信号WLZ，灵敏放大器激活信号CLZ被顺序生成。

字线激活信号WLZ是控制字线WL的激活定时的定时信号。灵敏放大器激活信号LEZ是控制灵敏放大器SA的激活定时的定时信号。列控制信号CLZ是控制列开关CSW的导通定时的定时信号。预充电控制信号BRS是控制预充电电路PRE的开/关的定时信号。

测试模式设置电路14响应于测试模式命令TMD(CMD，第一外部信号)，将存储器MEM的操作模式从普通操作模式转变为测试模式，并且响应于被提供测试模式命令TMD的地址AD(RAD、CAD；第二外部信号)，激活任一测试控制信号TESZ1-3。通过响应于被提供测试模式命令TMD的地址AD，激活测试控制信号TESZ1-3，在不改变命令序列的前提下仍然可以很方便地处理测试类型数量增加的情况。例如，当列地址CAD由8比特组成并且向由16进制表示的“01”、“02”、“03”的列地址CAD提供测试模式命令TMD时，测试模式设置电路14分别激活测试控制信号TESZ1-3，并且当以16进制表示的“FF”的列地址CAD被提供时，将操作模式由测试操作模式转变为普通操作模式。顺便提到，如果设置存储器MEM操作规范的模式寄存器被形成在存储器MEM中，那么测试模式设置电路14也可以被形成在模式寄存器中。

地址输入电路16接收地址AD并且将接收到的地址AD输出作为行地址RAD和列地址CAD。行地址AD被用来选择字线WL。列地址CAD被用来选择位线BL，/BL。数据输入/输出电路16通过数据端子DQ接收写数据并且将接收到的数据输出至数据总线DB。另外，数据输入/输出电路18通过数据总线DB从存储单元MC中接收读数据并且将所接收到的数据输出至数据端子DQ。

存储核心20包括存储单元阵列ARY，实字解码器WDEC，伪字解码器DWDEC，灵敏放大器SA，列开关CSW，预充电电路PRE，列解码器CDEC，读出放大器RA，以及写入放大器WA。存储单元阵列ARY包括两个以上的实存储单元MC和伪存储单元DMC，连接至实存储单元MC上的在附图中以横向排列的实字线WL，连接至伪存储单元DMC上的在附图中以横向排列的伪字线DWL，以及连接至存储单元MC、DMC上的在附图中以纵向排列的位线BL，/BL。存储单元MD、DMC都被形成为同样的形状并且都拥有相同的特性。每个存储单元MC、DMC都包括一个将数据作为电荷保存的电容器，以及一个将该电容器的一端连接至位线BL(或者/BL)的转移晶体管。电容器的另一端被连接至预充电电压线VPR(图5)，未在图中示出单元板线VCP等。转移晶体管的栅极被连接至字线WL(或DWL)。任一读操作、写操作和更新操作都通过字线WL的选择来执行。

在普通操作模式下，实字解码器WDEC对行地址RAD进行解码以选择任一字线WL。在测试模式下，实字解码器WDEC激活至少任一字线WL以作为对测试控制信号TESZ1-3的响应。在普通操作模式下，伪字解码器DWDEC是未激活的，不操作。响应于测试控制信号TESZ1-3，伪字解码器DWDEC激活至少任一伪字线DWL。在测试模式下，字线WL和伪字线DWL以与公共字线激活信号WLZ同步的相同定时被激活。

灵敏放大器SA放大在读至位线组BL，/BL的数据信号之间信号量的差。列开关CSW按照列地址CAD选择性地接通，并且将与列地址CAD对应的位线BL，/BL与读放大器RA和写放大器WA连接起来。在字线WL和灵敏放大器SA的未激活状态下，预充电电路PRE向位线BL，/BL提供预充电电压VPR。列解码器CDEC将列地址CAD解码以选择作为数据DQ输入/输出对象/来源的位线组BL，/BL。读放大器RA在读接入操作中放大通过列开关CSW被输出的补充读数据。写放大器WA在写接入操作中放大通过数据总线DB被提供的补充写数据，并且将其提供至位线组BL，/BL。

图2示出了图1中实字解码器WDEC的详细情况。字解码器WDEC包括预解码器RADEC，实主字解码器MWD，四分之一解码器RAQDEC，实四分之一驱动器QRDV，以及实子字解码器SWD。

为了激活实主字线MWLX(MWLX0-31中的任一)，预解码器RADEC激活对应于行地址RAD的高阶位的值的解码信号RAZ。在普通操作模式下，响应于解码信号RAZ，主字解码器MWD将MWLX0-31中的任一主字线激活至一逻辑低电平。无论解码信号RAZ的值是多少，主字解码器MWD激活实主字线MWLX0-31，以响应于测试控制信号TESZ1-3。当所有的测试控制信号TESZ1-3都处于逻辑低电平时，主字解码器MWD识别为普通操作模式；当任一测试控制信号TESZ1-3处于逻辑高电平时，主字解码器MWD识别为测试模式。

为了选择子字线SWL(字线WL)，四分之一解码器RAQDEC激活对应于行地址RAD较低两位的值的解码信号RAQZ(RAZQ0-3中的任一)。

在普通操作模式下，与字线激活信号WLZ同步，四分之一驱动器QDRV将对应于被激活的解码信号RAQZ0-3的实子字激活信号QWLX0-3激活至逻辑低电平。无论解码信号RAQZ0-3的值是多少，四分之一驱动器QDRV激活实子字激活信号QWLX0-3，以响应于测试控制信号TESZ1-3。当所有的测试控制信号TESZ1-3都处于逻辑低电平时，四分之一驱动器QDRV识别为普通操作模式；当任一测试控制信号TESZ1-3处于逻辑高电平时，四分之一驱动器QDRV识别为测试模式。顺便说，来自四分之一驱动器QDRV的实子字激活信号QWLX0-3也被提供至图3中的伪子字解码器DSWD。也就是说，实子字激活信号QWLX0-3作为伪子字激活信号。

为每一个主字线MWLX0-31形成子字解码器SWD。与字激活信号QWLX0-3的激活同步，接收被激活至逻辑低电平的主字线MWLX的子字解码器SWD，将与其对应的实子字线SWL(字线WL)激活至逻辑高电平。例如，子字线SWL的逻辑高电平为升压电压VPP，而子字线SWL的逻辑低电平为负电压VNN。

图3示出了图1中伪字解码器DWDEC的详细情况。对与图2中所示出的字解码器WDEC具有相同配置的电路的详细描述被省略了。伪字解码器DWDEC包括伪主字解码器DMWD和伪子字解码器DSWD。除了接收伪解码信号DRAZ的端子与电源供应线VII相连之外，伪主字解码器DMWD拥有与图2中实主字解码器MWD相同的电路配置。伪子字解码器DSWD拥有与实子字解码器SWD相同的电路配置，并且接收实子字激活信号QWLX0-3。顺便说，就如在第二实施例以及其他稍后将要被讨论的内容中所描述的那样，伪解码信号DRAZ在数据被输入至伪存储单元MC或数据从伪存储单元MC中被输出时被使用。

在测试模式下，伪主字解码器DWMD将伪主字线DMWLX(DMWLX0-1)激活至逻辑低电平，以响应于测试控制信号TESZ1-3。当所有的测试控制信号TESZ1-3都处于逻辑低电平时，伪主字解码器DWMD将所有的伪主字线DWMLX0-1不激活，为逻辑高电平(在普通操作模式下)。

为每一个伪主字线DMWLX0-1形成伪子字解码器DSWD。与字激活信号QWLX0-3的激活同步，接收被激活至逻辑低电平的伪主字线DWMLX的伪子字解码器，将其对应的伪子字线DSWL(伪字线DWL)激活至逻辑高电平。例如，伪子字线DSWL的逻辑高电平为升压电压VPP，而子字线DSWL的逻辑低电平为负电压VNN。

图4示出了图1中存储核心20的实质部分。正如示出的那样，在实际存储核心20中，子字解码器SWD被置于实字线WL的两端。伪子字解码器DSWD被置于伪字线DWL的两端。也就是说，字线WL、DWL被布线成所谓的鸡冠形状。与图中不同，所有字线WL、DWL之间的间隔都是相等的。

图5示出了图1中存储核心20的详细情况。如图1中所示，实字线WL和伪字线DWL被连接至公共位线BL、/BL，并经由位线BL、/BL连接至灵敏放大器SA等。

灵敏放大器SA由一对输入和输出互相连接的CMOS反相器组成。每一个COMS反相器的输入(晶体管的栅极)被连接至位线BL(或/BL)。相应的CMOS反相器由图中呈横向排列的nMOS晶体管和pMOS晶体管组成。每个CMOS反相器中的pMOS晶体管的源极接收灵敏放大器激活信号PSA。每个CMOS反相器中的nMOS晶体管的源极接收灵敏放大器激活信号NSA。灵敏放大器激活信号PSA、NSA与灵敏放大器激活信号LEZ的激活同步地被激活。

列开关CSW由一个将位线BL连接至数据线DT的nMOS晶体管和一个将位线/BL连接至数据线/DT的nMOS晶体管组成。相应的nMOS晶体管的栅极接收列选择信号CL。列选择信号CL与列控制信号CLZ同步地被激活。在读操作中，被灵敏放大器SA放大的位线BL、/BL上的读数据信号经由列选择开关CSW被传送至数据线DT、/DT。在写操作中，经由数据线DT、/DT被提供的写数据信号经由位线BL、/BL被写入存储单元MC中。数据线DT、/DT被连接到读放大器RA和写放大器WA。

预充电电路PRE由一对将补充位线BL、/BL分别连接到预充电电压线VPR的nMOS晶体管和一个将位线BL、/BL彼此连接的nMOS晶体管组成。预充电电路PRE的nMOS晶体管的栅极接收预充电控制信号BRS。当接收逻辑高电平预充电控制信号BRS的时候，预充电电路PRE向位线BL、/BL提供预充电电压VPR，并且均等位线BL、/BL的电压。

图6示出了图1中存储器MEM被安装其中的系统SYS。系统SYS包括，例如，存储芯片MEM以及访问存储芯片MEM的ASIC(逻辑芯片)。举例来说，ASIC包括CPU和控制器CNT。顺便说，系统SYS可以由稍后被描述到的其它实施例中的存储器MEM组成。

控制器CNT包括输出接入命令CMD、地址AD和写入数据DQ的存储控制单元MCNT，以访问存储器MEM并且从存储器MEM接收读出数据DQ。存储控制单元MCNT也操作为测试控制单元，输出测试模式命令TMD和地址AD以设置测试模式设置电路14。通过对测试模式设置电路14进行设置，存储器MEM的操作状态从普通操作模式转变为测试模式，或者从测试模式转变为普通操作模式。图8至图11中将示出在测试模式下，在存储器MEM上执行的测试。

图7示出了又一个图1中存储器MEM被安装其中的系统SYS的实例。在本实例中，系统SYS由在其上形成存储器MEM的半导体晶片WAF和通过访问该晶片WAF上的存储器MEM以执行测试的LSI测试器LTST组成。顺便说，系统SYS可以被用来测试稍后描述的其它实施例中的存储器MEM。

LSI测试器LTST包括测试存储器MEM的存储控制单元MCNT。存储控制单元MCNT也操作为测试控制单元，输出测试模式命令TMD和地址AD以设置测试模式设置电路14。例如，通过测试模式命令TMD，LSI测试器LTST将晶片WAF上的所有存储器MEM设置成测试模式，并且执行晶片级老化(burn-in)测试WLBI。预烧测试WLBI的详细情况将在图8至图11中被示出。顺便说，存储器MEM在芯片状态或封装状态可以被连接到LSI测试器LTST，而无须被限定为晶片状态。

图8示出了第一实施例中测试模式下存储器MEM的操作。在本实施例中，通过对测试模式设置电路14进行设置，只有测试控制信号TESZ1被激活至逻辑高电平，并且存储器MEM执行第一次应力测试(stresstest)TESZ1。

在第一次应力测试TEST1中，在测试控制信号TESZ1的激活过程中，图2中所示的主字解码器MWD和图3中所示的伪主字解码器DMWD将所有的主字线MWLX0-31和所有的伪主字线DMWL0-1激活。图1中所示的核心控制电路12激活字线激活信号WLZ，以响应于存取命令CMD(读命令或写命令)。存取命令CMD由图6中所示的控制器CNT或图7中所示的LSI测试器LTST提供。顺便说，通过向核心控制电路12提供测试模式命令TMD以开始/结束测试，字线激活信号WLZ可以与测试模式命令TMD同步地被激活。

在测试控制信号TESZ1的激活过程中，图2中所示的实四分之一驱动器QDRV与字线激活信号WLZ同步地分别激活偶数实字线WL和偶数伪字线DWL。字线WL、DWL的激活在存取命令CMD被提供的同时持续进行。因此，字线WL、DWL在所有其它的线上被激活，应力被分别施加在一组字线WL/WL、WL/DWL、DWL/DWL之间。

在本发明中，应力被施加在伪字线DWL7和位于最外围的实字线WL0之间，从而使得实字线WL0上的应力测试可以确定执行。具体而言，偶数伪字线DWL和偶数实字线WL的激活时间与字线激活信号WLZ的激活定时相同。也就是说，字线WL、DWL的激活时间彼此相同。而且，子字线驱动器SWD、DSWD的电路配置也彼此相同。因此，实字线WL和伪字线DWL的信号波形可以是相同的，并且同样的电压应力可以对于布线在存储单元阵列ARY内侧的字线WL和布线在存储单元阵列ARY外侧的字线WL施加相同长度的时间。

图9示出了第一实施例中测试模式下存储器MEM的另一操作。对图8中同样操作的详细说明被省略了。在本实施例中，通过设置测试模式设置电路14，只有测试控制信号TESZ2被激活至逻辑高电平，同时存储器MEM执行第二应力测试TEST2。

同样，在第二应力测试TEST2中，所有的主字线MWLX0-31和所有的伪主字线DMWL0-1都被激活，以响应于测试控制信号TESZ2的激活。随后，从图6示出的控制器CNT或图7示出的LSI测试器LTST中，存取命令CMD被提供给存储器MEM，并且字线激活信号WLZ也被激活。顺便说，通过提供测试模式命令TMD给核心控制电路12以开始/结束测试，字线激活信号WLZ可以与测试模式命令TMD同步地被激活。

在测试控制信号TESZ2的激活过程中，与字线激活信号WLZ同步，四分之一驱动器QDRV激活奇数实字线WL和奇数伪字线DWL。在存取命令CMD被提供的同时，字线WL、DWL的激活就持续进行。因此，字线WL、DWL在所有其它的线上被激活，应力被分别施加到一组字线WL/WL、WL/DWL、DWL/DWL之间。这样，就可以获得与图8中所示出的相同的效果。

图10示出了第一实施例中测试模式下存储器MEM的又一操作。对图8中同样操作的详细说明被省略了。在本实施例中，通过设置测试模式设置电路14，只有测试控制信号TESZ3被激活至逻辑高电平，并且存储器MEM执行第三应力测试TEST3。

同样，在第三应力测试中，所有的主字线MWLX0-31和所有的伪主字线DMWL0-1都被激活，以响应于测试控制信号TESZ3的激活。随后，存取命令CMD被提供给存储器MEM，并且字线激活信号WLZ被激活。

在测试控制信号TESZ3的激活过程中，与字线激活信号WLZ同步，实四分之一驱动器QDRV激活所有实字线WL和所有伪字线DWL。在存取命令CMD或测试模式命令TCMD被提供时，字线WL、DWL的激活就持续进行。因此，应力分别被施加在字线WL、DWL和存储单元MC、DMC之间。具体而言，应力被施加于存储单元MC、DMC的转移晶体管的栅极。同样，应力也被施加于相邻的字线WL/WL、WL/DWL、DWL/DWL之间(迁移的加速测试)。同样在图10中，实字线WL和伪字线DWL的波形是一致的，从而使得同样的电压应力可以对于布线在存储单元阵列ARY内侧的字线WL和布线在存储单元阵列ARY外侧的字线WL施加相同长度的时间。

图11示出了第一实施例测试方法的流程图。本流程图可以由诸如图6中所示的控制器CNT或图7中所示的LSI测试器LTST来执行。测试可以在处于芯片状态或者封装状态的独立存储器MEM上执行，或者也可以在处于晶片状态的存储器MEM上执行。

首先，在步骤S10中，用来执行第一应力测试TEST1的测试模式命令TMD被提供给测试模式设置电路14。通过对测试模式设置电路14进行设置，图8中所示的第一应力测试在步骤S12中被执行。

随后，在步骤S14中，用来执行第二应力测试TEST2的测试模式命令TMD被提供给测试模式设置电路14，图9中所示的第二应力测试TEST2在步骤S16中被执行。接着，在步骤S18中，用来执行第三应力测试TEST3的测试模式命令TMD被提供给测试模式设置电路14，图10中所示的第三应力测试TEST3在步骤S20中被执行。

其后，在步骤S22中，写命令WD被提供给存储器MEM，预先确定模式的数据被写入所有的存储单元MC中。这里所说的预先确定模式是指诸如全“0”模式、全“1”模式、行进(marching)模式等。然后，读命令RD被提供给存储器MEM，并且将数据从所有存储器MC中读出。如果读出的数据与预期值(写入的数据)匹配，该存储器MEM就被认为是一个好产品。如果读出的数据不能与预期值匹配，该存储器MEM就被认为是一个坏产品。即，执行老化测试。顺便说，在测试中，如果不执行所有的应力测试TEST1-3，至少要执行三个应力测试TEST1-3中的一个。

如上所述，在第一实施例中，通过使用作为公共定时信号的字线激活信号WLTZ来驱动实字线WL和伪字线DWL，实字线WL和伪字线DWL的波形可以是相同的。因此，同样的电压应力可以对于布线在存储单元阵列ARY内侧的字线WL和布线在存储单元阵列ARY外侧的字线WL施加相同长度的时间。应力测试可在相同的条件下执行，以使与伪字线DWL相邻的实字线WL和实存储单元MC能够被完全评估。这可以防止故障发生在市场上。即，半导体存储器MEM的可靠性可以被改进。

由于从普通操作模式到测试模式的转变是通过接入测试模式设置电路14来实现的，不需要形成诸如测试模式端子这样的外部端子。与诸如晶体管这样的设备相比，外部端子(盘)具有较大的面积。另外，随着半导体技术的发展，盘的面积有变得相对较大的趋势。因此，可以避免由测试盘导致的存储器MENM的芯片体积的增加。

响应于地址AD，通过激活任一测试控制信号TESZ1-3，也可以在不改变命令序列的前提下方便地解决测试类型数量增长的问题。例如，用来测试存储器MEM或其类似物的存储控制单元MCNT的逻辑就无需改变。另外，可以使模式寄存器中包含测试模式设置电路14以设置存储器MEM的操作说明。

图12示出了本发明的第二实施例。同样的标记被用来表示第一实施例中所示出的那些同样的元件，省略了对它们的详细示出。在本实施例中，测试模式设置电路14A以及存储核心20A取代了第一实施例中的测试模式设置电路14以及存储核心20。其它的构造均与第一实施例相同。

通过在第一实施例中的测试模式设置电路14的功能中加入一项激活测试控制信号TESZ4以响应于地址AD(RAD，CAD；第二外部信号)的功能，来构建测试模式设置电路14A。例如，当将测试模式命令TMD与以十六进制表示的“04”的列地址CAD一起提供时，测试模式设置电路14A激活测试控制信号TESZ4。通过对测试控制信号TESZ4的激活，第四应力测试被执行。第四应力测试是一项干扰应力测试，其中只有一个实字线WL或伪字线DWL被激活以评估相邻字线WL、DWL的电压变化对耦合所带来的影响等。

顺便说，通过测试控制信号TESZ1-3的激活执行的应力测试TEST1-3与第一实施例(图8-10)中所示出的是相同的。除了实字解码器WDEC和伪字解码器DWDEC在构成上与第一实施例不同外，存储核心20A与第一实施例中的存储核心20是相同的。

图13示出了图12中所示的实字解码器WDEC的实质部分。通过将开关电路SW1置于连接至主字线MWLX0-2的主字解码器MWD的输出端来构建字解码器WDEC。其它的构造与第一实施例中的字解码器WDEC相同。

在测试控制信号TESZ4的未激活的过程中(在普通操作模式或应力测试TEST1-3模式下)，开关电路SW1将从实主字解码器MWD中输出的主字线信号MWLX1-2输出至实子字解码器SWD。在测试控制信号TESZ4激活的过程中(在第四应力测试过程中)，开关电路SW1将从实主字解码器MWD中输出的主字线信号MWLX1-2作为伪字线信号DMWLX0-1输出至伪子字解码器DSWD。开关电路SW1末级缓冲器(反向器)的驱动能力是一样的。

顺便说，实际上，为了使得应力测试TEST1-3的功能有效，从开关电路SW1输出的伪主字线信号DMWLX0-1，通过伪主字解码器DMWD被输出至伪子字解码器DSWD。在激活测试控制信号TESZ1-3的过程中，伪主字解码器DMWD激活所有的伪主字线信号DMWLX0-1，并且在激活测试控制信号TESZ4的过程中，从开关电路SW1输出伪主字线信号DMWLX0-1。

在本实施例中，在测试模式下执行第四应力测试TEST4，其中在此测试模式下，测试模式设置电路14A激活测试控制信号TESZ4。在第四应力测试TEST4的过程中，当用来选择主字线MWLX1或MWLX2的行地址RAD(第一地址)被提供时，伪主字线DMWLX0或DMWLX1而不是主字线MLX1-2被激活。从而，在第四应力测试TEST4过程中，当第一地址被提供时，任一伪字线DWL被按照行地址RAD的较低两位被选择性地激活。随后，数据被输入/输出至/从伪存储单元DMC。也就是说，开关电路SW1的转移晶体管和存储单元MC、DMC作为数据控制电路运行，该数据控制电路释放数据输入/输出电路18和实存储单元MC之间的连接，并且将数据输入/输出电路18连接到伪存储单元DMC。

另一方面，在第四应力测试TEST4过程中，当行地址RAD而非第一地址被提供时，则主字线MWLX而非主字线MWLX1-2被激活。如上所述，子字解码器SWD和伪字解码器DSWD按照来自图6或图7中示出的存储控制单元MCNT的行地址RAD，逐一地驱动字线WL、DWL。

在第四应力测试TEST4中，与字线激活信号WLTZ同步，实字线WL和伪字线DWL被公共实主字解码器MWD激活。实字线WL和伪字线DWL的激活定时是彼此相同的。这样，干扰应力测试可以在完全相同的条件下，在被布线在存储单元阵列ARY内侧的字线WL和被布线在存储单元阵列ARY外侧的字线WL上执行。换句话说，可以在被布线于存储单元阵列ARY外侧的字线WL上完全执行应力测试。

如上所述，在第二实施例中同样可以获得与上述第一实施例中相同的效果。另外，本实施例中，可将诸如一个接一个被激活的实字线WL和伪字线DWL的激活定时这样的测试条件设置成彼此相同。因此，可在完全相同的条件下执行干扰应力测试，而与字线WL被布线的位置无关。

图14示出了本发明的第三实施例。同样的标记被用来表示与第一实施例中所示出的那些同样的元件，也省略了对它们的详细描述。本实施例中，存储核心20B取代了第一实施例中的存储核心20。另外，新加入了选择熔丝电路22B、冗余熔丝电路24B、地址比较电路26B以及冗余选择电路28B。其它构造均与第一实施例中相同。顺便说，也可以将第二实施例中的存储核心20置换成存储核心20B，并且进一步新构造选择熔丝电路22B、冗余熔丝电路24B、地址比较电路26B以及冗余选择电路28B。

存储核心20B的组成加入了冗余控制电路RCNT1、冗余字解码器RWDEC、冗余存储单元RMC以及连接至冗余存储单元RMC的冗余字线RWL。

冗余熔丝电路24B(第一冗余存储电路)包含存储用来表征字线WL出故障的冗余行地址RRAD(缺陷地址)的熔丝。冗余熔丝电路24B按照熔丝的编程的状态输出冗余行地址RRAD。选择熔丝电路22B(第二冗余存储电路)包含用于存储缺陷信息的熔丝，该缺陷信息表征了冗余字线RWL或冗余存储单元RMC中存在故障。选择熔丝电路22B按照熔丝的编程的状态输出选择信号SEL。选择熔丝电路22B在熔丝未被编程时不激活选择信号SEL，在熔丝被编程时激活选择信号SEL。未激活的选择信号SEL表示故障解除时，冗余字线RWL被使用。激活的选择信号SEL表示故障解除时，伪字线DWL被使用。

当行地址RAD与冗余行地址RRAD匹配的时候，地址比较电路26B输出冗余使能信号REN。当冗余使能信号REN被激活时，冗余选择电路28B输出冗余选择信号RSEL或伪选择信号DSEL，以响应于选择信号SEL。

对应于存储在冗余熔丝电路24B中的缺陷地址，冗余控制电路RCNT1使实字线WL不能驱动，取而代之，使冗余字线RWL能够驱动。另外，当表征冗余字线RWL中的故障的缺陷信息被存储在冗余熔丝电路22B中的时候，冗余控制电路RCNT1使伪字线DWL能够驱动，而不是冗余字线RWL。也就是说，当接收到冗余选择信号RSEL时，存储核心20B激活冗余字线RWL而不是实字线WL，当接收到伪选择信号RSEL时，存储核心20B激活伪字线DWL而不是冗余字线RWL。冗余存储单元RMC与实存储单元MC拥有同样的形状和特征。

本实施例中，当实字线WL或实存储单元MC中存在故障时，利用冗余字线RWL来解除该故障。另外，当冗余字线RWL或冗余存储单元RMC中存在故障时，利用伪字线DWL(图3中示出的DWL4-7)来解除该故障。在与实字线WL相同的条件下，由第一实施例中所描述的应力测试TEST1-3来执行对伪字线DWL4-7的应力评估。因此，伪字线DWL4-7可以取代实字线WL被使用。也就是说，伪字线DWL4-7可取代冗余字线RWL被使用来解除故障。顺便说，当形成了多个冗余字线RWL时，多个与各自的冗余字线RWL相对应的选择信号SEL可被从选择熔丝电路22B输出。从而，多个伪字线DWL可取代多个冗余字线RWL被使用。这将在稍后描述的第四和第五实施例中得到体现。

如上所述，在第三实施例中也可以获得与上述第一实施例中相同的效果。另外，本实施例中，当冗余字线RWL或冗余存储单元RMC中存在故障时，利用伪字线DWL可以解除该故障。因此，存储器MEM的产量可提高。

图15示出了本发明的第四实施例。同样的标记被用来表示第一和第三实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14C、地址比较电路26C以及冗余选择电路28C取代了第三实施例中的测试模式设置电路14、地址比较电路26B以及冗余选择电路28B。其它的构造与第三实施例中相同。

测试模式设置电路14C由在第一实施例测试模式设置电路14的功能中加入响应于地址AD(RAD、CAD：第二外部信号)来激活开关控制信号SWC1、SWC2的功能来构造。当接收到开关控制信号SWC1的激活的时候，地址比较电路26C强制性地输出冗余使能信号REN，而不考虑行地址RRAD、RAD间的比较结果。当接收到开关控制信号SWC2的激活的时候，冗余选择电路26C强制性地输出伪选择信号DSEL，而不考虑选择信号SEL。因此，在熔丝电路22B、24B被编程之前，实字线WL可通过对测试模式设置电路14C进行设置而被替换为冗余字线RWL或者伪字线DWL。

如上所述，在第四实施例中，也可以获得与上述第一和第三实施例中相同的效果。另外，本实施例中，在熔丝电路22B、24B被编程之前，实字线WL可以被替换为冗余字线RWL或者伪字线DWL，从而使得字线RWL、DWL以及存储单元RMC、DMC的操作在熔丝电路22B、24B被编程之前就可被事先确定。

图16示出了本发明的第五实施例。同样的标记被用来表示第一和第三实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14D、选择熔丝电路22D以及冗余熔丝电路24D取代了第三实施例中的测试模式设置电路14、选择熔丝电路22B以及冗余熔丝电路24B。其它的构造与第三实施例中相同。

测试模式设置电路14D由在第一实施例测试模式设置电路14的功能中加入响应于地址AD(RAD、CAD：第二外部信号)而激活切断控制信号CUT1、CUT2的功能来构造。当接收到切断控制信号CUT1的激活时，不考虑熔丝的编程状态，冗余熔丝电路24D都强制地输出预先决定的冗余行地址RRAD。当接收到切断控制信号CUT2的激活时，不考虑熔丝的编程状态，选择熔丝电路22D都强制地激活选择信号SEL。因此，在熔丝电路22D、24D被编程之前，实字线WL就可通过对测试模式设置电路14D进行设置而被替换为冗余字线RWL或者伪字线DWL。

如上所述，在第五实施例中也可以获得与上述第一、第三和第四实施例中相同的效果。

图17示出了本发明的第六实施例。同样的标记被用来表示第一实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14E、核心控制电路12E以及存储核心20E取代了第一实施例中的测试模式设置电路14、核心控制电路12以及存储核心20。其它的构造与第三实施例中相同。

测试模式设置电路14E将存储器MEM的操作模式由普通操作模式转变为测试模式，以响应于测试模式命令TMD，并且激活任一测试控制信号TESZ5-6，以响应于被提供了测试模式命令TMD的地址AD(RAD、CAD；第二外部信号)。例如，当将测试模式命令TMD与用十六进制表示的“05”、“06”的列地址CAD一起提供时，测试模式设置电路14E分别激活测试控制信号TESZ5-6，并且当以十六进制表示的“FF”的列地址CAD被提供时，测试模式设置电路14E将操作模式从测试模式转变为普通操作模式。核心控制电路12E由向第一实施例的核心控制电路12中加入输出开关控制信号BT(图19中示出的BT1、BT2或其类似物)以响应行地址RAD的功能来构建。

存储核心20E包含存储单元阵列ARY、字解码器WDEC、实灵敏放大器SA、伪灵敏放大器DSA、实列开关CSW、伪列开关DCSW、实预充电电路PRE、伪预充电电路DPRE、列解码器CDEC、读放大器RA以及写放大器WA。存储单元阵列ARY包含多个实存储单元MC以及伪存储单元DMC、在图中以横向排列的与存储单元MC、DMC相连的字线WL、在图中以纵向排列的与存储单元MC相连的位线BL、/BL、以及在图中以纵向排列的与伪存储单元DMC相连的伪位线DBL、/DBL。如第一实施例中所描述的那样，存储单元MC、DMC被构造成彼此具有相同的形状和特征。

字解码器WDEC将行地址RAD解码以选择任一字线WL。在普通操作模式下，灵敏放大器SA放大在读入位线组BL、/BL的数据信号之间的信号量的差。在测试模式下，灵敏放大器SA将高电压与低电压择一地分别提供给位线BL和位线/BL，以响应测试控制信号TESZ5-6。在测试模式下，伪灵敏放大器DSA将高电压与低电压择一地提供给伪位线DBL和伪位线/DBL，以响应测试控制信号TESZ5-6。灵敏放大器SA和伪灵敏放大器与公共灵敏放大器激活信号LEZ同步地操作。

在普通操作模式下，列开关CSW被选择性地接通以响应列地址CAD，并且将与列地址CAD相对应的位线BL、/BL与读放大器RA和写放大器WA连接。在测试模式下，列开关CSW始终保持关断。不管操作模式如何，伪列开关DCSW始终保持关断。在字线WL和灵敏放大器SA、DSA不激活的状态下，预充电电路PRE和伪预充电电路DPRE将预充电电压VPR提供给位线BL、/BL、DBL、/DBL。列解码器CDEC、读放大器RA以及写放大器WA与第一实施例中所描述的具有相同的电路配置。

图18示出了图17中存储核心20E的实质部分的概况。例如，在本实施例中，四对伪位线DBL、/DBL(DBL0-3、/DBL0-3)被布线。灵敏放大器SA、DSA在布线在两边的位线对BL、/BL、DBL、/DBL之间被共享(共享灵敏放大器系统)。位线对BL、/BL、DBL、/DBL的布线间隔都是相同的。

图19示出了图18中粗点划线框所表示的区域的详细情况。灵敏放大器SA、DSA，列开关SCW、DSCW以及预充电电路PRE、DPRE与图5中所描述的相同，并且彼此间拥有同样的电路配置。本实施例中，灵敏放大器SA、DSA在分别向图的左侧/右侧扩展的两对位线BL、/BL(或者DBL、/DBL)之间被共享。因此，为了选择性地将灵敏放大器SA、DSA与位线对BL、/BL(或者DBL、/DBL)连接，放置了连接开关BT。当接收到逻辑高电平开关控制信号BT1(或BT2)时，连接开关BT将其对应的存储单元阵列ARY的位线对BL、/BL以及DBL、/DBL与灵敏放大器SA、DSA连接。

在灵敏放大器激活信号PSA、NSA的激活过程中，灵敏放大器SA执行放大操作。在灵敏放大器激活信号DPSA、DNSA的激活过程中，灵敏放大器DSA执行放大操作。灵敏放大器激活信号PSA、NSA以及DPSA、DNSA与灵敏放大器激活信号LEZ同步地被激活。

图20示出了在第六实施例中测试模式下存储器MEM的操作。本实施例中，通过对测试模式设置电路14E进行设置，操作模式由普通操作模式转变为测试模式，并且只有测试控制信号被激活至逻辑高电平。例如，存储器MEM执行第五应力测试，以响应于图6或图7中所示的来自存储控制单元MCNT的存取命令。

响应于存取命令(例如，写命令)，预充电控制信号BRS被不激活至逻辑低电平，字线WL被激活。被激活的字线WL的数量可能是与行地址RAD相对应的一个，或者所有的字线WL都可以被激活。顺便说，当没有应力被加至存储单元MC和DMC的时候，字线WL可以不被激活。在这种情况下，通过将用来开始/结束测试的测试模式命令TMD提供给核心控制电路12E，灵敏放大器激活信号LEZ与测试模式命令TMD同步地被激活。

其后，灵敏放大器SA、DSA与灵敏放大器激活信号LEZ同步地以相同的定时被激活。实灵敏放大器SA将高电压和低电压分别施加到位线BL(例如BL0-3)和/BL(例如/BL0-3)上。伪灵敏放大器DSA将高电压和低电压分别施加到位线DBL(例如DBL0-3)和/DBL(例如/DBL0-3)上。即，实灵敏放大器如实驱动器一样运行，将应力电压施加到实位线BL，/BL上。伪灵敏放大器DSA如伪驱动器一样运行，将应力电压施加到伪位线DBL，/DBL上。因此，高电压和低电压被可选择地施加到位线BL、/BL、DBL、/DBL上，从而在位线BL、/BL、DBL、/DBL上执行应力测试。

顺便说，为了给位线BL、/BL、DBL、/DBL提供高电压和低电压，在灵敏放大器SA、DSA开始操作之前，位线BL、DBL被临时连接至高电压线。在灵敏放大器SA、DSA开始操作之前，位线/BL、/DBL被临时连接至低电压线。因此，存储核心20E有可以选择性地将位线BL、/BL、DBL、/DBL连接至高电压线或低电压线的开关。

通过第五应力测试TEST5，应力被施加于位于最外侧的实位线BL0和伪位线/DBL3之间，从而使得在实位线BL0上可以确定地执行应力测试。具体而言，实灵敏放大器SA和伪灵敏放大器DSA拥有相同的电路配置，并且这些灵敏放大器SA、DSA的激活时间由公共灵敏放大器激活信号LEZ决定。即，灵敏放大器SA、DSA的激活时间彼此是相同的。于是，如同第一实施例中所描述的那样，同样的电压应力可以对于布线在存储单元阵列ARY内侧的位线BL和布线在存储单元阵列ARY外侧的位线BL施加相同长度的时间。

顺便说，尽管没有特别示出，当只有测试控制信号TESZ6通过设置测试模式设置电路14E而被激活至逻辑高电平时，第六应力测试TEST6被执行。在第六应力测试TEST6中，与图20相反，实灵敏放大器将低电压和高电压分别施加到位线BL和/BL上。伪灵敏放大器将低电压和高电压分别施加到伪位线DBL和/DBL上。即，高电压和低电压被选择性地施加到位线BL、/BL、DBL、/DBL上。

图21示出了第六实施例的测试方法的流程图。例如，本流程图由图6中示出的控制器CNT或图7示出的LSI测试器LTST来执行。测试可以在处于芯片状态或封装状态的单独的存储器MEM上被执行，或者也可以在处于晶片状态的存储器MEM上被执行。

首先，在步骤S30中，为了执行第五应力测试TEST5的测试模式命令TMD被提供给测试模式设置电路14E。在步骤S32中，通过对测试模式设置电路14E进行设置，可执行图20中示出的第五应力测试，

然后，在步骤S34中，为执行第六应力测试TEST6的测试模式命令TMD被提供给测试模式设置电路14E，第六应力测试TEST6在步骤S36中被执行。随后，在步骤S38中，如同第一实施例中的步骤S22(图11)，执行写操作和读操作，并且对存储器MEM的产品好坏进行判断。

如上所述，在第六实施例中也可以获得与上述第一实施例中相同的效果。具体而言，应力可确定地被施加于位线BL、/BL。

图22示出了本发明的第七实施例。同样的标记被用来表示第一和第六实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14F以及存储核心20F取代了第六实施例中的测试模式设置电路14E以及存储核心20E。其它的构造与第一实施例中相同。

测试模式设置电路14F由在第六实施例中测试模式设置电路14E的功能中加入响应于地址AD(RAD、CAD；第二外部信号)而激活测试控制信号TESZ7的功能来构建。例如，当把测试模式命令TMD与以十六进制表示的“07”的列地址CAD一起提供时，测试模式设置电路14F激活测试控制信号TESZ7。通过测试控制信号TESZ7的激活来执行第七应力测试。第七应力测试中，伪位线对DBL、/DBL而不是由列地址CAD选择的实位线对BL、/BL被选择，并且数据被输入至伪存储单元DMC或从伪存储单元DMC中输出。

顺便说，由测试控制信号TESZ5-6的激活来执行的应力测试TEST5-6与第六实施例中相同。除了列解码器CDED的构造与第六个实施例不同外，存储核心20F与第六实施例中的存储核心20C相同。

图23示出了图22中所示的列解码器CDEC的实质部分。列解码器CDEC由在连接到列选择线CL0-2的列解码器CDEC的输出端放置开关电路SW2来构建。其它的构造与第一实施例中的列解码器CDEC相同。

在测试控制信号TESZ7的未激活情况下(在普通操作模式或应力测试TEST5-6中)，开关电路SW2将由列解码器CDEC输出的列选择信号CL0-2输出至列开关CSW。在测试控制信号TESZ7的激活过程中(在应力测试TEST7的过程中)，开关电路SW2将由列解码器CDEC输出的列选择信号CL1-2作为伪列选择信号DCL2-3输出至伪列开关DCSW。伪列选择信号DCL2-3被分别提供给对应于伪位线对DBL2、/DBL2以及DBL3、/DBL3的伪列开关DCSW。末级缓冲器(反向器)的驱动努力都是相同的。

本实施例中，在测试模式下执行第七应力测试TEST7，该模式下测试模式设置电路14F激活测试控制信号TESZ7。在第七应力测试TEST7过程中，当用来选择列选择线CL1或CL2的列地址CAD(第一地址)被提供时，伪列选择信号DCL0-1而不是列选择信号CL1-2被分别激活。另一方面，在第七应力测试TEST7过程中，当列地址CAD而不是第一地址被提供时，除去列选择线CL1-2之外的列选择线CL被激活。如上所述，列解码器CDEC驱动实位线对BL、/BL或者伪位线对DBL、/DBL，以响应来自图6或图7中示出的存储控制单元MCNT的列地址CAD。

当第一地址在第七应力测试TEST7过程中被提供时，任一伪列选择线DCL2-3被选择性地激活，以响应于列地址CAD。随后，根据行地址RAD，数据被输入/输出至/从连接到伪位线DBL2，/DBL2或者DBL3、/DBL3的伪存储单元DMC。即，开关电路SW2和列开关CSW、DCSW操作为数据控制电路，其释放数据输入/输出电路18和实存储单元MC之间的连接并且将数据输入/输出电路18与伪存储单元DMC连接。

第七应力测试使得向伪存储单元DMC输入数据或从其中输出数据成为可能，该伪存储单元DMC被连接至与布线于存储单元阵列ARY最外侧的实位线对BL0、/BL0相邻的伪位线对DBL3、/DBL3。在第五或第六应力测试TEST5-6前，通过由第七应力测试TEST7向伪存储单元DMC中写入数据，在期望值数据被保持在相邻伪存储单元DMC中的同时，可以在实位线对BL0、/BL0上执行应力测试。另外，在第五或第六应力测试TEST5-6之后，通过由第七应力测试TEST7从伪存储单元DMC中读出数据，可以评估第五或第六应力测试TEST5-6对伪存储单元DMC的影响。

如上所述，在第七实施例中同样可以获得与上述第一、第二、第六实施例中相同的效果。另外，本实施例中，数据可被写至与布线于存储单元阵列ARY最外侧的实位线对BL0、/BL0相邻的伪存储单元DMC中或从其中被读出，使得可以执行详细的应力测试。

图24示出了本发明的第八实施例。同样的标记被用来表示第一和第六实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，存储核心20G取代了第六实施例中的存储核心20E。另外，新形成了选择熔丝电路22G、冗余熔丝电路24G、地址比较电路26G和冗余选择电路28G。其它的构造与第六实施例中相同。顺便说，也可以将第七实施例中的存储核心20F置换为存储核心20G，并且另外新形成选择熔丝电路22G、冗余熔丝电路24G、地址比较电路26G和冗余选择电路28G。

存储核心20G由添加冗余控制电路RCNT2、冗余灵敏放大器RSA、冗余列开关RCSW、冗余预充电电路RPRE、冗余存储单元RMC以及连接到冗余存储单元RMC的冗余位线对RBL、/RBL来构建。

冗余熔丝电路24G(第一冗余存储电路)包含存储能够表征实位线对BL、/BL出故障的冗余列地址RCAD(缺陷地址)的熔丝。冗余熔丝电路24G根据熔丝的编程状态输出冗余列地址RCAD。选择熔丝电路22G(第二冗余存储电路)包含存储缺陷信息的熔丝，该缺陷信息能够表征冗余位线对RBL、/RBL或冗余存储单元RMC中存在故障。选择熔丝电路22G按照熔丝的编程状态输出选择信号SEL。当熔丝未被编程时，选择熔丝电路22G不激活选择信号SEL，当熔丝被编程时，选择熔丝电路22G激活选择信号SEL。未激活的选择信号SEL表示冗余位线对RBL、/RBL在故障解除时被使用。被激活的选择信号SEL表示伪位线对DBL、/DBL在故障解除时被使用。

当列地址CAD与冗余列地址RCAD匹配的时候，地址比较电路26G输出冗余使能信号REN。当冗余使能信号REN被激活时，冗余选择电路28G输出冗余选择信号RSEL或伪选择信号DSEL，以响应于选择信号SEL。

冗余控制电路RCNT2使与存储在冗余熔丝电路24G中的缺陷地址相对应的实位线对BL、/BL不能驱动(数据输入/输出)，而使冗余位线对RBL、/RBL能够驱动(数据输入/输出)。另外，当表征冗余位线对RBL、/RBL存在故障的缺陷信息被存储在冗余熔丝电路22G中时，冗余控制电路RCNT2使伪位线对DBL、/DBL而不是冗余位线对RBL、/RBL能够驱动。即，当接收到冗余选择信号RSEL的时候，存储核心20G选择冗余位线对RBL、/RBL而不是实位线对BL、/BL，当接收到伪选择信号RSEL的时候，存储核心20G选择伪位线对DBL、/DBL而不是冗余位线对RBL、/RBL。

通过转换接通列开关CSW、RCSW、DSCW的列选择信号CL、冗余列选择信号RCL、伪列选择信号DCL来选择位线对BL、/BL、RBL、/RBL、DBL、/DBL。冗余存储单元RMC与第三实施例中的实存储单元MC拥有相同的形状和特征。

本实施例中，当实位线对BL、/BL或者实存储单元MC中存在故障时，利用冗余位线对RBL、/RBL来解除故障。另外，当冗余位线对RBL、/RBL或者冗余存储单元RMC中存在故障时，利用伪位线对DBL、/DBL来解除故障。在与实位线对BL、/BL相同的条件下，通过第六实施例中描述的应力测试TEST5-6来执行伪位线对DBL、/DBL的应力评估。因此，伪位线对DBL、/DBL可取代实位线对BL、/BL被使用。即，伪位线对DBL、/DBL可取代冗余位线对RBL、/RBL被用来解除故障。

顺便说，当多个冗余位线对被形成时，多个与各自的冗余位线对RBL、/RBL相对应的选择信号SEL可以从选择熔丝电路22G中被输出。因此，多个伪位线对DBL、/DBL能取代多个冗余位线对RBL、/RBL被使用。这在稍后描述的第九和第十实施例中可得到体现。

如上所述，在第八实施例中同样可以获得与上述第一、第六实施例中相同的效果。另外，在本实施例中，当冗余位线对RBL、/RBL或者冗余存储单元RMC中存在故障时，可使用伪位线对DBL、/DBL来解除故障。从而，存储器MEM的产量可得到提高。

图25示出了本发明的第九实施例。同样的标记被用来表示第一、第六和第八实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14H、地址比较电路26H、冗余选择电路28H取代了第八实施例中的测试模式设置电路14E、地址比较电路26G以及冗余选择电路28G。其它的构造与第八实施例中相同。

测试模式设置电路14H通过在第六实施例测试模式设置电路14E的功能中加入响应于地址AD(RAD、CAD：第二外部信号)而激活开关控制信号SWC1、SWC2的功能来构建。当接收到开关控制信号SWC1的激活的时候，不考虑列地址CAD、RCAD之间的比较结果，地址比较电路26H强制性地输出冗余使能信号REN。当接收到开关控制信号SWC2的激活的时候，不考虑选择信号SEL，冗余选择电路28H强制性地输出伪选择信号DSEL。因此，在熔丝电路22G、24G被编程之前，通过对测试模式设置电路14H进行设置，实位线对BL、/BL能够被置换为冗余位线对RBL、/RBL或者伪位线对DBL、/DBL。

如上所述，在第九实施例中同样可以获得与上述第一、第三、第六以及第八实施例中相同的效果。另外，本实施例中，在熔丝电路22G、24G被编程之前，实位线对BL、/BL能够被置换为冗余位线对RBL、/RBL或者伪位线对DBL、/DBL，使得位线对RBL、/RBL、DBL、/DBL以及存储单元RMC、DMC的操作能够在熔丝电路22G、24G被编程之前被预先确定。

图26示出了本发明的第十实施例。同样的标记被用来表示第一、第六和第八实施例中所描述的那些同样的元件，同时也省略了对它们的详细描述。本实施例中，测试模式设置电路14J、选择熔丝电路22J、冗余熔丝电路24J取代了第八实施例中的测试模式设置电路14E、选择熔丝电路22G以及冗余熔丝电路24G。其它的构造与第八实施例中相同。

测试模式设置电路14J通过在第八实施例测试模式设置电路14E的功能中加入响应于地址AD(RAD、CAD：第二外部信号)而激活切断控制信号CUT1、CUT2的功能来构建。当接收到切断控制信号CUT1的激活信息时，不管熔丝是否处于编程状态，冗余熔丝电路24J都强制性地输出预先确定的冗余列地址RCAD。当接收到切断控制信号CUT2的激活信息时，不管熔丝是否处于编程状态，选择熔丝电路22J都强制性地激活选择信号SEL。因此，在熔丝电路22J、24J被编程处理之前，通过对测试模式设置电路14J进行设置，能够将实位线对BL、/BL置换为冗余位线对RBL、/RBL或者伪位线对DBL、/DBL。

如上所述，在第十实施例中同样可以获得与上述第一、第三、第六以及第八实施例中相同的效果。

顺便说，在上述实施例中，描述了本发明应用于伪SRAM(FCRAM)的例子。本发明不局限于这些实施例。例如，本发明可被应用于DRAM或SDRAM。或者，本发明可被应用于SRAM或非易失性半导体存储器。

上述实施例中，描述了本发明应用于处于晶片状态、芯片状态或封装状态下的存储器MEM或者存储器MEM被置于其中的系统SYS的例子。本发明不局限于这些实施例。例如，本发明可被应用于安装有大型存储器MEM的系统LSI、包含有存储器MEM的CPU或其它类似物。

另外，通过将第一和第六实施例结合，本发明可被应用于包含伪字线DWL以及伪位线对DBL、/DBL的半导体存储器。类似地，通过将第二和第七实施例结合，第四和第七应力测试即成为可执行的。通过将第三和第八实施例结合起来，本发明可被应用于包含冗余字线RWL和冗余位线对RBL、/RBL的半导体存储器。第二、第三、第七和第八实施例可以被结合。

另外，第六实施例中的共享灵敏放大器系统的存储核心可在第一至第五实施例中被采用。第一实施例中的非共享灵敏放大器系统的存储核心可在第六至第十实施例中被采用。

上述实施例中，描述了形成多个伪信号线DWL和多个伪信号线对DBL、/DBL的例子。本发明不局限于这些实施例。例如，仅一条伪信号线DWL和一组伪信号线对DBL、/DBL也可以被形成。

在上述第二实施例(图13)中，描述了将开关电路SW1放置于主字解码器MWD和子字解码器SWD之间的例子。本发明不局限于这个实施例。例如，如图27中所示，开关电路SW1可被放置于主字解码器MWD和伪主字解码器DMWD的输入侧。在这种情况下，测试控制信号TESZ4的逻辑在测试控制信号TESZ1-3之前被合并。因此，在应力测试TEST1-3过程中，主字解码器MWD、DMWD可以彼此间完美地同步进行操作。顺便说，通过消除测试控制信号TEST4并且将双输入或非门置换为反相器，伪字线DWL能够被用作冗余字线。

在上述第七实施例中(图23)，描述了开关电路SW2被置于列开关CSW、DCSW的输入侧的例子。本发明不局限于这个实施例。例如，如图28中所示，开关电路SW2可以被放置于实列解码器CDEC和伪列解码器DCEDC的输入侧。伪列解码器DCDEC输出伪列选择信号DCL。在图28中，测试控制信号TESZ7的逻辑在测试控制信号TESZ5-6之前被合并。因此，在应力测试TEST5-6中，列解码器CDEC、DCDEC可以彼此间完美地同步进行操作。顺便说，通过消除测试控制信号TEST7并且将双输入或非门置换为反相器，伪位线对DBL、/DBL能够被用作冗余位线对。

这些实施例的许多特征和优点由详细的说明书可知是清楚的，因此，所附权利要求意在覆盖所有这些落在其真正的主旨和范围内的实施例的特征和优点。另外，由于很多修改和变化对于那些在本领域中的技术人员而言并非难事，并非要将本发明的实施例严格限制在上文对发明构造和操作方式进行描述和说明的范围内，因此所有适当的修改及等同物都将被认为是落入了本发明的保护范围。

Claims

1.一种半导体存储器，其包括：

实存储单元和伪存储单元；

至少一条实信号线，连接到所述实存储单元；

至少一条伪信号线，置于所述实信号线外侧并且连接到所述伪存储单元；

实驱动器，与定时信号同步地驱动所述实信号线；

伪驱动器，与所述定时信号同步地驱动所述伪信号线；和

操作控制电路，产生被提供给所述实驱动器和所述伪驱动器的公共定时信号。

2.如权利要求1所述的半导体存储器，还包括：

测试模式设置电路，响应于第一外部信号将操作模式从普通操作模式转变为测试模式，其中

在所述测试模式下，所述伪驱动器运行以驱动所述伪信号线。

3.如权利要求2所述的半导体存储器，其中

所述测试模式设置电路响应于第二外部信号输出测试控制信号，并且

在所述测试模式下，所述实驱动器和所述伪驱动器响应于所述测试控制信号，驱动所述实信号线和所述伪信号线。

4.如权利要求3所述的半导体存储器，其中

所述实驱动器和所述伪驱动器响应于所述测试控制信号，驱动所有所述的实信号线和所述的伪信号线。

5.如权利要求3所述的半导体存储器，其中

所述实驱动器和所述伪驱动器响应于所述测试控制信号，在每条其它线上驱动所述实信号线和所述伪信号线。

6.如权利要求3所述的半导体存储器，其中

所述实驱动器和所述伪驱动器响应于所述测试控制信号，仅驱动所述实信号线或所述伪信号线中的一条。

7.如权利要求6所述的半导体存储器，还包括

解码电路，用来对地址解码以选择所述实信号线，其中

所述解码电路具有开关电路，在所述测试模式下当第一地址被提供时，该开关电路选择对应于所述第一地址的所述伪信号线，而不是所述实信号线。

8.如权利要求6所述的半导体存储器，还包括：

数据输入/输出电路，用来在所述普通操作模式下向所述实存储单元输入数据或从所述实存储单元中输出数据；和

数据控制电路，用来在所述测试模式下释放在所述数据输入/输出电路和所述实存储单元之间的连接，并且将所述数据输入/输出电路连接至所述伪存储单元。

9.如权利要求1所述的半导体存储器，其中

所述伪存储单元与所述实存储单元具有相同的形状和特征，并且

所述伪驱动器由与所述实驱动器同样的电路组成。

10.如权利要求1所述的半导体存储器，还包括：

冗余存储单元，其每一个都与所述实存储单元具有相同的形状和特征；

连接至所述冗余存储单元的冗余信号线；

用来存储缺陷地址的第一冗余存储电路；

用来存储缺陷信息的第二冗余存储电路，该缺陷信息用来表征所述冗余信号线或所述冗余存储单元中出故障；和

冗余控制电路，用来使得与存储在所述第一冗余存储电路中的所述缺陷地址相对应的实信号线不能驱动，并且使得所述冗余信号线能够驱动，并且，当所述缺陷信息存储在所述第二冗余电路中时，使得所述伪信号线的而不是冗余信号线能够驱动。

11.如权利要求10所述的半导体存储器，其中

所述第一和第二冗余存储电路具有用来存储所述缺陷地址和所述缺陷信息的熔丝。

12.如权利要求1所述的半导体存储器，其中

所述实信号线和所述伪信号线是实字线和伪字线，并且

所述实驱动器和所述伪驱动器是实字驱动器和伪字驱动器。

13.如权利要求1所述的半导体存储器，其中

所述实信号线和所述伪信号线是实位线和伪位线，并且

所述实驱动器和所述伪驱动器是实灵敏放大器和伪灵敏放大器。

14.一种系统，包含半导体存储器和用来控制对所述半导体存储器进行存取的控制器，其中

所述半导体存储器包括：

实存储单元和伪存储单元；

至少一条实信号线，连接到所述实存储单元；

实驱动器，与定时信号同步地驱动所述实信号线；

伪驱动器，与所述定时信号同步地驱动所述伪信号线；和

15.如权利要求14所述的系统，其中

所述半导体存储器包括测试模式设置电路，用来响应于第一外部信号将操作模式从普通操作模式转变为测试模式，并且

在所述测试模式下，所述伪驱动器运行以驱动所述伪信号线，并且

所述控制器包括用来输出所述第一外部信号的测试控制电路，以将所述半导体存储器从所述普通操作模式转变为所述测试模式。

16.如权利要求15所述的系统，其中：

所述测试模式设置电路响应于第二外部信号输出测试控制信号；

在所述测试模式下，所述实驱动器和所述伪驱动器响应于所述测试控制信号，驱动所述实信号线和所述伪信号线；并且

所述测试控制电路输出所述第二外部信号以驱动所述实信号线和所述伪信号线。

17.如权利要求14所述的系统，其中

所述半导体存储器包括：

连接至所述冗余存储单元的冗余信号线；

用来存储缺陷地址的第一冗余存储电路；